KR20170096102A - 반도체 장치, 제조 방법, 전자 기기 - Google Patents

반도체 장치, 제조 방법, 전자 기기 Download PDF

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KR20170096102A
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토모후미 아라카와
미노루 이시다
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Abstract

본 기술은, 반도체 장치를 적층하고, 적층되는 반도체 장치를 식별할 수 있도록 하는 반도체 장치, 제조 방법, 전자 기기에 관한 것이다. 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치로서, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고, 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있다. 제2의 관통전극은, 적층된 때의 적층 위치를 나타낸다. 적층 후에, 외부 신호에 의한 기록에 의해, 적층된 반도체 장치의 적층 방향의 어드레스가 동정(同定)된다. 본 기술은, 메모리 칩이나 FPGA 칩에 적용할 수 있다.

Description

반도체 장치, 제조 방법, 전자 기기{CONDUCTOR DEVICE, MANUFACTURING METHOD, ELECTRONIC DEVICE}
본 기술은, 반도체 장치, 제조 방법, 전자 기기에 관한 것이다. 상세하게는, 메모리· 로직 회로·FPGA(Field-Programmable Gate Array) 등의 디바이스를, 적층 일체화한 반도체 장치, 제조 방법, 전자 기기에 관한 것이다.
메모리 등의 반도체 장치는, 수율이나 패키지 사이즈의 관점에서 소형화가 요망되고 있고, 개편(個片)으로 분할한 반도체 칩을 전기적으로 접속하여 일체화한 반도체 소자는 이미 양산화 되어 있다.
이러한 반도체 장치는, 주로 패키지 기술의 발전형(發展型)으로서 실현되어 있고, 칩 측벽의 전극을 통하여 접속하는 방법, 실리콘 인터포우저를 통하여 접속하는 방법, 관통전극을 통하여 접속하는 방법 등이 응용례로서 들어진다.
칩끼리를, 외부 입출력 단자를 통하여 전기적으로 접속하는 경우, 측정 및 양품 선별한 후, 적층하는 방법을 취할 수 있기 때문에, 일체화한 제품의 수율 저하를 막을 수 있다. 그렇지만, 입출력 단자나 보호 소자의 임피던스가 크기 때문에, 속도의 저하나 소비 전력의 증대가 과제로서 들어진다. 또한 레이아웃 면적도 크기 때문에, 헛되게 되는 칩 영역도 많아져 버린다.
또한 칩끼리를 접합하는 경우, 고정밀도의 위치맞춤을 행한 마운트를 제품의 수와 적층수를 승산한 회수 행하여야 하기 때문에, 조립의 단위 스루풋이 나빠지고, 비용이 증대하여 버릴 가능성이 있다.
한편 근래에는 웨이퍼끼리를 맞붙여서, 일체화하여 제품으로 하는 방법이 이용되도록 되어 있다(예를 들면, 특허 문헌 1). 웨이퍼끼리를 맞붙이는 최대의 메리트는, 맞붙일 때에 고정밀도의 위치맞춤을 실시함으로써, 같은 웨이퍼 내에 존재하는 모든 칩의 위치맞춤 정밀도가 보증되는 점에 있다.
특허 문헌 1 : 일본 특개2013-251511호 공보
그렇지만, 웨이퍼끼리를 맞붙이도록 한 경우, 적층칩 내에 불량품이 들어가고 있으면, 적층 후에 불량품이 된 칩만을 제거하는 방법이 없기 때문에, 일체화한 칩 전체가 불량품이 되어 버린다.
일반적으로 웨이퍼의 다층 적층을 행하는 경우, 다른 마스크 세트와 기능을 갖는 웨이퍼끼리를 적층하고, 각각의 관통 접속 구멍의 위치나 기능은, 특정한 전원이나 신호선으로서 사용되는 것으로 된다.
이와 같은 커스텀 설계를 행하는 경우, 실현하고 싶은 기능에 응하여 최적의 설계를 시행할 수 있기 때문에, 소자 면적의 저감이나 동작 속도의 향상을 실현하는 것이 가능하다.
그렇지만, 커스텀 설계 디바이스는, 사용 용도가 한정되는 것으로 되기 때문에, 불특정 다수의 유저가 같은 디바이스를 다른 목적으로 활용하는 것은 곤란하다. 예를 들면, 3층 적층한 경우, 3종류의 마스크 세트를 만들고, 각각을 사용한 디바이스 구조를 각 웨이퍼에 형성하고, 맞붙여서 일체화할 필요가 있다. 이들의 마스크 세트를 다른 목적으로 활용하는 것은 곤란하다. 따라서 디바이스 개발에서의 마스크 세트의 비용이 큰 비율을 차지하고 있고, 비용의 저감이 요망되고 있다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 같은 어레이 디바이스를, 같은 마스크 세트를 사용하여 작성하고, 또한 상호간에 전기적인 접속을 갖는 3차원 네트워크를 실현할 수 있도록 하는 것이다.
본 기술의 한 측면의 제1의 반도체 장치는, 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치로서, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고, 상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있다.
상기 제2의 관통전극은, 적층된 때의 적층 위치를 나타내도록 할 수 있다.
적층 후에, 외부 신호에 의한 기록에 의해, 적층된 반도체 장치의 적층 방향의 어드레스가 동정(同定)되도록 할 수 있다.
반도체 장치에 배치된 퓨즈 또는 안티퓨즈 소자와, 상기 제2의 관통전극과의 조합에 의해, 외부 신호에 의해 적층 방향의 어드레스가 기록되도록 할 수 있다.
웨이퍼의 상태로 적층되고, 상기 제1의 관통전극과 상기 제2의 관통전극이 형성된 후, 개편화되도록 할 수 있다.
상기 반도체 장치는, 메모리이고, 상기 메모리 내에서 이용되는 XY어드레스에 더하여, 적층된 반도체 장치의 적층 위치를 나타내는 Z어드레스를 조합시켜서 비트 위치를 특정하도록 할 수 있다.
기억 영역 및 용장(冗長) 영역을, 적층된 복수의 반도체 장치 사이에서 공유하도록 할 수 있다.
상기 반도체 장치는, FPGA(프로그래머블· 로직·어레이)이고, 반도체 장치 내에서의 위치를 특정하는 XY어드레스와, 반도체 장치 사이에서의 위치를 특정하는 Z어드레스에 의해, 회로 기능을 기록하는 로직 엘리먼트의 배치를 특정하도록 할 수 있다.
적층 방향의 배선 어레이 사이를, 프로그램 가능한 선택 스위치가 부가된 관통전극을 경유하여 접속하고, 3차원 방향의 네트워크 접속을 로직 엘리먼트 단위로 구성하도록 할 수 있다.
반도체 장치 내에서의 신호의 흐름을 제어하는 스위치와, 적층된 반도체 장치 사이에서의 신호의 흐름을 제어하는 스위치를 구비하도록 할 수 있다.
외부 접속단자와 보호 소자가 형성된 반도체 장치와 적층되고, 적층된 반도체 장치 사이는, 상기 제1의 관통전극에 의해 상호간에 접속되고, 상기 외부 접속단자와 상기 보호 소자를, 적층되어 있는 복수의 반도체 장치에서 공용하도록 할 수 있다.
촬상 소자가 적층되고, 상기 반도체 장치는, 상기 촬상 소자로 촬상된 신호의 데이터를 기억하는 메모리이고, 상기 메모리는, 상기 촬상 소자의 하층에 복수 적층되고, 상기 메모리로부터의 신호를 처리하는 처리부가 상기 메모리의 하층에 적층되어 있도록 할 수 있다.
본 기술의 한 측면의 제2의 반도체 장치는, 평면형상(平面狀)의 컨피규러블 로직 어레이를, 상기 평면과 직교하는 방향으로 복수 적층하고, 상기 컨피규러블 로직 어레이는, 로직 엘리먼트와, 상기 평면 내에서, 종방향 및 횡방향으로 배치된 단위 배선과, 상기 종방향 및 횡방향의 상기 단위 배선에의 접속과 차단을 행하는 제1의 스위치를 구비하고, 상기 로직 엘리먼트, 상기 단위 배선, 및 상기 제1의 스위치를 포함하는 반복 단위가, 상기 평면 내의 종방향과 횡방향으로 반복 배치되고, 상기 반복 단위에서, 상기 반복 단위 내의 상기 단위 배선과, 상기 컨피규러블 로직 어레이의 상기 직교 방향으로 인접하는, 다른 컨피규러블 로직 어레이가 포함하는, 상기 반복 단위 내의 상기 단위 배선과의 접속과 차단을 행하는 제2의 스위치를 또한 구비하고, 상기 제1의 스위치와 상기 제2의 스위치의 쌍방을 통하여, 상기 평면 방향과 상기 직교 방향으로 이루어지는 3차원 방향으로 로직 회로가 구성되어 있다.
본 기술의 한 측면의 제조 방법은, 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치를 제조하는 제조 방법에 있어서, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 각각 형성하는 스텝을 포함하고, 상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있도록 형성한다.
본 기술의 한 측면의 전자 기기는, 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치를 포함하는 전자 기기로서, 상기 반도체 장치는, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고, 상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있는 반도체 장치를 포함한다.
본 기술의 한 측면의 제3의 반도체 장치는, 적층된 복수의 반도체 장치와, 상기 반도체 장치와 데이터의 주고받음을 행하는 데이터 신호선과, 상기 반도체 장치와 어드레스의 주고받음을 행하는 제어 신호선을 구비하고, 상기 데이터 신호선과 상기 제어 신호선은, 각각 다중(多重)되어 있고, 상기 데이터 신호선의 다중도(多重度)는, 상기 제어 신호선의 다중도보다도 낮다.
상기 복수의 반도체 장치 중에서, 데이터의 주고받음을 행하는 반도체 장치를 선택하기 위한 선택 신호의 주고받음을 행하는 칩 지정 신호선을 또한 구비하고, 상기 칩 지정 신호선은, 다중되어 있고, 상기 칩 지정 신호선의 다중도는, 상기 제어 신호선의 다중도보다도 낮게 또는 동등하게 할 수 있다.
상기 복수의 반도체 장치의 각각은, 자기(自己)에게 할당된 적층 방향의 어드레스를 기억하고 상기 칩 지정 신호선은, 디코드된 상기 적층 방향의 어드레스를 주고받도록 할 수 있다.
상기 반도체 장치는, 메모리이고, 상기 메모리는, 8층 적층되고, 상기 메모리는, 4다중되어 있고, 상기 8층 적층되어 있는 메모리 중, 2층의 메모리가 동시에 구동되도록 할 수 있다.
상기 반도체 장치는, 상기 데이터 신호선용으로, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 접속하기 위한 제2의 관통전극을 구비하고, 상기 제2의 관통전극은, 다른 데이터가 공급되는 반도체 장치마다 다른 위치에 배치되어 있도록 할 수 있다.
본 기술의 한 측면의 제1의 반도체 장치에서는, 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치로서, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극이 구비되고, 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있다.
본 기술의 한 측면의 제2의 반도체 장치에서는, 평면형상의 컨피규러블 로직 어레이가, 평면과 직교하는 방향으로 복수 적층되어 있다. 컨피규러블 로직 어레이는, 로직 엘리먼트와, 평면 내에서, 종방향 및 횡방향으로 배치된 단위 배선과, 종방향 및 횡방향의 단위 배선에의 접속과 차단을 행하는 제1의 스위치를 구비하고, 로직 엘리먼트, 단위 배선, 및 제1의 스위치를 포함하는 반복 단위가, 평면 내의 종방향과 횡방향으로 반복 배치되고, 반복 단위에서, 반복 단위 내의 단위 배선과, 컨피규러블 로직 어레이의 직교 방향으로 인접하는, 다른 컨피규러블 로직 어레이가 포함하는, 반복 단위 내의 단위 배선과의 접속과 차단을 행하는 제2의 스위치를 또한 구비하고, 제1의 스위치와 제2의 스위치의 쌍방을 통하여, 평면 방향과 수직 방향으로 이루어지는 3차원 방향으로 로직 회로가 구성되어 있다.
상기 제조 방법에서는, 상기 제1의 반도체 장치가 제조된다.
상기 전자 기기에서는, 상기 제1의 반도체 장치를 포함하는 구성이 된다.
본 기술의 한 측면의 제3의 반도체 장치에서는, 적층된 복수의 반도체 장치와, 반도체 장치와 데이터의 주고받음을 행하는 데이터 신호선과, 반도체 장치와 어드레스의 주고받음을 행하는 제어 신호선이 구비되고, 데이터 신호선과 제어 신호선은, 각각 다중되어 있고, 데이터 신호선의 다중도는, 제어 신호선의 다중도보다도 낮게 설정되어 있다.
본 기술의 한 측면에 의하면, 같은 어레이 디바이스를, 같은 마스크 세트를 상용하여 작성하고, 또한 상호간에 전기적인 접속을 갖는 3차원 네트워크를 실현할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 적층되는 칩의 구성에 관해 설명하기 위한 도면.
도 2는 관통전극에 관해 설명하기 위한 도면.
도 3은 관통전극에 관해 설명하기 위한 도면.
도 4는 어드레스의 기록에 관해 설명하기 위한 도면.
도 5는 어드레스의 기록에 관해 설명하기 위한 도면.
도 6은 용장 영역의 구제(救濟)에 관해 설명하기 위한 도면.
도 7은 용장 영역의 구제에 관해 설명하기 위한 도면.
도 8은 FPGA의 구조에 관해 설명하기 위한 도면.
도 9는 FPGA의 구조에 관해 설명하기 위한 도면.
도 10은 3차원 네트워크에 관해 설명하기 위한 도면.
도 11은 3차원 네트워크에 관해 설명하기 위한 도면.
도 12는 3차원 네트워크에 관해 설명하기 위한 도면.
도 13은 3차원 네트워크에 관해 설명하기 위한 도면.
도 14는 적용례에 관해 설명하기 위한 도면.
도 15는 적용례에 관해 설명하기 위한 도면.
도 16은 적용례에 관해 설명하기 위한 도면.
도 17은 적용례에 관해 설명하기 위한 도면.
도 18은 적용례에 관해 설명하기 위한 도면.
도 19는 적층 메모리에의 적용례에 관해 설명하기 위한 도면.
도 20은 적층 메모리에 적용한 경우의 관통전극에 관해 설명하기 위한 도면.
도 21은 제어 칩과 메모리 칩의 구성에 관해 설명하기 위한 도면.
도 22는 적층 메모리에의 적용례에 관해 설명하기 위한 도면.
도 23은 적층 메모리에의 적용례에 관해 설명하기 위한 도면.
도 24는 적층 메모리에의 적용례에 관해 설명하기 위한 도면.
도 25는 적층 메모리에의 적용례에 관해 설명하기 위한 도면.
도 26은 전자 기기에 관해 설명하기 위한 도면.
도 27은 사용례에 관해 설명하기 위한 도면.
이하에, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은, 이하의 순서로 행한다.
1. 적층 구조에 관해
2. 관통전극에 관해
3. 각 층의 판별 방법에 관해
4. 어드레스의 기록에 관해
5. 용장 영역의 공유에 관해
6. FPGA의 구조에 관해
7. 3차원 네트워크에 관해
8. 적용례에 관해
9. 적용례(메모리)에 관해
10. 전자 기기의 구성에 관해
11. 촬상 장치의 사용례에 관해
<적층 구조에 관해>
본 기술에 의하면, 같은 어레이 디바이스를 같은 마스크 세트를 상용하여 작성하고, 또한 상호간에 전기적인 접속을 갖는 반도체 디바이스에서, 외부 신호에 의한 전위 기록에 의해 적층된 소자의 상하(Z축)방향의 배치 어드레스가 동정(同定)되는 반도체 장치를 제공할 수 있다.
어레이 배치를 갖는 디바이스, 예를 들면 메모리나 게이트 어레이와 같은 디바이스 구조는, 다층 적층 구조를 규모의 확장에 이용할 수 있기 때문에, 동일한 마스크 세트를 복수의 디바이스 세트에서 공유하여 사용하는 것이 가능하다. 여기서는, 이와 같은 디바이스 구조를 갖는 반도체 장치를 예로 들어 설명을 계속한다.
도 1, 도 2를 참조하여, 3개의 칩을 적층한 경우를 예로 들어, 상기한 디바이스 구조를 갖는 반도체 장치에 관해 설명한다. 도 1에 도시한 바와 같이, 로직 회로 칩(10), 메모리 칩(20), 및 메모리 칩(30)을, 도 2에 도시한 바와 같이 적층한다. 로직 회로 칩(10)에는, 예를 들면, 입출력부(11), 회로부(12), 보호 회로(13) 등이 탑재되어 있다.
메모리 칩(20)이나 메모리 칩(30)은, DRAM 등의 메모리 칩이다. 메모리 칩(20)에는, 메모리 셀(21)과, 그 메모리 셀(21)로부터 데이터를 판독하는 디코더(22)가 탑재되고, 디코더(22)는, 도 1에 도시한 바와 같이, 수직 방향과 수평 방향으로 각각 구비되어 있다. 또한 메모리 셀(21)도, 도면 중 좌우에 각각 마련되고, 디코더(22)도, 따로따로의 메모리 셀(21)에 대응하고 마련되어 있다.
또한, 메모리 칩(20)에는, 용장용 퓨즈 디바이스(24)도 탑재되어 있다. 메모리 칩(20)의 데이터 및 제어 신호의 기록·판독선은, 관통전극(도면 2)을 통하여 외부의 칩으로부터 인입(引入)되어 있다.
메모리 칩(20)과 메모리 칩(30)은, 같은 구성을 가지며, 같은 마스크로 생성된 칩이다. 메모리 칩(30)의 이면(裏面)은, 도 1의 우측에 도시한 바와 같이, 범프(41)와 메모리 접속부(42)가 마련되어 있다. 범프(41)는, 이면에 복수 마련되어 있다. 이 범프(41)를 통하여, 도시하지 않은 처리부와 접속되어 있다.
메모리 칩(20)과 메모리 칩(30)의 메모리 용량은, 1칩당, 예를 들면 500Mbit라고 하면, 2개의 칩을 2층 적층하면 1Gbit, 4층 적층하면 2Gbit가 된다. 이와 같이 제품의 사양에 응하여 적층수를 변화시켜, 탑재 용량을 소망하게 되는 용량으로 설정하는 것이 가능하다.
입출력 단자, 입출력부의 보호 회로, 테스트 회로, 적층칩의 어드레스를 제어하는 어드레스 제어 회로 등은, 메모리와는 별개의 웨이퍼(또는 최상층 메모리의 이면)에 만들어져 있고, 이들의 웨이퍼와 메모리 본체는, 관통전극을 통하여 전기적으로 접속되어 있다.
도 1, 도 2에 도시한 예에서는, 동일한 마스크 세트를 복수의 디바이스 세트에서 공유하여 사용하는 것이 가능한 예로서, 메모리 칩(20)과 메모리 칩(30)을 들고 있다.
이와 같은 구성에서는, 입출력 단자나 보호 소자를 만드는 웨이퍼, 제품 고유의 기능을 만드는 웨이퍼, 확장 가능한 어레이 디바이스를 복수 적층하는 웨이퍼 등으로 나누어 설계하는 것이 생각된다.
입출력 웨이퍼나 제품 고유의 기능을 만드는 웨이퍼는, 제품마다 사양을 바꾸어, 각각의 마스크 세트를 상용하여 작성하는 것이 필요하지만, 반도체 칩의 사이즈 조차 고정하여 버리면, 어레이 디바이스 부분은 전부 같은 마스크 세트를 상용하여 생산하는 것이 가능해진다.
회로용의 웨이퍼와 메모리용의 웨이퍼는 각각 따로따로의 웨이퍼 프로세스로 형성되고, 맞붙여져서 일체화된 후, 전기적 접속부가 형성된다.
이와 같은 구성의 디바이스를 실현함에 있어서 해결하여야 할 과제가 있다. 같은 마스크 세트로 작성한 웨이퍼를 적층한 경우, 외부로부터 복수 있는 어레이 디바이스의 어드레스를 판별하여 데이터를 기록할 수가 없기 때문에, 이 문제를 해결할 필요가 있다. 이하에, 이 문제를 해결하는 본 기술에 관해 설명한다.
<관통전극에 관해>
도 2를 재차 참조하면, 복수의 칩을 적층한 경우, 관통전극이 마련되고, 각 칩은, 관통전극을 통하여 전기적으로 접속된다.
메모리 칩(20)과 메모리 칩(30)에는, 각각 관통전극(51)과 관통전극(53)이 마련되어 있다. 관통전극(51)과 관통전극(53)이 접속됨으로써, 로직 회로 칩(10), 메모리 칩(20), 및 메모리 칩(30)은 서로 데이터나 전력의 주고받음이 행할 수 있도록 접속되어 있다.
또한, 관통전극은, 데이터의 주고받음용, 전력의 주고받음용 등으로, 각각 기능이 할당되어 있다. 여기서는, 특히 단서가 없는 경우, 데이터의 주고받음용의 관통전극이라고 하여 설명을 계속한다.
메모리 칩(20)에는, 메모리 칩(20)으로부터의 출력을 로직 회로 칩(10)에 출력하기 위해서나, 로직 회로 칩(10)으로부터의 출력을 메모리 칩(20)에 출력하기 위해, 관통전극(51)과 접속되는 관통전극(52)이 마련되어 있다.
마찬가지로, 메모리 칩(30)에는, 메모리 칩(30)으로부터의 출력을 로직 회로 칩(10)에 출력하기 위해서나, 로직 회로 칩(10)으로부터의 출력을 메모리 칩(30)에 출력하기 위해, 관통전극(52)과 접속되는 관통전극(53)이 마련되어 있다.
이와 같은 관통전극은, 메모리 칩(20)이나 메모리 칩(30)에, 각각 복수 마련되고, 적층되어 있는 칩 사이에서의 데이터의 주고받음 등이 행하여지도록 구성되어 있다.
<각 층의 판별 방법에 관해>
도 2에 도시한 바와 같이, 복수의 칩을 적층한 경우, 몇층째의 칩에 데이터를 출력하는 것인지, 몇층째의 칩으로부터의 데이터인지를 식별할 필요가 있다. 그래서, 본 기술에서는, 이하에 설명하는 바와 같은 관통전극을 칩에 형성한다.
도 3에 3장의 칩이 적층되어 있는 경우를 도시한다. 도 3에 도시한 예에서는, 칩(60), 칩(70), 칩(80)이 적층되어 있다. 칩(60), 칩(70), 칩(80)은, 예를 들면, 도 1에 도시한 메모리 칩(20)이나, 후술하는 FPGA 칩(222)(도 9의 A) 등에 해당하는 칩이다.
칩(60)에는, 종방향(도면 중 상하 방향)으로, 칩(60)을 꿰뚫는 관통전극(61)과 관통전극(65)이, 다른 위치에 마련되어 있다. 또한 칩(60)에는, 횡방향(도면 중 좌우 방향)으로, 칩(60)에 마련되어 있는 소자(64), 소자(69), 예를 들면, 보호 다이오드나 선택 MOS 등의 소자와 접속되는 표면 배선(62)과 표면 배선(66)이 마련되어 있다.
이 표면 배선(62)과 표면 배선(66)은, 장소에 따라서는, 이면 배선(63) 또는 이면 배선(68)과 접속된다. 도 3에 도시한 예에서는, 표면 배선(62)은, 이면 배선(63)과 접속되어 있지 않지만, 표면 배선(66)은, 관통전극(67)으로 이면 배선(68)과 접속되어 있다.
마찬가지로 칩(70)에는, 종방향으로, 칩(70)을 꿰뚫는 관통전극(71)과 관통전극(76)이, 다른 위치에 마련되어 있다. 칩(70)에 마련되어 있는 관통전극(71)은, 칩(60)에 마련되어 있는 관통전극(61)과 접속되고, 관통전극(76)은, 관통전극(65)과 접속되어 있다.
칩(70)에는, 횡방향으로, 칩(70)에 마련되어 있는 소자(75), 또는 소자(79)와 접속되는 표면 배선(72)과 표면 배선(77)이 마련되어 있다. 이 표면 배선(72)은, 관통전극(73)으로 이면 배선(74)과 접속되고, 표면 배선(77)은, 이면 배선(78)과 접속되어 있지 않다.
마찬가지로, 칩(80)에는, 종방향으로, 칩(80)을 꿰뚫는 관통전극(81)과 관통전극(85)이, 다른 위치에 마련되어 있다. 칩(80)에 마련되어 있는 관통전극(81)은, 칩(70)에 마련되어 있는 관통전극(71)과 접속되고, 관통전극(85)은, 관통전극(76)과 접속되어 있다.
관통전극(81), 관통전극(71), 및 관통전극(61)이 접속됨으로써, 각 층을 꿰뚫는 관통전극이 형성된다. 마찬가지로, 관통전극(85), 관통전극(76), 및 관통전극(65)이 접속됨으로써, 각 층을 꿰뚫는 관통전극이 형성된다.
칩(80)에는, 횡방향으로, 칩(80)에 마련되어 있는 소자(84), 또는 소자(88)와 접속되는 표면 배선(82)과 표면 배선(86)이 마련되어 있다. 이 표면 배선(82)은, 이면 배선(83)과 접속되지 않고, 표면 배선(86)은, 이면 배선(87)과 접속되어 있지 않다.
이와 같이, 각 층에 따라, 이면 배선과 접속되어 있는 관통전극은 다르다. 도 3에 도시한 예에서는, 아래로부터 1층째, 2층째, 3층째라고 한 경우, 1층째의 칩(60)은, 부분(B)(도면 중 우측)에 관통전극(67)이 마련되어 있다. 관통전극(67)이 있음으로써, 소자(69), 표면 배선(66), 관통전극(67), 이면 배선(68), 및 관통전극(65)이 접속된 구성이 된다.
예를 들면, 칩(60)의 하층으로서, 로직 회로 칩(10)(도면 3에서는 부도시)이 적층되어 있는 경우, 소자(69)로부터의 데이터를, 관통전극(65)에 접속되어 있는 로직 회로 칩(10)에 출력할 수 있는 구성이 된다.
또한, 부분(B)에 마련되어 있는 관통전극(65)에는, 2층째의 칩(70)이나 3층째의 칩(80)은 접속되어 있지 않다. 따라서, 부분(B)에 마련되어 있는 관통전극(65)을 통하여 얻어지는 데이터는, 1층째의 칩(60)으로부터인 것이, 데이터를 수취하는 측에서도 인식할 수 있는 구조이다.
마찬가지로, 2층째의 칩(70)은, 부분(A)(도면 중 좌측)에 관통전극(73)이 마련되어 있다. 관통전극(73)이 있음으로써, 소자(75), 표면 배선(72), 관통전극(73), 이면 배선(74), 및 관통전극(71)이 접속된 구성이 된다.
이와 같은 구성으로 됨으로써, 예를 들면, 소자(75)로부터의 데이터를, 관통전극(71)에 접속되어 있는 로직 회로 칩(10)(도면 3에서는 부도시) 등에 출력할 수 있다.
또한, 부분(A)에 마련되어 있는 관통전극(71)에는, 1층째의 칩(60)이나 3층째의 칩(80)은 접속되어 있지 않다. 따라서, 부분(A)에 마련되어 있는 관통전극(71)을 통하여 얻어지는 데이터는, 2층째의 칩(70)으로부터인 것이, 데이터를 수취하는 측에서도 인식할 수 있는 구조이다.
이와 같이, 칩에 마련되어 있는 소자와, 각 층을 꿰뚫는 관통전극(제1의 관통전극이라고 한다), 예를 들면, 관통전극(65) 등을 접속하는 관통전극(제2의 관통전극이라고 한다), 예를 들면, 관통전극(67) 등을 마련하고, 제2의 관통전극을 각 층에서, 다른 위치에 마련함으로써, 그 위치에 의해 각 층을 구별하는 것이 가능해진다.
또한 후술하는 바와 같이, 다른 층에 배치된 칩이라도, 동일한 데이터가 공급되는 칩의 제2 관통전극은, 동일한 데이터가 공급되는 칩으로, 동일한 위치에 마련된다. 동일한 위치에 제2의 관통전극이 마련됨으로써, 그 제2의 관통전극에 접속되어 있는 제1의 관통전극에 흘려진 데이터는, 복수의 칩에 동시에 공급되도록 할 수 있다.
이와 같이, 제2의 관통전극은, 각 층에서 다른 위치에 마련함으로써, 그 위치에 의해 각 층을 구별하는 것이 가능해짐과 함께, 동일한 데이터를 공급하고 싶은 칩에서는, 동일한 위치에 마련함으로써, 동일한 데이터가 공급되도록 할 수도 있다.
도 3에 도시한 적층된 칩끼리를 접속하는 관통전극, 예를 들면, 관통전극(61, 71, 81)은, 각 웨이퍼의 이면부터, 각 웨이퍼의 표면을 향하여, 웨이퍼 프로세스의 리소그래피 및 드라이 에칭 기술에 의해 개구된다.
또한 이면 관통 접속 전극의 개구 사이즈의 축소, 개구 시간의 단축을 위해서는, 메모리 기판(예를 들면, 칩(60) 등)의 웨이퍼 두께는, 특성을 열화시키지 않는 범위에서 박막화되는 것이 바람직하다.
그 때, 하층의 웨이퍼의 이면 배선에 접속되는 제1의 관통전극과, 당해 웨이퍼의 표면 배선에 접속되는 제2의 관통전극은, 각각 다른 마스크가 사용되어, 깊이가 다른 2종류의 전극이 가공된다. 이 때, 제1의 관통전극을 형성하기 위한 마스크는, 적층된 웨이퍼에서 공통되게 사용할 수 있다. 제2의 관통전극을 형성하기 위한 마스크는, 층을 식별하기 위한 관통전극이나, 다른 데이터를 공급하고 싶은 소자에 연결되는 관통전극 이외의 부분은, 공통의 마스크를 사용할 수 있다.
양 전극 함께 구리 등의 도전성 재료가 충전되고, 이면 배선에 의해 상호간에 접속이 형성된다. 이 방법에 의해, 하층 웨이퍼와 당해 웨이퍼의 전기적인 접속이 실현되고, 또한 제2의 관통전극의 배치를 맞붙이는 층마다 전환하는 것이 가능해진다. 이 결과, 각 웨이퍼에 만들어진 디바이스가, 어느 층에 존재하고 있는지를 정보로서 기록하는 것이 가능해진다.
이와 같이 제1의 관통전극 및 제2의 관통전극의 접속 경로가 되는 메모리 웨이퍼의 영역은, 접속의 장애가 되는 디바이스 구조가 겹쳐지지 않도록 설계되어 있고, 제1의 관통전극은, 하층 웨이퍼의 이면 배선에 접속되고, 제2의 관통전극은, 메모리 웨이퍼 내의 배선에 접속되도록 구성되어 있다.
<어드레스의 기록에 관해>
모든 신호선의 접속 경로를 적층칩마다 나누어 만들기 위해서는, 제2의 관통전극의 접속 위치를, 적층수만큼 승산한 개수분 준비하여야 하는데, 관통전극을 형성하기 위해 마련되는 관통 접속 구멍은, 통상의 콘택트 홀과 비교하면 극히 큰 사이즈로 그려져 있기 때문에, 레이아웃 면적의 로스가 커져 버릴 가능성이 있다.
그래서 도 4에 도시하는 바와 같이, 칩 어드레스를 기록하는 경로만이 적층칩(103)마다 나누어 만들어지고, 다른 데이터선의 접속 경로는, 전부 같은 위치에 겹쳐서 배치하도록 레이아웃되도록 구성한다.
칩 선택 어드레스는, 적층 위치가 몇층째인지를 선택하는 디코더의 데이터선의 선택 어드레스이고, 4층분의 메모리 칩이 접속된 경우는 2bit의 칩 어드레스 디코드선(101)이 필요해진다.
모든 웨이퍼 프로세스가 완료되고, 전 적층 웨이퍼에 대한 전기 접속과 외부 입출력 단자의 형성이 종료된 단계에서, 칩 디코드 어드레스가, 각 층의 디바이스에 기록된다. 이 기록에 관해서는, 도 5 이후의 도면을 참조하여 후술한다.
또한, 칩 선택 어드레스를 기록하는 경로만은 웨이퍼마다 제2의 관통전극의 배치를 바꾸어 둘 필요가 있다. 어드레스 기록의 회로가 구동되고, 어드레스선에 대응한 위치의 선택 트랜지스터가 ON으로 된 때, 디코드 어드레스에 대응한 퓨즈 회로에 정보가 기록된다.
이 때, 어드레스에 대응한 웨이퍼의 퓨즈, 예를 들면, 도 1에 도시한 메모리 칩(20)인 경우, 퓨즈 디바이스(24)에 정보가 기록되는 한편으로, 어드레스에 대응하지 않는 웨이퍼의 퓨즈에는, 정보가 기록되지 않는 구조로 할 것이 필요하다. 따라서 퓨즈의 기록 부분만은, 어드레스에 대응한 위치에 관통전극을 개구하고, 그 이외는 관통전극을 개구하지 않도록 마스크를 나누어 만들어 두도록 하여도 좋다.
한번 칩 어드레스 디코드선에 데이터를 기록하여 버리면, 그 후는 항구적으로 칩 어드레스가 인식되게 되고, 데이터의 기록·소거를 행하고 싶은 칩인지 여부의 판별은, 칩 어드레스 디코드선과의 데이터의 비교를 행함으로써 실현된다.
이와 같은 방법으로 사전에 적층칩의 어드레스 정보를 기록하여 두면, 복수의 칩의 임의의 XY어드레스에 동시에 액세스하는 것이 가능해지고, 병렬 처리에 의한 고속화, 용장 영역의 공유화 등에 대응할 수 있고, 적층칩의 시스템을 구축함에 있어서 큰 어드밴티지가 된다.
도 5는, Z방향(접속층 위치)의 어드레스가, 각 웨이퍼에 기록되는 원리를 설명하기 위한 도면이다. 도 5를 참조하여 설명에서는, 4개의 칩이, 4층 적층되어 있는 경우를 예로 들어 설명한다.
어레이 디바이스, 예를 들면, 도 2에 도시한 칩(60, 70, 80)이 형성되어 있는 웨이퍼와는 다른 층에 존재하는 디바이스(이하, 칩 어드레스 디코더라고 기술(記述)한다)로부터 적층칩의 어드레스를 제어하는 신호가 공급된다.
각 층에는 적층칩 어드레스 디코더에 연결하는 형태로 어드레스 기록용 디바이스(퓨즈·안티퓨즈 등)가 만들어져 있다. 전술하나 바와 같이, 층마다 제2의 관통전극의 배치를 바꾸어 어드레스 정보를 기록하는 퓨즈 디바이스의 위치를 전환하고 있기 때문에, 제어 칩으로 어드레스 신호를 전환하면, 어드레스 신호에 대응한 어드레스 기록용 디바이스가 구동된다.
예를 들면, 도 3에 도시한 바와 같은 관통전극이 마련되어 있는 적층칩에서, 1층째의 칩(60)은, 부분(B)에 마련되어 있는 관통전극(65)(제1의 관통전극에 상당)과 관통전극(67)(제2의 관통전극에 상당)이 접속되어 있다. 이 관통전극(65)과 칩 어드레스 디코더는 연결되고, 관통전극(65)에 어드레스 기록용 디바이스가 만들어져 있다. 구체적으로는, 관통전극(65)과 접속되어 있는 관통전극(67), 또한 관통전극(67)에 표면 배선(66)을 통하여 접속되어 있는 소자(69)에, 어드레스 기록용 디바이스가 만들어져 있다.
제어 칩측에서 어드레스 신호를 전환, 예를 들면 1층째의 칩(60)에 대응한 어드레스 신호로 전환된 경우, 그 어드레스 신호에 대응한 어드레스 기록용 디바이스, 이 경우, 1층째의 칩(60)에 만들어져 있는 어드레스 기록용 디바이스가 구동된다.
이와 같은 어드레스 신호의 전환, 어드레스 기록용 디바이스의 구동, 그리고 어드레스의 기록이, 각 층에서 실행됨으로써, 적층된 각 층의 칩에, 그 칩이 몇층째인지를 나타내는 어드레스가 기록된다.
예를 들면, 도 5에 도시하는 바와 같이, 1층째의 칩에는, (00)이 어드레스로서 기록된다. 도 5에 도시한 (000/1) 중, (00)은 스택 어드레스(Stack Address)이고, (0/1)은, ON일 때 1, OFF일 때 0의 값을 취한다. 스택 어드레스란, 칩의 적층 방향(Z축방향)의 어드레스이다. ON, OFF의 정보는, 상기한 바와 같이, 어드레스선에 대응한 위치의 선택 트랜지스터가 ON으로 된 때, 디코드 어드레스에 대응한 퓨즈 회로에 정보가 기록되는 용으로 하기 위한 정보이다.
마찬가지로, 2층째의 칩에는, (01)이 스택 어드레스로서 기록되고, 3층째의 칩에는, (10)이 스택 어드레스로서 기록되고, 4층째의 칩에는, (11)이 스택 어드레스로서 기록되다. 또한, 4층인 경우에는, 2비트의 스택 어드레스로 좋지만, 적층되는 칩 수에 응하여, 스택 어드레스의 비트 수는 설정된다.
이와 같이 적층칩의 어드레스 정보가, 각 칩에 항구적으로 기록된다. 이와 같은 어드레스의 기록 이후의 동작에서는, 칩에 기록된 적층칩 어드레스 정보와, 데이터를 기록하고 싶은 칩의 어드레스 정보를 비교하면, 특정한 관통전극(관통구멍)을 경유하지 않아도, 올바른 어드레스 위치의 데이터를 각 칩에 전송할 수 있다.
이와 같은 원리에 의해, 각 칩에 층 식별 어드레스가 기록되어 있으면, 복수의 경로로부터 데이터를 보내는 배치 처리나, 제어 칩을 통하지 않고서 직접 어레이 디바이스 사이에서 데이터를 교환하는 다이렉트 패스를 만드는 것이 가능해지고, 디바이스의 고속화나 저전력화에 큰 어드밴티지를 가져올 수 있다.
<용장 영역의 공유에 관해>
상기한 바와 같이, 각 층의 칩에, 몇층째의 칩인지를 나타내는 어드레스가 기록됨으로써, 예를 들면, 이하에 설명하는 용장 영역의 공유를 행할 수 있게 된다. 우선 도 6을 참조하여 불량이 발생한 열을 다른 열로 치환하는 것에 관해 설명한다.
도 6에 도시한 것은, 예를 들면, 칩(60)이고, 이 칩(60)이 메모리라고 한다. 칩(60) 중, 제2열째에, 불량(도면 중 ×표시는 불량을 나타낸다)이 있기 때문에, 제2열째는 불량렬로서 무효화된다. 칩(60)에는, 이와 같은 불량렬의 대체열(代替列)로서, 제15 내지 20열째가, 용장렬로서 설정되어 있다.
불량렬로서 무효화된 제2열째의 대신에, 용장렬로서 설정되어 있는 제15열째가 유효화된다. 이와 같이, 불량렬이 검출된 경우, 그 열 대신에, 용장렬이 유효화되고, 불량렬의 치환이 실행된다.
도 6의 B에 도시한 상황은, 불량렬이 7렬 검출된 상황이다. 제2열째, 제3열째, 제5열째, 제6열째, 제8열째, 제9열째, 및 제12열째의 합계 7열이, 불량렬로서 검출되어 있다. 용장렬은, 제15 내지 20열째의 6열이다.
이와 같은 상황인 경우, 제2열째는 제15열째로 치환되고, 제3열째는 제16열째로 치환되고, 제5열째는 제17열째로 치환되고, 제6열째는 제18열째로 치환되고, 제8열째는 제19열째로 치환되고, 제9열째는 제20열째로 각각 치환된다. 그렇지만, 제12열째를 치환하는 용장렬은 없기 때문에, 제12열째를 치환할 수가 없다.
이와 같은 경우, 칩(60) 자체가 불량으로서 취급된다. 또한, 복수의 칩이 적층되고, 그 적층되어 있는 칩에, 불량으로 된 칩(60)이 포함되어 있으면, 상기한 바와 같은 어드레스의 기록(층을 판별한 수단)이 없으면, 적층되어 있는 칩 전부가 불량으로서 취급된다.
즉 일반적으로는, 동일 칩 내밖에, 치환용 용장 어드레스를 인식할 수 없기 때문에, 적층된 칩을 걸친) 용장 구제를 행하는 것은 곤란하였다. 그렇지만, 상기한 바와 같이, 미리 적층칩 선택 어드레스(Z어드레스, 상기한 스택 어드레스에 해당)가 칩 내에 기록되어 있으면, 적층칩을 병렬로 테스트·용장 구제를 할 수가 있도록 되고, 상하로 적층된 칩에 1개소라도 미사용의 구제용 용장렬이 있으면, 치환처로서 이용하는 것이 가능해진다. 이에 의해 적층칩의 수율의 향상에 큰 메리트를 가져오게 된다.
이에 관해, 도 7을 참조하여 설명한다. 도 7의 좌측에 도시하는 것이 칩(60)이고, 우측에 도시하는 것이 칩(70)이라고 한다. 또한, 칩(60)과 칩(70)은, 도 3에 도시한 바와 같이 적층된 칩끼리인 것으로 한다.
도 7의 좌도에 도시한 칩(60)은, 도 6의 A에 도시한 칩(60)과 같이, 제2열째가 불량렬로 검출되고, 제15열째로 치환된 상태이다. 도 7의 우도에 도시한 칩(70)은, 도 6의 B에 도시한 칩(60)과 같이, 불량렬로서 검출된 제2열째는 제15열째로 치환되고, 제3열째는 제16열째로 치환되고, 제5열째는 제17열째로 치환되고, 제6열째는 제18열째로 치환되고, 제8열째는 제19열째로 치환되고, 제9열째는 제20열째로 각각 치환된 상태이다.
도 7의 우도에 도시한 칩(70)은, 또한, 제12열째가 불량렬로 검출되었지만, 칩(70)에 마련되어 있는 용장렬은, 이미, 다른 불량렬의 치환으로서 사용되어 있기 때문에, 제12열째를 치환하는 용장렬이 남아 있지 않다.
모든 용장렬이 사용되어 있는 칩(70)에 대해, 칩(60)에는, 사용되지 않은 용장렬로서, 제16 내지 20열째가 남아 있다. 상기한 바와 같이, 본 기술에 의하면, 적층되어 있는 칩을 식별할 수 있기 때문에, 칩(70) 내에서 할당할 수가 없는 불량렬을, 칩(60) 내의 용장렬로 할당하는 것이 가능하다.
그래서, 칩(70)의 제12열째는, 칩(60)의 제16열째로 치환된다. 이 후, 예를 들면, 칩(70)의 제12열째에 기록된 데이터는, 치환된 칩(60)의 제16열째에 기록된다.
이와 같이, 종래 기술에서 각 웨이퍼 내에서 불량 발생 열수가 용장 가능 열수를 초과하면 구제할 수가 없었던 경우에도, 본 기술에 의하면, 구제하는 것이 가능해진다.
즉, 본 기술에 의하면, 상하로 적층한 복수의 웨이퍼(Wafer) 사이에 걸쳐서 테스트를 행하여, 용장 영역을 할당하는 것이 가능해진다. 이에 의해, 적층칩화에 의한 수율 로스를 최소한으로 억제하는 것이 가능해지고, 칩 비용의 저감을 실현하는 것이 가능해진다.
<FPGA의 구조에 관해>
다음에, 본 기술을 적용하여 FPGA(프로그래머블· 로직·어레이)를 작성하는 경우에 관해 설명한다. 우선 본 기술을 적용한 경우와 적용하지 않은 경우와의 차이를 설명하기 위해, 적용하지 않은 경우에 관해 도 8을 참조하여 설명한다.
도 8에 도시한 적층칩은, 칩(201 내지 205)이 적층되어 있다. 칩(201)에는, SRAM(Static Random Access Memory)이 복수 배치되고, 칩(202)에는, JTAG(Joint Test Action Group)가 복수 배치되고, 칩(203)에는, 승산기가 복수 배치되어 있다. 칩(204)에는, 클록·네트워크가 형성되어 있다. 칩(205)에는, I/O부, 내부 배선, 로직 셀이 각각 소정의 위치에 배치되어 있다.
적층된 칩(201 내지 205) 중의 각 로직 엘리먼트는, 어레이형상으로 배치되어 있고, 로직 기능을 기록하기 위한, 룩 업 테이블(Look up table)과 메모리부로 구성되어 있다. 각 FPGA 칩은, 로직 엘리먼트를, 어레이상(上)에 접속하는 내부 배선에 의해 주요부가 구성되고, 타이밍을 맞추는 클록·네트워크와 입출력부 등이 만들어져 있다. 각 엘리먼트의 출력은, 클록으로 동기된 플립플롭에 접속되고, 타이밍마다의 연산 데이터를 다음단에 보내는 구조로 되어 있다.
일반적인 FPGA는, 로직 엘리먼트 내에 기록된 기능 프로그램과, 내부 접속 배선의 접속처를 전환하는 접속 프로그램에 의해, 대규모 논리 회로를 판독, 소거하면서 동작시키는 것이 가능하게 되어 있다.
도 9의 A, 도 9의 B는, 본 기술의 원리를 이용하여 프로그래머블· 로직·어레이를 작성한 예를 모식적으로 도시한 것이다. 도 9의 A에 도시한 적층칩은, I/F 부가 형성된 I/F 칩(221)상에, FPGA 칩(222 내지 224)이 적층되어 있다. FPGA 칩(222 내지 224)의 각각에는, CLB(컨피규러블· 로직·블록), RAM, DSP(Digital Signal Processor) 등이 복수 배치되고, 각 층과 데이터의 주고받음을 행하기 위한 인터페이스(I/O부)가 배치되어 있다.
도 9의 B에 도시한 적층칩은, 지지 기판(241)상에, FPGA 칩(242 내지 244)이 적층되어 있다. 또한 FPGA 칩(244)의 위에는 HM-IP(하드 매크로 IP) 칩(245)과 I/O 칩(246)이 적층되어 있다. FPGA 칩(242 내지 244)은, FPGA 칩(222)(도 9의 A)과 같은 구성으로 되어 있다. HM-IP 칩(245)에는, HM-IP부가 형성되어 있다. I/O 칩(246)에는, I/O부가 형성되어 있다. 각 층에는 관통전극(TSV)이 형성되어 있고, 각 층은 TSV로 접속되어 있다.
도 9의 A에 도시한 적층칩은, I/F 칩(221)으로 각 층이 지탱되고, 이 I/F 칩(221)을 통하여 다른 처리부와 데이터의 주고받음이 행하여진다. 도 9의 A에 도시한 적층칩에서는, I/F 칩(221)을 최하층으로 한 경우, 상층인 FPGA 칩(222 내지 224)으로부터의 데이터가 I/F 칩(221)을 통하여, 출력되게 된다. 이 경우, 데이터의 흐름은 상층으로부터 하층으로가 된다.
도 9의 B에 도시한 적층칩은, 지지 기판(241)으로 각 층이 지탱되고, 이 지지 기판(241)을 최하층으로 하였을 때, 최상 위층에 위치하는 I/O 칩(246)을 통하여, 다른 처리부와 데이터의 주고받음이 행하여진다. 도 9의 B에 도시한 적층칩에서는, 하층의 FPGA 칩(242 내지 245)으로부터의 데이터가, 상층의 I/O 칩(246)을 통하여 출력되게 된다. 이 경우, 데이터의 흐름은 하층으로부터 상층으로가 된다.
이와 같이, 본 기술의 적용 범위는, 각 층으로부터의 데이터를 어떻게 취출하는지에 의해 한정은 되지 않는다. 도 9의 A나 도 9의 B에 도시한 바와 같이, 어레이부분만을 다층 적층함으로써, 탑재하는 로직 엘리먼트수(數)를 가변으로 하는 것이 가능해진다. 또한 입출력부분이나 코어 로직 IP부분은, 어레이부분과는 별개의 웨이퍼로 나누어 만들어지는 구성으로 할 수 있다.
< 3차원 네트워크에 관해>
상술한 바와 같이, 본 기술에 의하면, 복수의 칩을 적층하고, 각 칩이 몇층째에 위치하는지를 식별할 수 있게 된다. 예를 들면, 복수의 FPGA 칩을 적층하고, 그들 복수의 FPGA 칩을, 마치 1장의 칩과 같이 취급하도록 할 수 있다. 환언하면, 복수의 FPGA 칩을 적층함으로써, 상하 좌우 방향의 3차원적으로 신호의 주고받음을 행할 수 있는 1장의 칩으로서 취급할 수 있다.
여기서, 3차원적으로 네트워크 접속된 FPGA를 실현하는 방법에 관해 설명한다. 도 10의 A는, 1층의 FPGA 칩(301)의 일부분의 구성을 도시한 도면이다. FPGA 칩(301)에는, CLB라고 칭하여지는 논리 블록이 평면 방향으로 다수 배치되어 있다. 도 10의 A에서는, 4개의 CLB(312-1 내지 312-4)를 도시하고 있다.
논리 블록 사이(CLB(312) 사이)는, 배선군에 의해 접속되어 있다. 도 10의 A에서는, 1개의 선으로 도시하고 있지만, 도 13에 도시하는 바와 같이 복수의 선에 의해 접속되어 있다. 또한 CLB(312) 사이에는, 선택 스위치(SW311-1 내지 311-4)도 마련되어 있다. 예를 들면, CLB(312-4)로부터의 출력은, 선택 스위치(311-4)의 전환에 의해, 도면 중 좌방향으로 마련되어 있는 CLB(312-2)에 공급되거나, 도면 중 상방향으로 마련되어 있는 CLB(312-3)에 공급되거나 한다.
FPGA 칩(301)에 배선과 선택 스위치가 마련됨에 의해, 그 층 내에서의 상하 좌우 방향에의 데이터의 이동이 가능하게 되어 있다. 여기서는, 동일층 내에서의 좌우 방향을 X축방향이라고 하고, 상하 방향을 Y축방향이라고 한다. 각 층, 여기서는, 4층으로서 설명을 계속하는데, 이 4층의 각 FPGA 칩은, 각각, 도 10의 A에 도시한 바와 같은 구성을 갖는다.
도 10의 B는, FPGA 칩(301)과 FPGA 칩(302)의 2개의 칩을 적층한 때의 1층째와 2층째의 논리 합성도이다. FPGA 칩(302)도, FPGA 칩(301)과 같이, 선택 스위치(321-1 내지 321-4)와 CBL(322-1 내지 322-4)를 포함하는 구성으로 되어 있다.
또한, 적층된 경우, 각 층의 CLB를 접속하기 위한 선택 스위치도 마련된다. 이하, 적층 방향을 Z축방향이라고 한다. Z축방향은, CLB가 형성되어 있는 평면에 대해 수직 방향이다. 복수의 FPGA 칩이 적층되는 경우, Z축방향으로도 신호를 전송하기 위한 선택 스위치도 마련된다. 도 10의 B에 도시한 예에서는, 선택 스위치(323-1 내지 323-4)와, 선택 스위치(324-1 내지 324-4)가, Z축방향으로 신호를 전송하기 위한 선택 스위치로서 마련되어 있다.
이와 같이, 칩 내에서의 신호의 전송을 행하기 위한 선택 스위치와 적층된 상하의 칩과의 신호의 전송을 행하기 위한 선택 스위치가 있다. 이하, 적층된 상하의 칩과의 신호의 전송을 행하기 위한 선택 스위치는, 칩 내에서의 신호의 전송을 행하기 위한 선택 스위치와 구별을 붙이기 위해, Z축방향 선택 스위치라고 기술한다.
도 10의 B에 도시한 바와 같이, 2장의 칩을 적층한 경우, 실제로는, 평면형상은, 1층째와 2층째의 그(同) 패턴은 겹쳐져 있지만, Z축방향 선택 스위치를 통하여 접속함으로써, 마치 2배의 집적도가 된 것 같은 결선을 실현할 수 있다.
도 11의 A는, FPGA 칩(301)과 FPGA 칩(302)의 2개의 칩이 적층되어 있는 적층칩에, 또 FPGA 칩(303)을 적층한 때의 1 내지 3층째의 논리 합성도이다.
FPGA 칩(303)도, FPGA 칩(301)과 같이, 선택 스위치(331-1 내지 331-4)와 CBL(332-1 내지 332-4)을 포함하는 구성으로 되어 있다. 칩이 3층 적층된 경우, 2층 적층된 경우와 같이, Z축방향 선택 스위치가 마련된다. 도 11의 A에 도시한 3층 적층인 경우, 도 10의 B에 도시한 2층 적층인 경우에 비하여, 또한, Z축방향 선택 스위치(333-1 내지 333-4)와 Z축방향 선택 스위치(334-1 내지 334-4)가 마련되어 있다.
도 11의 B는, 도 11의 A에 도시한 FPGA 칩(301 내지 303)이 3층 적층되어 있는 상태에서 또 FPGA 칩(304)을 적층하여, 4층 적층되어 있는 상태가 된 논리 합성도이다. FPGA 칩(304)도, FPGA 칩(301)과 같이, 선택 스위치(341-1 내지 341-4)(도면 11의 B에서는, 선택 스위치(341-1, 341-2)를 도시)와 CBL(342-1 내지 342-4)(도면 11의 B에서는, CBL(342-1, 342-2)을 도시)을 포함하는 구성으로 되어 있다.
칩이 4층 적층된 경우, 2층 적층된 경우나 3층 적층된 경우와 같이, Z축방향 선택 스위치가 마련된다. 도 11의 B에 도시한 4층 적층인 경우, 도 11의 A에 도시한 3층 적층인 경우에 비하여, 또한, Z축방향 선택 스위치(343-1 내지 343-4)(도면 11의 B에서는, Z축방향 선택 스위치(343-1, 343-2)를 도시)와 Z축방향 선택 스위치(344-1 내지 344-4)(도면 11의 B에서는, Z축방향 선택 스위치(344-1, 344-2)를 도시)가 마련되어 있다.
4층 적층된 경우, CLB의 피치가 1/2이고, 집적도가 4배 상당의 회로로 하는 것이 가능해진다. 이와 같이, FPGA 칩을 적층함으로써, 2층일 때는 2배, 4층일 때는 4배라는 바와 같이, 적층한 칩수만큼, 집적도를 높이는 것이 가능해진다.
이와 같이, 각 층의 로직 엘리먼트를 어레이상에 접속하고 있는 내부 배선 사이는, 선택 스위치와 관통전극을 경유하고, 바로 위 또는 바로 아래(Z축방향)의 웨이퍼의 배선층으로 전기적인 접속이 형성되어 있다.
로직 엘리먼트의 좌표는, 로우 및 칼럼 디코더와 칩 어드레스 디코더로 위치를 특정하는 것이 가능하게 되어 있다. 동일층 내에서의 로직 엘리먼트 사이는, 내부 접속 배선의 접속 방향을 그리드향상으로 전환할 수 있는 선택 스위치, 예를 들면, 선택 스위치(321)를 통하여 서로 접속되어 있다. 또한, 층 사이의 접속 방향의 전환은, Z축방향 선택 스위치, 예를 들면, Z축방향 선택 스위치(323)가 마련되어 있다.
선택 스위치와 Z축방향 선택 스위치의 동작에 관해 도 12를 참조하여 더욱 설명을 가한다. 본 기술은, FPGA 칩의 내부 접속 배선 사이를 관통구멍 사이 경유로 접속하고, 상하층으로의 접속 방향을 Z축방향 선택 스위치에 의해 전환한다.
상하 방향(Z축방향)의 배선으로의 전환용의 Z축방향 선택 스위치에는, 2bit의 데이터가 기록되어 있고, Z축방향 선택 스위치에 대한 기록 정보(0, 0), (0, 1), (1, 0), (1, 1)에 의해, 어느 입력 신호를 해당 어드레스의 입력에 이용하는지, 또는 출력 신호를 어느 방향으로 교환하는지를 개별적으로 선택하는 것이 가능하게 되어 있다.
도 12에서는, 도 11의 A(도면 11의 B)에 도시한 FPGA 칩 중, FPGA 칩(302)상에 배치되어 있는 CLB(322-1)와, CLB(322-1)에 관계되는 선택 스위치(321-1), 및 Z축방향 선택 스위치(323-1)와 Z축방향 선택 스위치(324-1)를 예시하고 있다.
선택 스위치(321-1)는, FPGA 칩(302) 내에서의 신호의 주고받음을 제어하기 위한 선택 스위치이다. Z축방향 선택 스위치(323-1)와 Z축방향 선택 스위치(324-1)는, Z축방향으로 배치된 다른 칩, 이 경우, FPGA 칩(301) 또는 FPGA 칩(303)과의 신호의 주고받음을 제어하기 위한 선택 스위치이다.
또한, Z축방향 선택 스위치(323-1)와 Z축방향 선택 스위치(324-1) 중, 일방은, 타층의 FPGA 칩으로부터의 신호의 입력(IN)을 제어하고, 타방은, 타층의 FPGA 칩에의 출력(OUT)을 제어한다. 여기서는, Z축방향 선택 스위치(323-1)를, FPGA 칩(301) 또는 FPGA 칩(303)으로부터의 신호의 입력을 제어하는 선택 스위치라고 하여 설명을 계속한다. 또한, Z축방향 선택 스위치(324-1)를, FPGA 칩(301) 또는 FPGA 칩(303)에의 신호의 출력을 제어하는 선택 스위치라고 하여 설명을 계속한다.
도 12를 참조하여 설명에서, FPGA 칩(301)은, FPGA 칩(302)의 하층에 배치되고, FPGA 칩(303)은, FPGA 칩(302)의 상층에 배치되어 있다고 하여 설명한다. 상기한 바와 같이, Z축방향 선택 스위치(323-1), Z축방향 선택 스위치(324-1)에는, 각각 2bit의 데이터가 기록되어 있다.
도 12에 도시한 Z축방향 선택 스위치(323-1)를 참조하면, Z축방향 선택 스위치(323-1)의 2bit의 데이터(D1, D2)에 대해, (0, 0)이 기록된 경우, (X, Y, Z), 즉 동층, 이 경우, FPGA 칩(302) 내의 배선에 접속된다. 이 상황인 경우, Z축방향 선택 스위치(323-1)에 입력된 신호는, 동층의 선택 스위치, 예를 들면, 선택 스위치(321-1)에 출력된다.
Z축방향 선택 스위치(323-1)의 데이터(D1, D2)에 대해, (0, 1)이 기록된 경우, (X, Y, Z-1), 즉 하층, 이 경우, FPGA 칩(301) 내의 배선에 접속된다. 이 상황인 경우, Z축방향 선택 스위치(323-1)에 입력된 신호는, 하층의 FPGA 칩(301)에 출력된다.
Z축방향 선택 스위치(323-1)의 데이터(D1, D2)에 대해, (1, 0)이 기록된 경우, (X, Y, Z+1), 즉 상층, 이 경우, FPGA 칩(303) 내의 배선에 접속된다. 이 상황인 경우, Z축방향 선택 스위치(323-1)에 입력된 신호는, 상층의 FPGA 칩(303)에 출력된다.
Z축방향 선택 스위치(323-1)의 데이터(D1, D2)에 대해, (1, 1)이 기록된 경우, (X, Y, Z-1)와 (X, Y, Z+1), 즉 하층의 배선과 상층의 배선, 이 경우, FPGA 칩(301) 내의 배선과 FPGA 칩(303) 내의 배선이 접속된다. 이 상황인 경우, Z축방향 선택 스위치(323-1)에, 하층의 FPGA 칩(301)으로부터 입력된 신호는, 상층의 FPGA 칩(303)에 출력되고, 상층의 FPGA 칩(303)으로부터 입력된 신호는, 하층의 FPGA 칩(301)에 출력된다.
도 12에 도시한 Z축방향 선택 스위치(324-1)도, Z축방향 선택 스위치(323-1)와 마찬가지이고, 기록된 데이터(D1, D2)에 의해 접속처가 결정된다. 이와 같이, Z축방향 선택 스위치에 기록된 데이터(D1, D2)에 의해, 접속처가 결정되고, 입력된 신호는, 그 결정된 접속처에 출력된다.
또한, 상층의 FPGA 칩이 없는 층, 예를 들면, 도 11의 B에 도시한 예에서는, FPGA 칩(304)에서는, D1(Z)≠1이 된다. 또한 하층의 FPGA 칩이 없는 층, 예를 들면, 도 11의 B에 도시한 예에서는, FPGA 칩(301)에서는, D2(Z)≠1이 된다. 또한, (X, Y, Z)의 D1과 (X, Y, Z+1)의 D2는, 모든 (X, Y, Z)의 조합에 대해, D1(Z)=D2(Z+1)가 되도록 설정되어 있다.
이와 같이 어레이 구조는 퓨즈에 기록된 Z방향의 어드레스 정보를 참조함으로써, 기록의 가부가 판정된다.
도 12에서는, 설명을 위해, 2bit의 데이터로 전환의 제어를 행하고 있는 예를 들어 설명하였지만, 본 기술은, 선택 스위치의 bit수와 관통전극(접속 포트)의 수를 늘린 경우에도 적용할 수 있고, 늘림으로써, 전환할 수 있는 접속의 수를 임의로 설정하는 것이 가능해진다. 고치고 바로 위(Z+1)와 바로 아래(Z-1)의 접속 정보와 해당 칩(Z)의 접속 정보는 서로 모순된 것이 되지 않는 설정으로 하여 둘 필요는 있다.
또한, 본 기술의 Z축방향 선택 스위치는, 어레이 디바이스용으로 설계되어 있는 것이기 때문에, 최하층의 FPGA 칩은, 하방향의 접속 전환을 선택할 수가 없고, 최상층의 FPGA 칩은, 상방향의 접속 전환을 선택할 수 없는 구조로 구성된다.
도 13은, Z축방향 선택 스위치와 세트로 배치된 관통 접속 구멍(관통전극)의 상세한 구조에 관해 설명하기 위한 도면이다. 데이터를 기록한 대상으로 되어 있는 로직 엘리먼트가 접속되어 있는 층의 Z축방향 선택 스위치에 대해, 상층측의 Z축방향 선택 스위치에 접속시키는 관통전극과 하층측의 Z축방향 선택 스위치에 접속시키는 관통전극의 2조(組)가 연결되어 있다.
도 13에서는, 홀수층, 예를 들면, 1층째의 칩으로서 FPGA 칩(301)과, 짝수층, 예를 들면, 2층째의 칩으로서 FPGA 칩(302)을 예로 들어 설명한다. FPGA 칩(301)상에는, CLB(312)가 형성되고, 칩 내에서의 신호의 입출력을 제어하는 선택 스위치(311)가 형성되어 있다. 또한, 칩 사이에서의 신호의 입출력을 제어하는 Z축방향 선택 스위치(313)도 형성되어 있다. 또한, Z축방향 선택 스위치(313)에 접속되는 관통전극(411)과 관통전극(412)이 형성되어 있다.
마찬가지로, FPGA 칩(302)상에는, CLB(322)가 형성되고, 칩 내에서의 신호의 입출력을 제어하는 선택 스위치(321), 칩 사이에서의 신호의 입출력을 제어하는 Z축방향 선택 스위치(323), 및 Z축방향 선택 스위치(323)에 접속되는 관통전극(421)과 관통전극(422)이 형성되어 있다.
여기서, Z축방향 선택 스위치(313)에 접속되는 관통전극(411)과 관통전극(412)에 주목한다. Z축방향 선택 스위치(313)에 접속되는 관통전극(411)과 관통전극(412) 중, 관통전극(411)은, 상층의 FPGA 칩(302)의 선택 스위치에 접속되는 관통전극이 되고, 관통전극(412)은, 하층의 FPGA 칩의 선택 스위치(FPGA 칩이 하층에 없는 경우, 하층에 있는 예를 들면, 로직 회로 칩 등의 소정의 단자)에 접속되는 관통전극이 된다.
이와 같이Z축방향 선택 스위치(313)에 접속되는 관통전극(411)과 관통전극(412)을 각각 설정(설계)한 경우, 그 상층의 FPGA 칩(302)의 Z축방향 선택 스위치(323)에 접속되는 관통전극(421)과 관통전극(422)은, 각각 이하와 같이 설정(설계)된다.
즉, 관통전극(411)과 접속되는 관통전극(421)은, 관통전극(411)이 상층에 대한 관통전극(Up 방향의 관통전극)이기 때문에, 관통전극(421)은, 하층에 대한 관통전극(Down 방향의 관통전극)이 된다.
또한, 관통전극(412)과 접속되는 관통전극(422)은, 관통전극(412)이 하층에 대한 관통전극(Down 방향의 관통전극)이기 때문에, 관통전극(422)은, 상층에 대한 관통전극(Up 방향의 관통전극)이 된다.
이와 같이, Z-1층부터 Z층에 접속하는 경로와 Z+1층부터 Z층에 접속하는 경로는, 전기적으로 분리할 필요가 있기 때문에, 홀수층과 짝수층에서는 배치가 교대로 전환되다. 관통전극 이외의 마스크를 공통화하는 경우, 접속 정보는, Z어드레스와의 연산 처리에서 이들의 전환을 행함으로써 실현하는 것이 가능하다.
이와 같은 FPGA 칩을 설계할 때, 이와 같은 설계 룰을 기초로, 예를 들면 CAD 툴에 의한 배선의 구조를 최적화하면, FPGA에서의 3차원의 네트워크 접속을 가능하게 할 수 있다.
본 기술에 의하면, 동일한 칩 면적 중에서, 가상적으로 어레이 사이의 거리나 배선 갯수가 향상한 것 같은 설계를 행하는 것이 가능해지고, 면적 이용 효율을 비약적으로 향상시키는 것이 가능해진다.
이상과 같은 수법에 의해 3차원으로 네트워크 접속된 FPGA 칩을 실현하는 것이 가능해진다. 이와 같은 것이 가능해김으로써, 횡방향만의 배선으로 로직 엘리먼트 사이가 접속하여 있던 것에 상하 방향(적층된 칩끼리)의 패스가 더하여지게 되어, 배선 리소스를 보다 효율적으로 이용하는 것이 가능해진다.
상기한 바와 같이 본 기술에 의하면, 동일 마스크로 형성된 웨이퍼를 적층하고, 전기적인 접속을 형성한 후, 공통의 입출력 단자를 형성하고, 칩 분할하여 일체화한 디바이스를 만들 수 있도록 된다. 또한 단독 웨이퍼로 실현할 수 있던 기능을 적층한 웨이퍼로도 마찬가지로 실현하는 것이 가능해진다.
메모리 디바이스에서는, 적층 방향에서 메모리 영역과 용장 영역을 공유하는 것이 가능해진다. 이에 의해, 수율을 크게 개선하는 것이 가능해진다.
FPGA 디바이스에서는, 3차원의 네트워크 접속을 로직 엘리먼트 단위로 실현하는 것이 가능해진다. 이에 의해, 배선 리소스의 이용 효율을 대폭적으로 개선하는 것이 가능해진다.
또한, 상술한 설명에서, 메모리 칩을 예로 들어 설명한 실시의 형태는, FPGA 칩에 대해서도 적용할 수 있고, FPGA 칩을 예로 들어 설명한 실시의 형태는, 메모리 칩에 대해서도 적용할 수 있다.
<적용례에 관해>
도 14를 참조하여, 상기한 실시의 형태를 적용한 소자 배치에 관해 설명한다.
웨이퍼(501)에는, 보호 소자(511), 시스템 컨트롤러(512), 조립 회로(513) 등이 배치되어 있다. 또한 시스템 컨트롤러(512)는, 각 부분을 제어하기 위한 클록을 발생하는 클록 발생부, 데이터의 판독이나 기록 어드레스를 제어하는 어드레스 선택부, 각 부분에 공급하는 전원을 제어하는 전원 제어부, 동작 테스트 등을 행하는 테스트부, 불량렬을 용장렬로 치환하는 처리 등을 행하는 용장 제어부 등을 구비하고 있다. 또한, 웨이퍼(501)에는, 외부 접속단자(PAD)가 형성되어 있다.
웨이퍼(502)에는, 관통 접속부(521), 디코더(522), 어레이부(523)가 형성되어 있다. 웨이퍼(503)와 웨이퍼(504)도, 웨이퍼(502)와 같은 구성으로 되어 있다. 즉, 웨이퍼(502 내지 504)는, 동일한 마스크로 제조할 수 있는 웨이퍼로 되어 있다.
웨이퍼(502 내지 504)를 메모리로 한 경우, 3층분의 메모리를 구비한 칩으로 할 수 있다. 또한 3층분의 메모리이지만, 상기한 바와 같이, 층을 식별하는 어드레스가 부여되고, 또한 불량렬도 그 층의 용장렬뿐만 다층의 용장렬로 치환할 수 있기 때문에, 마치 1층의 메모리인 것 같이 취급할 수 있다.
칩 분할시에 필요없는 빈 영역을 만들지 않기 위해서는, 웨이퍼(Wafer)(501)의 회로 칩과, 웨이퍼(502 내지 504)의 어레이 칩의 칩 사이즈는, 같은 사이즈로 구성되는 것이 바람직하다.
도 15는, 상기한 실시의 형태를 적용한 이미지 센서의 구성을 도시한 도면이다. 도 15에 도시한 이미지 센서(600)는, 처리 회로(601)상에, 메모리(602 내지 604)가 3층 적층되어 있다. 또한 메모리(604)의 위에, 촬상 소자(605)가 적층되고, 촬상 소자(605)상에, 온 칩 렌즈(606)가 적층되어 있다.
이미지 센서(600)에서는, 촬상 소자(605)에 의해 수광된 신호의 데이터는, 메모리(602 내지 604)에 기록되고, 처리 회로(601)는, 메모리(602 내지 604)에 기록된 데이터를 처리하는 구성으로 할 수 있다.
메모리(602 내지 604)는, 예를 들면, 도 1 내지 7을 참조하여 설명한 관통전극을 가지며, 각 층을 식별하는 어드레스가 기록되고, 마치 하나의 메모리인 것 같이 취급할 수 있는 상태로 되어 있다.
상기한 실시의 형태를 적용하여, 메모리 웨이퍼(메모리(602 내지 604))에 상하층의 어드레스의 기록 기능을 실현함으로써, 메모리 웨이퍼의 층수를 증감시키는 것이 가능해진다. 이 방법에 의해, 회로 기능이나 이미지 센서의 사양을 바꾸는 일 없이, 실장(實裝)하는 메모리의 용량을 복수배로 변경할 수 있다.
도 15에 도시한 이미지 센서(600)는, 복수의 어레이 디바이스를 적층한 디바이스 구조의 위에 촬상 소자를 적층한 것이다. 이미지 센서에 필요한 수광부(촬상 소자(605))는, 촬상 소자(605)와 온 칩 렌즈(606)의 사이에 마련되어 있는 컬러 필터를 형성하는 측인 최상층에 형성되어 있다. 또한, 도 15에는, 온 칩 렌즈(606)가 적층되어 있는 예를 나타냈지만, 이 온 칩 렌즈(606)가 없는 구조라도 좋다.
도 15에 도시한 이미지 센서(600)는, 촬상 소자(605)의 하층 구조의 예로서, 제어하는 회로 웨이퍼(처리 회로(601))의 위에, 복수의 메모리 웨이퍼(메모리(602 내지 604))를 적층한 구조이다.
이와 같은 구조를 갖는 이미지 센서(600)에 의하면, 메모리(602 내지 604)를 내부 탑재하는 이미지 센서가 되기 때문에, 인터페이스의 출력을 통하지 않고서 유지한 화상 데이터를 압축·보정 등의 처리를 행할 수 있는 구조가 되어, 저소비 전력이면서 고속의 화상 처리가 가능해진다.
그 때 탑재하는 메모리의 용량은, 동화의 녹화 시간이나 처리 내용에 의해 가변할 수 있는 것이 바람직하지만, 전술한 칩 사이즈의 관점에서 평면적인 규모를 바꾸는 것이 곤란한 경우가 있다. 그렇지만 본 기술에서는, 복수의 메모리 기판을 적층하여 사용함에 의해, 같은 이미지 센서와 회로 웨이퍼를 사용하여도 탑재하는 메모리의 용량을 복수배에 바꾸는 것이 가능해저서, 화소 수, 회로 규모에 응하여 비용에 걸맞은 메모리 탑재 용량을 선택할 수 있게 되어, 응용의 범위를 확대시키는 것이 가능해진다.
또한 도 16에 도시하는 바와 같이, 이미지 센서(620)에 2층의 메모리를 마련하여, 변환 속도를 향상시키는 구성으로 할 수도 있다. 도 16에 도시한 이미지 센서(620)는, 최하층을 1층째로 한 때, 1층째에 처리 회로(621), 2층째에 AD 변환 소자(622)와 메모리(623), 3층째에 AD 변환 소자(624)와 메모리(625), 4층째에 촬상 소자(626), 5층째에 렌즈(627)가 적층되어 있다.
각 층은, 예를 들면, 도 1 내지 7을 참조하여 설명한 관통전극을 가지며, 그 관통전극을 통하여, 데이터의 주고받음을 행할 수 있도록 구성되어 있다.
2층째와 3층째는, 동일한 구성으로 되어 있고, AD 변환 소자와 메모리를 구비하는 구성으로 되어 있다. 이와 같은 구성으로 함으로써, 예를 들면, 도 16의 우도에 도시한 바와 같은 처리가 가능해진다. 예를 들면, 촬상 소자(626)에서 촬상된 화상의 신호를, 3층째의 AD 변환 소자(624)에서 처리하고, 그 처리 결과를 메모리(625)에 일단 보관한다. 또는, 촬상 소자(626)에서 촬상된 화상의 신호를, 3층째의 AD 변환 소자(624)에서 처리한 후, 처리 회로(621)에 출력하고, 처리 회로(621)에서 처리된 처리 결과가, 메모리(625)에 일단 보관된다.
이와 같은 처리가, 3층째에서 행하여지고 있는 한편으로, 2층째에서도 같은 처리가 행하여진다. 즉, 3층째의 AD 변환 소자(624)에서 변환된 결과 또는 처리 회로(621)에서 처리된 결과가, 메모리(625)에 보관되어 있는 한편으로, 2층째의 AD 변환 소자(622)에서 변환된 결과 또는 처리 회로(621)에서 처리된 결과가, 메모리(623)에 보관된다. 처리 회로(621)에서 처리를 진행하는 사이에, 메모리(623) 또는 메모리(625)에 처리 결과가 일시 보관된다.
이와 같이 함으로써, 처리 속도를 향상시키는 것이 가능해진다.
또한, 도 17에 도시하는 바와 같은 구성으로 이미지 센서를 구성함으로써, 처리 속도를 향상시킬 수 있다. 도 17에 도시한 이미지 센서(640)는, 최하층을 1층째로 한 때, 1층째에 처리 회로(641), 2층째에 AD 변환 소자(642), 3층째에 AD 변환 소자(643), 4층째에 촬상 소자(644), 5층째에 렌즈(645)가 적층되어 있다.
이 경우도, 각 층1은, 예를 들면, 도 1 내지 7을 참조하여 설명한 관통전극을 가지며, 그 관통전극을 통하여, 데이터의 주고받음을 행할 수 있도록 구성되어 있다.
2층째와 3층째는, 같은 구성으로 되어 있고, AD 변환 소자를 구비하는 구성으로 되어 있다. 이와 같은 구성으로 함으로써, 예를 들면, 도 17의 우도에 도시한 바와 같은 처리가 가능해진다. 예를 들면, 촬상 소자(644)에서 촬상된 화상의 신호가, 3층째의 AD 변환 소자(643)에서 처리되고, 그 처리 결과가 처리 회로(621)에 출력되어, 처리된다.
이와 같은 처리가, 3층째에서 행하여지고 있는 한편으로, 2층째에서도 같은 처리가 행하여진다. 즉, 3층째의 AD 변환 소자(624)에서 변환된 결과가, 처리 회로(641)에 출력되는 한편으로, 2층째의 AD 변환 소자(642)에서 변환이 실행된다. 예를 들면, 촬상 소자(644)에서, 120fps로 촬상된 경우, 2층째의 AD 변환 소자(642)와 3층째의 AD 변환 소자(643)의 각각에서, 120fps씩 처리할 수 있기 때문에, 처리 회로(641)에서는, 240ftp로 처리할 수 있다.
즉, 이와 같은 구성으로 함으로써, AD 변환 소자(642)와 AD 변환 소자(643)에서 120ftp씩 교대로 처리 회로(641)에 출력할 수가 있어서, 2배의 변환 속도를 실현하는 것이 가능해진다.
또한, AD 변환 소자(642)와 AD 변환 소자(643)에서, 동일한 처리를 행하는 것은 아니라, 예를 들면, AD 변환 소자(642)는, 장시간 노광의 화소로부터의 신호를 처리하고, AD 변환 소자(643)는, 단시간 노광의 화소로부터의 신호를 처리한다는 바와 같이, 다른 노광 시간의 화소로부터의 신호를 처리하도록 하여도 좋다.
또한, AD 변환 소자(642)는, 정지화상을 생성하기 위한 변환을 행하고, AD 변환 소자(643)는 동화상을 생성하기 위한 변환을 행한다는 바와 같이, 다른 화상을 생성하도록 하여도 좋다.
본 기술은, 이미지 센서로 적용 범위가 한정되는 것은 아니고, 예를 들면, 도 18에 도시하는 바와 같은 장치에 대해서도 적용할 수 있다.
도 18에 도시한 장치(660)는, 1층째에 처리 회로(661), 2층째에 메모리(662), 3층째에 메모리(663), 4층째에 LSI(Large-Scale Integration)(664)를 구비한다. LSI(664)에서 처리한 데이터나, 처리된 데이터가, 2층째의 메모리(662) 또는 3층째의 메모리(663)에, 일시적으로 보관된다.
LSI(664)는, 예를 들면, 고속 통신용의 RF 칩 등이고, 처리 회로(661)와 동일 기판내에 혼재할 수 없는 회로로 할 수 있다. LSI(664)와 메모리(662, 663)를, I/O(Input/output)를 통하지 않고서 데이터의 교환을 할 수 있는 구조로 함으로써, 환언하면, 메모리를 다층 적층으로 하고, LSI(664)와 I/O를 통하지 않고서 데이터를 교환할 수 있는 구조로 함으로써, 부품 갯수가 적어지고, 더한층의 소형화나, 처리 속도의 향상을 기대할 수 있다.
이 경우도, 각 층은, 예를 들면, 도 1 내지 7을 참조하여 설명한 관통전극을 가지며, 그 관통전극을 통하여, 데이터의 주고받음을 행할 수 있도록 구성되어 있다.
<적용례에 관해>
본 기술의 배선 접속 구조를 이용한 다른 적용례로서, 메모리 소자(환언하면, 메모리 칩, 또는 메모리 다이)를 복수개 적층한 적층 메모리 구조체에서, 본 기술의 배선 접속 구조를 적용한 실시의 형태에 관해 설명한다.
도 1 내지 도 7에 기재한 실시의 형태에서는, 각 층의 메모리 칩이 자기가 몇층째에 적층되어 있는지를 식별하기 위한 어드레스(스택 어드레스)를 기억하고, 데이터의 기록이나 판독이 행하여지는 예를 들어 설명하였다. 이에 대해 본 적용례(이하에 설명한 제1 내지 제5의 적층 메모리의 구조)에서는, 각 층의 메모리 칩이 그와 같은 어드레스를 기억하여 처리하는 경우와 기억하지 않고서 처리하는 경우를 예로 들어, 또한 메모리를 적층한 경우에 관해 설명을 가한다.
이하의 실시의 형태의 기재에서는, 메모리를 8층 적층한 경우를 예로 들어 설명한다. 또한, 이하의 실시의 형태의 기재에 있어서 메모리로서는, 예를 들면, 16비트의 DDR3 메모리를 예로 이용하여 설명한다. 우선, 각 층의 메모리 칩이 어드레스를 기억하지 않고 처리가 행하여지는 경우에 관해 설명한다.
(제1의 적층 메모리의 구조)
제1의 적층 메모리의 구조는, 복수개의 메모리 칩과, 이들 복수개의 메모리 칩의 동작을 제어하는 제어 칩이 적층된 적층 메모리 구조체이다. 제1의 적층 메모리 구조에서, 메모리에 기록되는 데이터나 메모리로부터 판독되는 데이터를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에, 각각 독립적으로 접속된다.
메모리에의 기록 동작이나 메모리로부터의 판독 동작을 제어하기 위해 필요해지는 어드레스나 커맨드 등을 전송하는 제어 신호를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에서 공용(다중화)된다. 기록 동작이나 판독 동작을 행하는 메모리를 지정 또는 특정하기 위한 신호를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에서 공용(다중화)된다.
도 19는, 적층 메모리 구조체(700)에서의 각 메모리 칩에의 배선의 접속 구조를 도시하는 모식도이다. 여기서, 도 19는, 데이터를 주고받기 위한 데이터 신호선을 다중(多重)하지 않는 경우의 적층 메모리의 구성을 도시하는 도면이다.
또한, 「데이터 신호선을 다중하지 않는」이란, 적층 메모리 구조체에서 각 메모리 칩에 접속되는 데이터선이, 메모리 칩마다 독립하여 배선된 구조를 나타낸다.
도 19에 도시한 적층 메모리 구조체(700)는, 메모리 칩(701-1 내지 701-8)의 8개의 메모리가 적층되어 있다. 도 19의 A는, 데이터 신호선의 배선 구조를 도시하고, 도 19의 B는, 메모리에의 기록 동작이나 메모리로부터의 판독 동작을 제어하기 위해 필요해지는 어드레스나 커맨드 등을 전송하는 제어 신호선의 배선 구조를 도시하고, 도 19의 C는, 기록 동작이나 판독 동작을 행하는 메모리를 지정 또는 특정하기 위한 신호를 전송하는 신호선의 배선 구조를 도시하고 있다.
또한, 동작시키는 메모리를 지정 또는 특정하기 위한 칩 지정 신호선으로서는, 예를 들면 메모리의 칩 지정 신호선이나, 또는, 제어 신호선의 일부 등을 사용할 수 있다.
도 19에 기재된 적층 메모리 구조체(700)는, 메모리 칩에의 데이터의 기록 동작 및 판독 동작을 제어하는 제어 칩(702)을 구비한다. 도 19의 A 내지 C에 기재된 데이터 신호선, 제어 신호선, 칩 지정 신호선은, 제어 칩(702)과 적층 메모리 구조체(700)에 구비되는 각 메모리 칩과의 사이에 배선된다.
도 19의 A에 도시한 바와 같이, 데이터 신호선은, 메모리 칩(701-1 내지 701-8)마다 마련되어 있다. 즉, 메모리 칩(701-1)에는, 데이터 신호선(711-1)이 접속되고, 메모리 칩(701-2)에는, 데이터 신호선(711-2)이 접속되고, 메모리 칩(701-3)에는, 데이터 신호선(711-3)이 접속되고, 메모리 칩(701-4)에는, 데이터 신호선(711-4)이 접속되고, 메모리 칩(701-5)에는, 데이터 신호선(711-5)이 접속되고, 메모리 칩(701-6)에는, 데이터 신호선(711-6)이 접속되고, 메모리 칩(701-7)에는, 데이터 신호선(711-7)이 접속되고, 메모리 칩(701-8)에는, 데이터 신호선(711-8)이 접속되어 있다.
메모리 칩(701-1 내지 701-8)의 각각이, 16비트의 DDR3인 경우, 데이터 신호선(711-1 내지 711-8)은, 각각 16비트의 데이터를 주고받는 신호선이고, 그와 같은 신호선이, 8개의 메모리(8개의 칩)에 제각기 접속되어 있다. 각 데이터 신호선(711-1 내지 711-8)을 병렬로 배선하는 구조에 의해, 도 19에 기재된 적층 메모리 구조체(700)는, 16비트의 8배, 128비트의 데이터를 동시에 기록 또는 판독하는 것이 가능해진다. 이와 같은 구성으로 함으로써, 고속 통신이 가능해진다.
각 데이터 신호선(711-1 내지 711-8)은 각각, 상술한 관통전극으로서 마련되어 있다. 이 경우, 각 데이터 신호선(711-1 내지 711-8)의 일부를 구성하고, 적층된 때에, 각 층을 꿰뚫는 1개의 관통전극이 되는 관통전극(제1의 관통전극이라고 한다)이 마련되어 있다. 또한, 이 관통전극에 연결하기 위한 관통전극(제2의 관통전극이라고 한다)이 마련되어 있다.
이하의 설명에서, 데이터 신호선(711-1 내지 711-8)을, 개별적으로 구별할 필요가 없는 경우, 단지 데이터 신호선(711)이라고 기술한다. 또한 마찬가지로, 메모리 칩(701-1 내지 701-8)을, 개별적으로 구별할 필요가 없는 경우, 단지 메모리 칩(701)이라고 기술한다. 다른 부분도 마찬가지로 기재한다.
또한, 도 19에서는, 메모리 칩(701)을 4각형상으로 도시하고, 메모리 칩(701)과 제어 칩(702)을 접속하는 데이터 신호선(711)은, 메모리 칩(701)의 외부에서 배선되고, 제어 칩(702)에 접속되어 있도록 도시하고 있지만, 데이터 신호선(711)의 배선 구조의 설명을 위해, 그와 같이 도시하고 있는 것이고, 도 20을 참조하여 후술하는 바와 같이, 데이터 신호선(711)은, 메모리 칩(701)의 영역 내에 배선되어 있다. 또한, 도 21을 참조하여 후술하는 바와 같이, 메모리 칩(701)은, 데이터 신호선(711)을 구성하는 제1의 관통전극과 제2의 관통전극이 각각 배치되는 영역을 갖고 있다.
또한, 도 19의 B, 도 19의 C에, 제어 신호선(721), 칩 지정 신호선(731)의 배선 구조를 도시하고 있지만, 데이터 신호선(711)과 같이, 메모리 칩(701)의 영역 내에 배선되어 있다. 또한, 도 19의 A, 도 19의 B, 및 도 19의 C에 각각 메모리 칩(701)을 나타냈는데, 설명을 위해 제각기 기재하고 있지만, 동일(동층)의 메모리 칩(701)에, 데이터 신호선(711), 제어 신호선(721), 및 칩 지정 신호선(731)은, 각각 소정의 영역에 배선되어 있다.
도 19의 A의 설명으로 되돌아와, 예를 들면, 데이터 신호선(711-1)의 종방향의 관통전극으로서는, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 꿰뚫는 1개의 관통전극(제1의 관통전극에 해당)이 마련되어 있다. 그리고, 메모리 칩(701-1)에만 접속되는 전극(제2의 관통전극에 해당)에 의해, 제1의 관통전극에 접속되어 있다.
또한, 1개의 데이터 신호선(711)이, 16비트의 패럴렐 전송을 행하는 경우, 16개의 제1의 관통전극과 제2의 관통전극이 각각 마련됨으로써, 16비트의 패럴렐 전송이 실현된다. 도시는, 제1의 관통전극과 제2의 관통전극(제1의 관통전극과 제2의 관통전극을 포함하는 데이터 신호선(711))을, 각각 1개 도시하여 설명을 계속하지만, 16비트의 패럴렐 전송을 행하는 경우에는, 16개 마련되어 있다.
예를 들면, 메모리 칩(701-1)이, 도 3에 도시한 칩(60)에 해당한다고 한 경우, 데이터 신호선(711-1)을 구성하는 종방향으로 마련되어 있는 제1의 관통전극은, 도 3에 도시한 관통전극(65)에 해당하는 관통전극이다. 관통전극(65)은, 도 3을 참조하면, 관통전극(65), 관통전극(76), 및 관통전극(85)으로, 1개의 종방향의 관통전극을 구성하고, 그 관통전극은, 칩(60), 칩(70), 및 칩(80)을 꿰뚫는 전극으로서 마련되어 있다. 이와 같이, 데이터 신호선(711-1)의 종방향은, 복수의 칩을 꿰뚫는 1개의 관통전극으로서 마련되어 있다.
그리고, 관통전극(65)과 메모리 칩(701-1)에만 접속되는 전극(제2의 관통전극)이란, 도 3에서는, 횡방향의 이면 배선(68), 관통전극(67), 및 표면 배선(66)에 해당(특히, 관통전극(67)에 해당)한다. 이면 배선(68), 관통전극(67), 및 표면 배선(66)에 의해, 칩(60) 내의 소자(69)는, 관통전극(65)과 접속되어 있는데, 이와 같은 전극(배선)이, 데이터 신호선(711-1)의 일부를 구성하는 배선으로서 마련되어 있다.
이것을, 또한, 도 20을 참조하여 설명한다. 도 20은, 메모리 칩(701-1 내지 701-8)이 적층되어 있는 상태에서의 데이터 신호선(711-1 내지 711-8)을 도시하고, 각 데이터 신호선(711-1 내지 711-8)과 관통전극과의 관계를 설명하기 위한 도면이다.
도 20 중, "a"라는 부호를 붙인 부분은, 제1의 관통전극에 해당하고, 도 3에 도시한 예를 들면, 관통전극(61)이나 관통전극(65)에 해당한다. 또한 도 20 중, "b"라는 부호를 붙인 부분은, 이면 배선에 해당하고, 도 3에 도시한 예를 들면, 이면 배선(63)이나 이면 배선(68)에 해당한다.
또한 도 20 중, "c"라는 부호를 붙인 부분은, 표면 배선에 해당하고, 도 3에 도시한 예를 들면, 표면 배선(62)이나 표면 배선(66)에 해당한다. 또한 도 20 중, "d"라는 부호를 붙인 부분은, 제2의 관통전극에 해당하고, 도 3에 도시한 예를 들면, 관통전극(67)이나 관통전극(73)에 해당한다.
적층 메모리 구조체(700)를 구성하는 메모리 칩(701-1)에는, 관통전극(701-1a-1 내지 701-1a-8), 이면 배선(701-1b-1 내지 701-1b-8), 표면 배선(701-1c-1 내지 701-1c-8), 및 관통전극(701-1d)이 형성되어 있다. 또한, 도 20에는, 예를 들면 도 3에서의 소자(64)에 해당하는 소자는 도시하고 있지 않지만, 소자도 마련되어 있고, 표면 배선(701-1c)과 접속되어 있다.
마찬가지로 메모리 칩(701-2)에는, 관통전극(701-2a-1 내지 701-2a-8), 이면 배선(701-2b-1 내지 701-2b-8), 표면 배선(701-2c-1 내지 701-2c-8), 및 관통전극(701-2d)이 형성되어 있다. 또한, 도 20에서는, 일부 부호의 기재를 생략하고 있다.
마찬가지로 메모리 칩(701-3)에는, 관통전극(701-3a-1 내지 701-3a-8), 이면 배선(701-3b-1 내지 701-3b-8), 표면 배선(701-3c-1 내지 701-3c-8), 및 관통전극(701-3d)이 형성되어 있다.
마찬가지로 메모리 칩(701-4)에는, 관통전극(701-4a-1 내지 701-4a-8), 이면 배선(701-4b-1 내지 701-4b-8), 표면 배선(701-4c-1 내지 701-4c-8), 및 관통전극(701-4d)이 형성되어 있다.
마찬가지로 메모리 칩(701-5)에는, 관통전극(701-5a-1 내지 701-5a-8), 이면 배선(701-5b-1 내지 701-5b-8), 표면 배선(701-5c-1 내지 701-5c-8), 및 관통전극(701-5d)이 형성되어 있다.
마찬가지로 메모리 칩(701-6)에는, 관통전극(701-6a-1 내지 701-6a-8), 이면 배선(701-6b-1 내지 701-6b-8), 표면 배선(701-6c-1 내지 701-6c-8), 및 관통전극(701-6d)이 형성되어 있다.
마찬가지로 메모리 칩(701-7)에는, 관통전극(701-7a-1 내지 701-7a-8), 이면 배선(701-7b-1 내지 701-7b-8), 표면 배선(701-7c-1 내지 701-7c-8), 및 관통전극(701-7d)이 형성되어 있다.
마찬가지로 메모리 칩(701-8)에는, 관통전극(701-8a-1 내지 701-8a-8), 이면 배선(701-8b-1 내지 701-8b-8), 표면 배선(701-8c-1 내지 701-8c-8), 및 관통전극(701-8d)이 형성되어 있다.
메모리 칩(701-1)의 관통전극(701-1a-1), 메모리 칩(701-2)의 관통전극(701-2a-1), 메모리 칩(701-3)의 관통전극(701-3a-1), 메모리 칩(701-4)의 관통전극(701-4a-1), 메모리 칩(701-5)의 관통전극(701-5a-1), 메모리 칩(701-6)의 관통전극(701-6a-1), 메모리 칩(701-7)의 관통전극(701-7a-1), 및 메모리 칩(701-8)의 관통전극(701-8a-1)은, 접속되어 있고, 1개의 제1의 관통전극(이하, 적절히, 제1의 관통전극(711-1)이라고 한다)을 구성하고 있다.
이 제1의 관통전극(711-1)은, 데이터 신호선(711-1)의 일부를 구성하는 전극으로 되어 있다.
데이터 신호선(711-1)은, 메모리 칩(701-1)과 접속되어 있다. 메모리 칩(701-1)에는, 관통전극(701-1d)이 형성되어 있다. 이 관통전극(701-1d)은, 제2의 관통전극에 해당한다. 이 관통전극(701-1d)은, 이면 배선(701-1b-1)과 표면 배선(701-1c-1)과 접속되어 있다. 또한 이면 배선(701-1b-1)은, 관통전극(701-1a-1)(제1의 관통전극(711-1))과 접속되어 있다.
따라서, 표면 배선(701-1c-1)에 접속되어 있는 메모리 칩(701-1) 내의 소자(부도시)는, 표면 배선(701-1c-1), 관통전극(701-1d), 이면 배선(701-1b-1)을 통하여, 제1의 관통전극(711-1)에 접속되어 있다.
제1의 관통전극(711-1)에 접속되어 있는 제2의 관통전극은, 메모리 칩(701-1) 내의 관통전극(701-1d)밖에 없다. 환언하면, 표면 배선(701-1c-1 내지 701-1c-8) 중, 제1의 관통전극(711-1)에 접속되어 있는 것은, 표면 배선(701-1c-1)뿐이다.
따라서, 데이터 신호선(711-1)에 데이터가 전송된 때, 메모리 칩(701) 내의 소자에 데이터가 공급되는 것은, 제1의 관통전극(711-1)에 접속되어 있는 표면 배선이 있는 메모리 칩(701-1)이 되고, 다른 메모리 칩(701-2 내지 701-8)에는 공급되지 않는다.
마찬가지로, 메모리 칩(701-2)에는, 제2의 관통전극에 해당하는 관통전극으로서, 관통전극(701-2d)이 마련되어 있다. 이 관통전극(701-2d)은, 데이터 신호선(711-2)을 구성하는 제1의 관통전극(711-2)(제1의 관통전극(711-2)에 포함되는 관통전극(701-2a-2))과 접속되어 있다.
따라서, 데이터 신호선(711-2)에 데이터가 전송된 때, 메모리 칩(701) 내의 소자에 데이터가 공급되는 것은, 제1의 관통전극(711-2)에 접속되어 있는 표면 배선이 있는 메모리 칩(701-2)이 된다.
다른 데이터 신호선(711-3 내지 711-8)도 마찬가지로, 복수의 칩을 꿰뚫는 관통전극(제1의 관통전극)과, 각각의 메모리 칩(701-2 내지 701-8)과 제1의 관통전극을 접속하기 위한 전극(제2의 관통전극, 표면 배선, 이면 배선)에 의해 구성되어 있다.
이하에 설명하는 각 신호선도, 마찬가지로, 복수의 칩을 꿰뚫는 제1의 관통전극과, 제1의 관통전극을 접속하기 위한 제2의 관통전극에 의해 구성되어 있기 때문에, 그 설명은 적절히 생략한다.
메모리 칩(701)에는, 1비트의 데이터를 전송하기 위한 데이터 신호선(711)용으로, 복수의 칩을 꿰뚫는 제1의 관통전극이 8개소 마련되고, 제1의 관통전극과 접속되는 제2의 관통전극이 1개소 마련되어 있다. 각 메모리 칩(701)에 마련된 제1의 관통전극은, 메모리 칩(701)마다 동일 개소에 마련되고, 제2의 관통전극은, 메모리 칩(701)마다 다른 위치에 마련되어 있다.
16비트의 패럴렐 전송이 행하여지는 경우, 메모리 칩(701)에는, 데이터 신호선(711)용으로, 제1의 관통전극이 128(=16×8)개소 마련되고, 제2의 관통전극이 16개소 마련되어 있다. 각 메모리 칩(701)에 마련되는 128개소의 제1의 관통전극은, 메모리 칩(701)마다 동일 개소에 마련되고, 16개소의 제2의 관통전극은, 메모리 칩(701)마다 다른 위치에 마련되어 있다.
여기서, 도 21을 참조하여, 메모리 칩(701)(도 21에서는, 메모리 칩(701-1)을 예에 들다)과, 제어 칩(702)의 구성에 관해 설명을 가한다.
도 21의 우측에 도시한 메모리 칩(701-1)의 구성부터 먼저 설명한다. 메모리 칩(701-1)은, 메모리 셀 어레이가 배치되는 메모리 셀 어레이 영역(705), 메모리 칩(701-1)에 구비되는 메모리 셀 어레이의 구동 회로와 제2의 관통전극이 배치되는 제2의 관통전극 배치 영역(706), 및 메모리 칩(701-1)의 제1의 관통전극이 배치되는 제1의 관통전극 배치 영역(707)으로 구성되어 있다.
제1의 관통전극 배치 영역(707)에는, 도 20에서의 관통전극(701-1a-1)에 해당하는 관통전극이, 16비트의 패럴렐 전송을 가능하게 하기 위해, 16개소 마련되어 있다. 즉, 도 21에 도시한 바와 같이, 제1의 관통전극 배치 영역(707)에는, 관통전극(701-1a-1-1 내지 701-1a-1-16)의 16개의 제1의 관통전극이 형성되어 있다.
메모리 칩(701-1)에서는, 관통전극(701-1a-1-1 내지 701-1a-1-16)은, 제2의 관통전극과 접속되어 있다. 제2의 관통전극도, 16비트의 패럴렐 전송을 가능하게 하기 위해, 16개소 마련되어 있다. 즉, 도 21에 도시한 바와 같이, 관통전극(701-1d-1 내지 701-1d-16)의 16개의 제2의 관통전극이, 제2의 관통전극 배치 영역(706)에 형성되어 있다.
메모리 칩(701-1)에서는, 관통전극(701-1a-1-1 내지 701-1a-1-16)의 각각은, 관통전극(701-1d-1 내지 701-1d-16)과, 이면 배선(701-1b-1-1 내지 701-1b-1-16)으로 접속되어 있다.
메모리 칩(701-1)의 제1의 관통전극 배치 영역(707)에는, 관통전극(701-1a-2 내지 701-1a-8)에 관계되는 관통전극도 형성되어 있다. 즉, 제1의 관통전극 배치 영역(707)에는, 데이터 신호선(711-2)의 일부를 구성하는 관통전극(701-1a-2-1 내지 701-1a-2-16)이 형성되어 있다.
마찬가지로, 제1의 관통전극 배치 영역(707)에는, 데이터 신호선(711-3)의 일부를 구성하는 관통전극(701-1a-3-1 내지 701-1a-3-16)이 형성되고, 데이터 신호선(711-4)의 일부를 구성하는 관통전극(701-1a--1 내지 701-1a-4-16)이 형성되고, 데이터 신호선(711-5)의 일부를 구성하는 관통전극(701-1a-5-1 내지 701-1a-5-16)이 형성되어 있다.
또한, 제1의 관통전극 배치 영역(707)에는, 데이터 신호선(711-6)의 일부를 구성하는 관통전극(701-1a-6-1 내지 701-1a-6-16)이 형성되고, 데이터 신호선(711-7)의 일부를 구성하는 관통전극(701-1a-7-1 내지 701-1a-7-16)이 형성되고, 데이터 신호선(711-8)의 일부를 구성하는 관통전극(701-1a-8-1 내지 701-1a-8-16)이 형성되어 있다.
이와 같이, 메모리 칩(701-1)의 경우, 메모리 칩(701-1)에는, 제1의 관통전극에 해당하는 관통전극(701-1a-1 내지 701-1a-8)이 마련되고, 각각의 관통전극(701-1a)이, 16비트의 패럴렐 전송을 행하기 위해, 16개소 마련되어 있다. 따라서, 제1의 관통전극만으로, 128(=8×16)개소 마련되어 있다.
제1의 관통전극 배치 영역(707)에 배선되어 있는 제1의 관통전극은, 전부 제어 칩(702)과 접속되어 있다. 도 21의 좌도를 참조하면, 제어 칩(702)은, 제어 칩(702)이 탑재하는 각종 회로가 배치되어 있는 제어 회로부(703)와, 제1의 관통전극이 배치되는 제1의 관통전극 배치 영역(704)으로 구성되어 있다.
이 제어 칩(702)의 제1의 관통전극 배치 영역(704)에는, 메모리 칩(701-1)의 제1의 관통전극 배치 영역(707)에 배치되어 있는 제1의 관통전극과 동일한 위치에, 동일한 제1의 관통전극이 형성되어 있다.
또한, 제어 칩(702)의 제1의 관통전극 배치 영역(704)에 배치되어 있는 제1의 관통전극의 각각은, 제어 회로부(703)와 접속되어 있다.
이와 같이, 제어 칩(702)에는, 제1의 관통전극이 배치되어 있다. 또한 메모리 칩(701-1)에는, 제1의 관통전극과 제2의 관통전극이 배치되어 있다.
메모리 칩(701-2 내지 701-8)도, 메모리 칩(701-1)과 같이, 메모리 셀 어레이 영역(705), 제2의 관통전극 배치 영역(706), 및 제1의 관통전극 배치 영역(707)으로 구성되어 있다.
도시는 하지 않지만, 예를 들면, 메모리 칩(701-2)의 제1의 관통전극 배치 영역(707)에는, 도 21에 도시한 메모리 칩(701-1)의 제1의 관통전극 배치 영역(707)에 배치되어 있는 제1의 관통전극과 동일한 위치에 제1의 관통전극이 배치되어 있다. 또한, 메모리 칩(701-2)의 제2의 관통전극 배치 영역(706)에는, 관통전극(701-2d-1 내지 701-2d-16)이 배치되어 있다.
제2의 관통전극 배치 영역(706)에 배치되어 있는 관통전극(701-2d-1 내지 701-2d-16)의 각각은, 이면 배선(701-2b-1-1 내지 701-2b-1-16)으로, 제1의 관통전극 배치 영역(707)에 배치되어 있는 관통전극(701-2a-1 내지 701-2a-16)과 접속되어 있다.
이와 같이, 메모리 칩(701-1)의 경우, 메모리 칩(701-1)에는, 제1의 관통전극에 해당하는 관통전극(701-1a-1 내지 701-1a-8)이 마련되고, 각각의 관통전극(701-1a)이, 16비트의 패럴렐 전송을 행하기 위해, 16개소 마련되어 있다. 따라서, 제1의 관통전극만으로, 128(=8×16)개소 마련되어 있다.
제2의 관통전극에 해당하는 관통전극은, 메모리 칩(701-1)에는, 관통전극(701-1d)만이 마련되어 있다. 따라서, 이 관통전극(701-1d)이 16비트의 패럴렐 전송에 대응하기 위해, 16개소 마련되어 있게 된다. 따라서, 메모리 칩(701-1)에는, 데이터 신호선(711)용의 제1의 관통전극으로서 128개소, 제2의 관통전극으로서 16개소의, 합계 144개소의 관통전극이 마련되어 있다.
다른 메모리 칩(701-2 내지 701-8)에도, 각각, 데이터 신호선(711)용으로, 144개소의 관통전극이 마련되어 있다.
이와 같이, 데이터 신호선(711)을 구성하는 제1의 관통전극에 접속하는 제2의 관통전극의 위치를 나누어 만들어, 패럴렐로 신호를 송수신하는 다층 적층 반도체 메모리 구조로 할 수 있다.
도 19의 B의 설명으로 되돌아온다. 도 19의 B를 참조하면, 어드레스(Address) 신호선, 커맨드(Command) 신호선, Vdd 신호선, Vss 신호선은, 1개의 신호선으로 되고, 8개의 메모리 칩(701-1 내지 701-8)에서 공통의 신호선(이하, 제어 신호선(721)이라고 기술한다)으로서 마련되어 있다.
제어 신호선(721)은, 8개의 메모리 칩(701)에서 공통으로 사용되는 신호선(다중화된 신호선)이고, 8개의 메모리 칩(701)을 꿰뚫는 1개의 관통전극(제1의 관통전극)과, 그 관통전극과 각 메모리 칩(701)을 접속하는 전극(제2의 관통전극)은, 각 칩에서 동일한 개소에 마련되어 있다. 즉, 제어 신호선(721)이 마련되는 관통전극은, 제1의 관통전극과 제2의 관통전극의 2개소 있고, 제1의 관통전극과 제2의 관통전극은, 각 메모리 칩(701)에서 동일한 개소에 마련되어 있다.
또한, 제어 신호선(721)용의 관통전극도, 데이터 신호선(711)의 관통전극과 같이, 제어용의 데이터로서 패럴렐로 전송되는 비트 수에 응하여, 마련되는 개수가 다르다. 예를 들면, 제어용의 데이터로서, 8비트의 데이터가 패럴렐 전송되는 경우, 제어 신호선(721)용의 관통전극으로서는, 1 메모리 칩(701)에서 제1의 관통전극과 제2의 관통전극의 각각에 대해 8개소씩, 합계 16개소 마련된다.
이와 같이, 제어 신호선(721)은, 8층에 적층된 메모리 칩(701)에서 공용되는 8다중된 신호선으로서 마련되어 있다.
도 19의 C에 도시한 바와 같이, 메모리 칩(701-1 내지 701-8)에 데이터를 기록하는 또는 데이터를 판독하는 메모리(칩)를 지정하기 위한 신호를 전송하는 칩 지정 신호선(731)은, 메모리 칩(701-1 내지 701-8)에 공통으로 마련되어 있다. 또한 칩 지정 신호선(731)은, 1비트의 데이터를 전송하는 신호선으로 되어 있다.
칩 지정 신호선(731)은, 1비트의 데이터가 전송되는 신호선이기 때문에, 1개의 제1의 관통전극과 1개의 제2의 관통전극이, 1 메모리 칩(701)에 마련되어 있다.
칩 지정 신호선(731)에 데이터로서, 예를 들면, "1"이 전송된 경우, 메모리 칩(701)에 기록 또는 메모리 칩(701)으로부터 판독이 행하여진다.
도 19에 도시한 바와 같은 구성인 경우, 메모리 칩(701)(칩) 실렉터는 칩마다 제어되지 않고, 8칩이 동시에 동작한다. 1개의 데이터 신호선(711)이, 16비트의 패럴렐 전송을 행하는 경우, 8칩이 동시에 동작함에 의해, 128비트(=16×8)의 동시 기록 또는 판독을 행하는 것이 가능해진다. 따라서, 고속의 데이터의 기록이나 판독을 행하는 것이 가능해진다.
(제2의 적층 메모리의 구조)
제2의 적층 메모리의 구조는, 복수개의 메모리 칩과, 이들 복수개의 메모리 칩의 동작을 제어하는 제어 칩이 적층된 적층 메모리 구조체이다. 제2의 적층 메모리 구조에서, 메모리에 기록되는 데이터나 메모리로부터 판독되는 데이터를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩과 다중화되어 접속된다.
메모리에의 기록 동작이나 메모리로부터의 판독 동작을 제어하기 위해 필요해지는 어드레스나 커맨드 등을 전송하는 제어 신호를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에서 공용된다. 기록 동작이나 판독 동작을 행하는 메모리를 지정 또는 특정하기 위한 신호를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩과 다중화되어 접속된다.
도 22는, 제2의 적층 메모리 구조체(750)에서의 각 메모리 칩에의 배선의 접속 구조를 도시하는 모식도이다. 도 22는, 데이터 신호선을 다중한 경우의 적층 메모리의 구성을 도시하는 도면이다. 도 22의 A는, 데이터 신호선의 배선 구조를 도시하는 도면이다. 도 22의 A에서는, 4다중, 즉 제어 칩(702)에 접속된 1개의 데이터 신호선을 분기하여 4개의 메모리 칩에 접속하는 경우의 데이터 신호선의 배선을 도시하고 있다.
메모리 칩(701-1 내지 701-4)이 다중되고, 그 4개의 메모리 칩(701)에 대해, 1개의 데이터 신호선(761-1)이 배선되어 있다. 또한 메모리 칩(701-5 내지 701-8)이 다중되고, 그 4개의 메모리 칩(701)에 대해, 1개의 데이터 신호선(761-2)이 배선되어 있다.
메모리 칩(701-1 내지 701-8)의 각각이, 16비트의 DDR3인 경우, 데이터 신호선(761-1, 761-2)은, 각각 16비트의 데이터를 주고받는 신호선이고, 그와 같은 신호선이, 8개의 메모리(8개의 칩)에 다중화되어 접속되어 있다. 각 데이터 신호선(761-1, 761-2)을 다중화하여 배선하는 구조에 의해, 도 22에 기재된 적층 메모리 구조체(750)는, 16비트의 2배, 32비트의 데이터를 동시에 기록 또는 판독하는 것이 가능해진다. 이와 같은 구성으로 함으로써, 고속 통신이 가능해진다.
데이터 신호선(761-1)에는, 예를 들면, 데이터(D0 내지 D15)의 16비트가 전송되고, 데이터 신호선(761-2)에는, 예를 들면, 데이터(D16 내지 D31)의 16비트가 전송된다. 즉, 이 경우, 데이터 신호선(761-1)과 데이터 신호선(761-2)에 의해, 32비트의 데이터를 동시에 기록 또는 판독이 가능해진다.
또한 예를 들면, 32비트의 데이터 중, 메모리 칩(701-1 내지 701-4)은, 데이터의 하위 비트(Data Lower)를 기억하고, 메모리 칩(701-5 내지 701-8)은, 데이터의 상위 비트(Data Upper)를 기억하도록 할 수 있다.
데이터 신호선(761)도, 도 19의 A에 도시한 데이터 신호선(711)과 같이, 복수의 칩을 관통하는 관통전극과, 그 관통전극과 접속하기 위한 관통전극을 포함하는 구성으로 되어 있다.
예를 들면, 데이터 신호선(761-1)의 종방향의 관통전극으로서는, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-1의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-1의 관통전극에 접속하기 위한 관통전극(제2-1의 관통전극이라고 한다)이, 메모리 칩(701-1 내지 701-4)의 각각에 마련되어 있다.
또한 마찬가지로, 데이터 신호선(761-2)의 종방향의 관통전극으로서는, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-2의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-2의 관통전극에 접속하기 위한 관통전극(제2-2의 관통전극이라고 한다)이, 메모리 칩(701-5 내지 701-8)의 각각에 마련되어 있다.
또한, 1개의 데이터 신호선(761)이, 16비트의 패럴렐 전송을 행하는 경우, 16개의 제1의 관통전극과 제2의 관통전극이 각각 마련됨으로써, 16비트의 패럴렐 전송이 실현된다.
1칩, 예를 들면, 메모리 칩(701-1)에는, 제1-1의 관통전극, 제1-2의 관통전극, 및 제2-1의 관통전극의 합계 3종류의 관통전극이, 데이터 신호선(761)용으로 형성되어 있다. 메모리 칩(701-2 내지 701-4)도, 메모리 칩(701-1)과 같이, 제1-1의 관통전극, 제1-2의 관통전극, 및 제2-1의 관통전극의 합계 3종류의 관통전극이, 데이터 신호선(761)용으로 형성되어 있다.
16비트의 패럴렐 전송이 행하여지는 구조인 경우, 메모리 칩(701-1)에는, 제1-1의 관통전극용으로서 16개소, 제1-2의 관통전극용으로서 16개소, 및 제2-1의 관통전극용으로서 16개소의 관통전극이 마련되어 있다. 따라서, 메모리 칩(701-1)에는, 데이터 신호선(761)용의 관통전극으로서 48개소(=16+16+16) 마련되어 있다.
마찬가지로, 메모리 칩(701-2 내지 701-4)에도, 각각 데이터 신호선(761)용의 관통전극으로서 48개소(=16+16+16) 마련되어 있다. 48개소의 관통전극은, 메모리 칩(701-1 내지 701-4)의 각각의 칩에서, 동일 개소에 마련되어 있다. 따라서, 제조시에, 이들 4개의 메모리 칩(701-1 내지 701-4)은, 예를 들면, 동일한 마스크를 사용하여 제조할 수 있다.
마찬가지로, 메모리 칩(701-5 내지 701-8)에는, 각각, 제1-1의 관통전극, 제1-2의 관통전극, 및 제2-2의 관통전극의 합계 3종류의 관통전극이, 데이터 신호선(761)용으로 형성되어 있다.
메모리 칩(701-5 내지 701-8)의 각각의 칩에는, 제1-1의 관통전극용으로서 16개소, 제1-2의 관통전극용으로서 16개소, 및 제2-2의 관통전극용으로서 16개소의 관통전극이 마련되어 있다. 따라서, 메모리 칩(701-5 내지 701-8)의 각각의 칩에는, 데이터 신호선(761)용의 관통전극으로서 48개소(=16+16+16) 마련되어 있다.
메모리 칩(701-5 내지 701-8)에 관해서는, 데이터 신호선(761-1)의 일부를 구성하는 제1-1의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-5 내지 701-8)에, 제1-1의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-5 내지 701-8)에는, 각각, 제1-2의 관통전극과 제2-2의 관통전극의 합계 2종류의 관통전극이, 데이터 신호선(761)용으로 형성되게 된다.
이 경우, 메모리 칩(701-5 내지 701-8)의 각각의 칩에는, 제1-2의 관통전극용으로서 16개소, 제2-2의 관통전극용으로서 16개소의 관통전극이 마련되는 것으로 되기 때문에, 메모리 칩(701-5 내지 701-8)의 각각의 칩에는, 데이터 신호선(761)용의 관통전극으로서 32개소 마련된다.
도 22의 B를 참조하면, 어드레스(Address) 신호선, 커맨드(Command) 신호선, Vdd 신호선, Vss 신호선은, 1개의 신호선으로 되고, 8개의 메모리 칩(701-1 내지 701-8)에서 공통의 제어 신호선(721)으로서 마련되어 있다. 이 구성은, 도 19의 B에 도시한 경우와 마찬가지이기 때문에, 그 설명은 생략한다.
이와 같이, 제어 신호선(721)은, 8개의 메모리 칩(701)(8칩)에서 공용되는 8다중된 신호선으로서 마련되어 있다.
도 22의 A에 도시한 바와 같이 데이터 신호선(761-1)을 4다중하고, 도 22의 B에 도시하는 바와 같이, 제어 신호선(721)을 8다중한 경우, 데이터를 기록 또는 판독하는 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선이, 도 22의 C에 도시하는 바와 같이 마련된다.
도 22의 C에 도시한 바와 같이, 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선은, 2다중되어, 메모리 칩(701-1 내지 701-8)에 마련되어 있다. 즉, 제어 칩(702)에 접속된 1개의 칩 지정 신호선을 분기하여, 2개의 메모리 칩에 접속한 칩 지정 신호선의 배선을 도시하고 있다.
메모리 칩(701-1)과 메모리 칩(701-5)에는, 칩 지정 신호선(771-1)이 접속되고, 메모리 칩(701-2)과 메모리 칩(701-6)에는, 칩 지정 신호선(771-2)이 접속되고, 메모리 칩(701-3)과 메모리 칩(701-7)에는, 칩 지정 신호선(771-3)이 접속되고, 메모리 칩(701-4)과 메모리 칩(701-8)에는, 칩 지정 신호선(771-4)이 접속되어 있다.
칩 지정 신호선(771)은, 2개의 메모리 칩(701)에서 공용되는 신호선으로서 마련되고, 2다중되어 있고, 4개의 칩 지정 신호선(771)에 의해 4비트의 패럴렐 신호(예를 들면, A0-A3의 4비트의 신호라고 한다)의 전송을 가능하게 한다. 예를 들면, 데이터의 기록(판독)이 행하여지는 칩에 해당하는 칩 지정 신호선(771)에 전송되는 데이터는, "1"이 되고, 다른 칩 지정 신호선에 전송되는 데이터는, "0"이 된다.
예를 들면, 칩 지정 신호선(771-1)에 흘려지는 데이터(A0)가 "1"이 되고, 칩 지정 신호선(771-2 내지 771-4)에 흘려지는 데이터(A1 내지 A3)가 "0"이 된 경우, 메모리 칩(701-1)에 하위 비트의 데이터(D0 내지 D15)가 기록되고(판독되고), 메모리 칩(701-5)에 상위 비트의 데이터(D16 내지 D31)가 기록된다(판독된다).
칩 지정 신호선(771)도, 도 19의 A에 도시한 데이터 신호선(711)과 같이, 복수의 칩을 관통하는 관통전극과, 그 관통전극과 접속하기 위한 관통전극을 포함하는 구성으로 되어 있다.
예를 들면, 칩 지정 신호선(771-1)의 종방향의 관통전극으로서는, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-1의 관통전극이라고 한다)가 마련되어 있다. 그리고, 제1-1의 관통전극에 접속하기 위한 관통전극(제2-1의 관통전극이라고 한다)이, 메모리 칩(701-1)과 메모리 칩(701-5)의 각각에 마련되어 있다.
또한 마찬가지로, 칩 지정 신호선(771-2)의 종방향의 관통전극은, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-2의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-2의 관통전극에 접속하기 위한 관통전극(제2-2의 관통전극이라고 한다)이, 메모리 칩(701-2)과 메모리 칩(701-6)의 각각에 마련되어 있다.
또한 마찬가지로, 칩 지정 신호선(771-3)의 종방향의 관통전극은, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-3의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-3의 관통전극에 접속하기 위한 관통전극(제2-3의 관통전극이라고 한다)이, 메모리 칩(701-3)과 메모리 칩(701-7)의 각각에 마련되어 있다.
또한 마찬가지로, 칩 지정 신호선(771-4)의 종방향의 관통전극은, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-4의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-4의 관통전극에 접속하기 위한 관통전극(제2-4의 관통전극이라고 한다)이, 메모리 칩(701-4)과 메모리 칩(701-8)의 각각에 마련되어 있다.
메모리 칩(701-1)과 메모리 칩(701-5)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-1의 관통전극의 합계 5개의 관통전극이, 칩 지정 신호선(771)용으로 형성되어 있다. 또한 마찬가지로, 메모리 칩(701-2)과 메모리 칩(701-6)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-2의 관통전극의 합계 5개의 관통전극이, 칩 지정 신호선(771)용으로 형성되어 있다.
또한 마찬가지로, 메모리 칩(701-3)과 메모리 칩(701-7)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-3의 관통전극의 합계 5개의 관통전극이, 칩 지정 신호선(771)용으로 형성되어 있다. 또한 마찬가지로, 메모리 칩(701-4)과 메모리 칩(701-8)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-4의 관통전극의 합계 5개의 관통전극이, 칩 지정 신호선(771)용으로 형성되어 있다.
메모리 칩(701-1 내지 701-8)에는, 각각, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극의 관통전극이 형성되어 있기 때문에, 이들의 제1의 관통전극을 형성하기 위한 마스크 등은, 동일한 것을 사용할 수 있다.
메모리 칩(701-6)에 관해서는, 칩 지정 신호선(771-1)의 일부를 구성하는 제1-1의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-6)에, 제1-1의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-6)에는, 제1-2의 관통전극 내지 제1-4의 관통전극과 제2-2의 관통전극의 합계 4종류의 관통전극이 형성되도록 하는 것도 가능하다.
또한, 메모리 칩(701-7)에 관해서는, 칩 지정 신호선(771-1)과 칩 지정 신호선(771-2)의 일부를 구성하는 제1-1의 관통전극과 제1-2의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-7)에, 제1-1의 관통전극과 제1-2의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-7)에는, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-3의 관통전극의 합계 3종류의 관통전극이 형성되도록 하는 것도 가능하다.
또한, 메모리 칩(701-8)에 관해서는, 칩 지정 신호선(771-1) 내지 칩 지정 신호선(771-3)의 일부를 구성하는 제1-1의 관통전극 내지 제1-3의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-8)에, 제1-1의 관통전극 내지 제1-3의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-8)에는, 제1-4의 관통전극과 제2-4의 관통전극의 합계 2종류의 관통전극이 형성되도록 하는 것도 가능하다.
또한, 도 22의 C의 메모리 칩(701-2)의 칩 지정 신호선(771-2)을 구성하는 제1의 관통전극과 제2의 관통전극은, 칩 지정 신호선(771-1) 위를 타고넘어 접속되어 있도록 도시되어 있지만, 실제의 배선에서는, 칩 지정 신호선(771-1)을 피한 배치가 되어, 접속되어 있다. 마찬가지로, 메모리 칩(701-6)도, 제1-1의 관통전극을 마련한 경우, 칩 지정 신호선(771-1)을 피한 배치가 되어, 접속되어 있다.
마찬가지로, 메모리 칩(701-3)의 칩 지정 신호선(771-3)을 구성하는 제1의 관통전극과 제2의 관통전극은, 칩 지정 신호선(771-1)과 칩 지정 신호선(771-2) 위를 타고넘어 접속되어 있도록 도시되어 있지만, 실제의 배선에서는, 칩 지정 신호선(771-1)과 칩 지정 신호선(771-2)을 피한 배치가 되어, 접속되어 있다. 마찬가지로, 메모리 칩(701-7)도, 제1-1의 관통전극을 마련한 경우, 칩 지정 신호선(771-1)을 피한 배치가 되어, 접속되어 있다.
마찬가지로, 메모리 칩(701-4)의 칩 지정 신호선(771-4)을 구성하는 제1의 관통전극과 제2의 관통전극은, 칩 지정 신호선(771-1) 내지 칩 지정 신호선(771-3) 위를 타고넘어 접속되어 있도록 도시되어 있지만, 실제의 배선에서는, 칩 지정 신호선(771-1) 내지 칩 지정 신호선(771-3)을 피한 배치가 되어, 접속되어 있다. 마찬가지로, 메모리 칩(701-8)도, 제1-1의 관통전극을 마련한 경우, 칩 지정 신호선(771-1)을 피한 배치가 되어, 접속되어 있다.
상기한 바와 같이, 데이터 신호선(761)은, AC 규격이 엄격하지만, 본 기술에 의하면, 메모리 칩(701)을 적층하는 경우라도, 각 메모리 칩(701)에 와이어 본드용의 패드를 구비할 필요는 없고, 관통전극으로 접속할 수 있기 때문에, 입출력 용량이 작아지고, 데이터 신호선(761)을 다중하여도, AC 규격을 충족시키는 것이 가능해진다.
도 22에 도시한 예에서는 데이터 신호선(761)은, 4다중되어 있고, 어드레스나 커맨드를 전송하는 제어 신호선(721)은, 8다중되어 있고, 칩(메모리 칩(701))을 선택하기 위한 칩 지정 신호선(771)은, 2다중되어 있다. 이와 같이, 데이터 신호선(761), 제어 신호선(721), 및 칩 지정 신호선(771)은, 다른 다중도가 되고, 다중도는,
제어 신호선의 다중도 > 데이터 신호선의 다중도 > 칩 지정 신호선의 다중도
의 관계가 충족된다.
데이터 신호선(761)을 다중함으로써, 데이터 신호선(761)의 갯수를 적게 할 수 있고, 데이터 신호선(761)을 마련하기 위한 관통전극의 수도 적게 할 수 있다. 따라서, 배선에 필요로 하는 면적을 축소할 수 있고, 적층 메모리 구조체(750)를 소형화하는 것이 가능해진다.
또한, 데이터 신호선(761)을 다중함으로써, 다중된 메모리 칩(701)끼리에서 용장 처리를 행하는 것이 가능해진다. 용장 처리에 관해서는, 도 6, 도 7을 참조하여 설명한 용장 처리를 적용할 수 있다. 즉, 예를 들면, 메모리 칩(701-1 내지 701-4)에서 용장 영역을 공유할 수 있다. 또한, 예를 들면, 메모리 칩(701-1)에서 불량렬이 발생한 경우, 공유하고 있는 용장 영역, 예를 들면, 메모리 칩(701-2)의 용장 영역을, 메모리 칩(701-1)의 불량렬 대신에 사용하는 것이 가능해진다.
따라서, 도 7을 참조하여 설명한 경우와 같이, 적층칩화에 의한 수율 로스를 최소한으로 억제하는 것이 가능해지고, 칩 비용의 저감을 실현하는 것이 가능해진다.
(제3의 적층 메모리의 구조)
제3의 적층 메모리의 구조는, 복수개의 메모리 칩과, 이들 복수개의 메모리 칩의 동작을 제어하는 제어 칩이 적층된 적층 메모리 구조체이다. 제3의 적층 메모리 구조에서, 메모리에 기록되는 데이터나 메모리로부터 판독되는 데이터를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에, 다중화되어 접속된다.
메모리에의 기록 동작이나 메모리로부터의 판독 동작을 제어하기 위해 필요해지는 어드레스나 커맨드 등을 전송하는 제어 신호를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에서 공용된다. 기록 동작이나 판독 동작을 행하는 메모리를 지정 또는 특정하기 위한 신호를 전송하는 신호선은, 적층 메모리 구조체에 구비되는 각 메모리 칩에, 다중화되어 접속된다.
도 23을 참조하여, 데이터 신호선을 2다중한 경우의 적층 메모리에 관해 설명을 가한다.
도 23은, 데이터 신호선을 2다중한 경우의 적층 메모리 구조체(800)의 구성을 도시하는 도면이다. 도 23의 A는, 데이터 신호선의 배선 구조를 도시하는 도면이다. 도 23의 A에서는, 2다중한 경우의 데이터 신호선의 배선을 도시하고 있다. 즉, 제어 칩(702)에 접속된 1개의 데이터 신호선을 분기하여, 2개의 메모리 칩에 접속한 데이터 신호선의 배선을 도시하고 있다.
메모리 칩(701-1)과 메모리 칩(701-2)이 다중되고, 그 2개의 메모리 칩(701)에 대해, 1개의 데이터 신호선(811-1)이 배선되어 있다. 또한 메모리 칩(701-3)과 메모리 칩(701-4)이 다중되고, 그 2개의 메모리 칩(701)에 대해, 1개의 데이터 신호선(811-2)이 배선되어 있다.
또한 메모리 칩(701-5)과 메모리 칩(701-6)이 다중되고, 그 2개의 메모리 칩(701)에 대해, 1개의 데이터 신호선(811-3)이 배선되어 있다. 또한 메모리 칩(701-7)과 메모리 칩(701-8)이 다중되고, 그 2개의 메모리 칩(701)에 대해, 1개의 데이터 신호선(811-4)이 배선되어 있다.
메모리 칩(701-1 내지 701-8)의 각각이, 16비트의 DDR3인 경우, 데이터 신호선(811-1 내지 811-4)은, 각각 16비트의 데이터를 주고받는 신호선이고, 그와 같은 신호선이, 8개의 메모리(8개의 칩)에 다중화되어 접속되어 있다. 각 데이터 신호선(811-1 내지 811-4)을 다중화하여 배선하는 구조에 의해, 도 23에 기재된 적층 메모리 구조체(800)는, 16비트의 4배, 64비트의 데이터를 동시에 기록 또는 판독하는 것이 가능해진다. 이와 같은 구성으로 함으로써, 고속 통신이 가능해진다.
예를 들면, 데이터 신호선(811-1)에는, 데이터(D0 내지 D15)의 16비트가 전송되고, 데이터 신호선(811-2)에는, 데이터(D16 내지 D31)의 16비트가 전송되고, 데이터 신호선(811-3)에는, 데이터(D32 내지 D47)의 16비트가 전송되고, 데이터 신호선(811-4)에는, 데이터(D48 내지 D63)의 16비트가 전송된다. 즉, 이 경우, 데이터 신호선(811-1 내지 811-4)은, 데이터(D0 내지 D63)의 64비트의 데이터를 전송하는 데이터 신호선(811)으로서 기능한다.
또한 예를 들면, 64비트의 데이터 중, 메모리 칩(701-1)과 메모리 칩(701-2)은, 데이터의 하위 비트(Data Lower)를 기억하고, 메모리 칩(701-3)과 메모리 칩(701-4)은, 데이터의 중하위 비트(Data Middle Lower)를 기억하고, 메모리 칩(701-5)과 메모리 칩(701-6)은, 데이터의 중상위 비트(Data Middle Upper)를 기억하고, 메모리 칩(701-7과 701-8)은, 데이터의 상위 비트(Data Upper)를 기억하도록 할 수 있다.
데이터 신호선(811)도, 도 19의 A에 도시한 데이터 신호선(711)과 같이, 복수의 칩을 관통하는 관통전극과, 그 관통전극과 접속하기 위한 관통전극을 포함하는 구성으로 되어 있다.
예를 들면, 데이터 신호선(811-1)의 종방향의 관통전극으로서는, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-1의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-1의 관통전극에 접속하기 위한 관통전극(제2-1의 관통전극이라고 한다)이, 메모리 칩(701-1과 701-2)의 각각에 마련되어 있다.
또한 마찬가지로, 데이터 신호선(811-2)의 종방향의 관통전극은, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-2의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-2의 관통전극에 접속하기 위한 관통전극(제2-2의 관통전극이라고 한다)이, 메모리 칩(701-3)과 메모리 칩(701-4)의 각각에 마련되어 있다.
또한 마찬가지로, 데이터 신호선(811-3)의 종방향의 관통전극은, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-3의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-3의 관통전극에 접속하기 위한 관통전극(제2-3의 관통전극이라고 한다)이, 메모리 칩(701-5)과 메모리 칩(701-6)의 각각에 마련되어 있다.
또한 마찬가지로, 데이터 신호선(811-4)의 종방향의 관통전극은, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-4의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-4의 관통전극에 접속하기 위한 관통전극(제2-4의 관통전극이라고 한다)이, 메모리 칩(701-7)과 메모리 칩(701-8)의 각각에 마련되어 있다.
또한, 1개의 데이터 신호선(761)이, 16비트의 패럴렐 전송을 행하는 경우, 16개의 제1의 관통전극과 제2의 관통전극이 각각 마련됨으로써, 16비트의 패럴렐 전송이 실현된다.
메모리 칩(701-1)과 메모리 칩(701-2)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-1의 관통전극의 합계 5종류의 관통전극이, 데이터 신호선(811)용으로 형성되어 있다.
이 경우, 메모리 칩(701-1)과 메모리 칩(701-2)에는, 각각, 제1-1의 관통전극용으로서 16개소, 제1-2의 관통전극용으로서 16개소, 제1-3의 관통전극용으로서 16개소, 제1-4의 관통전극용으로서 16개소, 및 제2-1의 관통전극용으로서 16개소의 관통전극이 마련되어 있다. 따라서, 메모리 칩(701-1)과 메모리 칩(701-2)에는, 각각 데이터 신호선(811)용의 관통전극으로서 80개소(=16+16+16+16+16) 마련되어 있다.
마찬가지로, 메모리 칩(701-3)과 메모리 칩(701-4)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-2의 관통전극의 합계 5종류의 관통전극이, 데이터 신호선(811)용으로 형성되어 있다. 메모리 칩(701-3)과 메모리 칩(701-4)에는, 각각, 데이터 신호선(811)용의 관통전극으로서 80개소 마련되어 있다.
또한 마찬가지로, 메모리 칩(701-5)과 메모리 칩(701-6)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-3의 관통전극의 합계 5종류의 관통전극이, 데이터 신호선(811)용으로 형성되어 있다. 메모리 칩(701-5)과 메모리 칩(701-6)에는, 각각, 데이터 신호선(811)용의 관통전극으로서 80개소 마련되어 있다.
또한 마찬가지로, 메모리 칩(701-7)과 메모리 칩(701-8)에는, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-4의 관통전극의 합계 5종류의 관통전극이, 데이터 신호선(811)용으로 형성되어 있다. 메모리 칩(701-7)과 메모리 칩(701-8)에는, 각각, 데이터 신호선(811)용의 관통전극으로서 80개소 마련되어 있다.
메모리 칩(701-1 내지 701-8)에는, 각각, 제1-1의 관통전극, 제1-2의 관통전극, 제1-3의 관통전극, 제1-4의 관통전극의 관통전극이 형성되어 있기 때문에, 이들의 제1의 관통전극을 형성하기 위한 마스크 등은, 동일한 것을 사용할 수 있다.
메모리 칩(701-3)과 메모리 칩(701-4)에 관해서는, 데이터 신호선(811-1)의 일부를 구성하는 제1-1의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-3)과 메모리 칩(701-4)에, 제1-1의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-3)과 메모리 칩(701-4)에는, 각각, 제1-2의 관통전극 내지 제1-4의 관통전극, 제2-2의 관통전극의 합계 4종류의 관통전극이, 데이터 신호선(811)용으로 형성되게 된다.
이 경우, 메모리 칩(701-3)과 메모리 칩(701-4)의 각각의 칩에는, 제1-2의 관통전극용으로서 16개소, 제1-3의 관통전극용으로서 16개소, 제1-4의 관통전극용으로서 16개소, 및 제2-2의 관통전극용으로서 16개소의 관통전극이 마련되는 것으로 되기 때문에, 메모리 칩(701-3)과 메모리 칩(701-4)의 각각의 칩에는, 데이터 신호선(811)용의 관통전극으로서 64개소 마련된다. 이 경우는, 메모리 칩(701-3)과 메모리 칩(701-4)은, 제조시, 동일한 마스크를 사용하여 형성할 수 있다.
메모리 칩(701-5)과 메모리 칩(701-6)에 관해서는, 데이터 신호선(811-1)과 데이터 신호선(811-2)의 일부를 구성하는 제1-1의 관통전극과 제1-2의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-5)과 메모리 칩(701-6)에, 제1-1의 관통전극과 제1-2의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-5)과 메모리 칩(701-6)에는, 각각, 제1-3의 관통전극, 제1-4의 관통전극, 및 제2-3의 관통전극의 합계 3종류의 관통전극이, 데이터 신호선(811)용으로 형성되게 된다.
이 경우, 메모리 칩(701-5)과 메모리 칩(701-6)의 각각의 칩에는, 제1-3의 관통전극용으로서 16개소, 제1-4의 관통전극용으로서 16개소, 및 제2-3의 관통전극용으로서 16개소의 관통전극이 마련되는 것으로 되기 때문에, 메모리 칩(701-5)과 메모리 칩(701-6)의 각각의 칩에는, 데이터 신호선(811)용의 관통전극으로서 48개소 마련된다. 이 경우는, 메모리 칩(701-5)과 메모리 칩(701-6)은, 제조시, 동일한 마스크를 사용하여 형성할 수 있다.
메모리 칩(701-7)과 메모리 칩(701-8)에 관해서는, 데이터 신호선(811-1) 내지 데이터 신호선(811-3)의 일부를 구성하는 제1-1의 관통전극 내지 제1-3의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-7)과 메모리 칩(701-8)에, 제1-1의 관통전극 내지 제1-3의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-7)과 메모리 칩(701-8)에는, 각각, 제1-4의 관통전극과 제2-4의 관통전극의 합계 2종류의 관통전극이, 데이터 신호선(811)용으로 형성되게 된다.
이 경우, 메모리 칩(701-7)과 메모리 칩(701-8)의 각각의 칩에는, 제1-4의 관통전극용으로서 16개소과, 제2-4의 관통전극용으로서 16개소의 관통전극이 마련되는 것으로 되기 때문에, 메모리 칩(701-7)과 메모리 칩(701-8)의 각각의 칩에는, 데이터 신호선(811)용의 관통전극으로서 32개소 마련된다. 이 경우는, 메모리 칩(701-7)과 메모리 칩(701-8)은, 제조시, 동일한 마스크를 사용하여 형성할 수 있다.
도 23의 B를 참조하면, 어드레스(Address) 신호선, 커맨드(Command) 신호선, Vdd 신호선, Vss 신호선은, 1개의 신호선으로 되고, 8개의 메모리 칩(701-1 내지 701-8)에서 공통의 제어 신호선(721)으로서 마련되어 있다. 이 구성은, 도 19의 B에 도시한 경우와 마찬가지이기 때문에, 그 설명은 생략한다.
이와 같이, 제어 신호선(721)은, 8개의 메모리 칩(701)(8칩)에서 공용되는 8다중된 신호선으로서 마련되어 있다.
도 23의 A에 도시한 바와 같이 데이터 신호선(711)을 2다중하고, 도 23의 B에 도시하는 바와 같이, 제어 신호선(721)을 8다중한 경우, 데이터를 기록 또는 판독하는 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선이, 도 23의 C에 도시하는 바와 같이 마련된다.
도 23의 C에 도시한 바와 같이, 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선은, 4다중되어, 메모리 칩(701-1 내지 701-8)에 마련되어 있다. 즉, 제어 칩(702)에 접속된 1개의 칩 지정 신호선을 분기하여, 4개의 메모리 칩에 접속한 칩 지정 신호선의 배선을 도시하고 있다.
메모리 칩(701-1), 메모리 칩(701-3), 메모리 칩(701-5), 및 메모리 칩(701-7)에는, 칩 지정 신호선(821-1)이 접속되고, 메모리 칩(701-2), 메모리 칩(701-4), 메모리 칩(701-6), 및 메모리 칩(701-8)에는, 칩 지정 신호선(821-2)이 접속되어 있다.
칩 지정 신호선(821)은, 4개의 메모리 칩(701)에서 1개 공용되는 신호선으로서 마련되고, 4다중되어 있고, 2개의 칩 지정 신호선(821)에 의해 2비트의 패럴렐 신호(예를 들면, 데이터(A0, A1)의 2비트의 신호라고 한다)의 전송을 가능하게 한다. 예를 들면, 데이터의 기록(판독)이 행하여지는 메모리 칩(701)에 해당하는 칩 지정 신호선(821)에 전송되는 데이터는, "1"이 되고, 다른 칩 지정 신호선에 전송되는 데이터는, "0"이 된다.
예를 들면, 칩 지정 신호선(821-1)에 흘려지는 데이터(A0)가 "1"이 되고, 칩 지정 신호선(821-2)에 흘려지는 데이터(A1)가 "0"이 된 경우, 메모리 칩(701-1)에 하위 비트의 데이터(D0 내지 D15)가 기록되고(판독되고), 메모리 칩(701-3)에 중하위 비트의 데이터(D16 내지 D31)가 기록되고(판독되고), 메모리 칩(701-5)에 중상위 비트의 데이터(D32 내지 D47)가 기록되고(판독되고), 메모리 칩(701-7)에 상위 비트의 데이터(D48 내지 D63)가 기록된다(판독된다).
칩 지정 신호선(821)도, 도 19의 A에 도시한 데이터 신호선(711)과 같이, 복수의 칩을 관통하는 관통전극과, 그 관통전극과 접속하기 위한 관통전극을 포함하는 구성으로 되어 있다.
예를 들면, 칩 지정 신호선(821-1)의 종방향의 관통전극으로서는, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-1의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-1의 관통전극에 접속하기 위한 관통전극(제2-1의 관통전극이라고 한다)이, 메모리 칩(701-1), 메모리 칩(701-3), 메모리 칩(701-5), 메모리 칩(701-7)의 각각에 마련되어 있다.
또한 마찬가지로, 칩 지정 신호선(821-2)의 종방향의 관통전극도, 메모리 칩(701-1)으로부터 메모리 칩(701-8)까지 1개의 관통전극(제1-2의 관통전극이라고 한다)이 마련되어 있다. 그리고, 제1-2의 관통전극에 접속하기 위한 관통전극(제2-2의 관통전극이라고 한다)이, 메모리 칩(701-2), 메모리 칩(701-4), 메모리 칩(701-6, 701-8)의 각각에 마련되어 있다.
메모리 칩(701-1), 메모리 칩(701-3), 메모리 칩(701-5), 메모리 칩(701-7)의 각각에는, 제1-1의 관통전극, 제1-2의 관통전극, 및 제2-1의 관통전극의 합계 3개소의 관통전극이, 칩 지정 신호선(821)용으로 형성되어 있다.
또한 메모리 칩(701-2), 메모리 칩(701-4), 메모리 칩(701-6, 701-8)의 각각에는, 각각, 제1-1의 관통전극, 제1-2의 관통전극, 및 제2-2의 관통전극의 합계 3개소의 관통전극이, 칩 지정 신호선(821)용으로 형성되어 있다.
메모리 칩(701-1 내지 701-8)에는, 각각, 제1-1의 관통전극과 제1-2의 관통전극의 관통전극이 형성되어 있기 때문에, 칩 지정 신호선(821)에 관한 이들의 제1의 관통전극을 형성하기 위한 마스크 등은, 동일한 것을 사용할 수 있다.
메모리 칩(701-8)에 관해서는, 칩 지정 신호선(821-1)의 일부를 구성하는 제1-1의 관통전극을 형성하지 않는 구성으로 하는 것도 가능하다. 메모리 칩(701-8)에, 제1-1의 관통전극을 형성하지 않는 구성으로 한 경우, 메모리 칩(701-6)에는, 제1-2의 관통전극과 제2-2의 관통전극의 합계 2종류의 관통전극이 형성되도록 하는 것도 가능하다.
또한, 도 23의 C의 메모리 칩(701-2), 메모리 칩(701-4), 메모리 칩(701-6), 의 칩 지정 신호선(821-2)을 구성하는 제1의 관통전극과 제2의 관통전극은, 칩 지정 신호선(821-1) 위를 타고넘어 접속되어 있도록 도시되어 있지만, 실제의 배선에서는, 칩 지정 신호선(821-1)을 피한 배치가 되어, 접속되어 있다.
상기한 바와 같이, 데이터 신호선(811)은, AC 규격이 엄격하지만, 본 기술에 의하면, 메모리 칩(701)을 적층하는 경우라도, 각 메모리 칩(701)에 와이어 본드용의 패드를 구비할 필요는 없고, 관통전극으로 접속할 수 있기 때문에, 입출력 용량이 작아지고, 데이터 신호선(811)을 다중하여도, AC 규격을 충족시키는 것이 가능해진다.
도 23에 도시한 예에서는 데이터 신호선(811)은, 2다중되어 있고, 어드레스나 커맨드를 전송하는 제어 신호선(721)은, 8다중되어 있고, 칩(메모리 칩(701))을 선택하기 위한 칩 지정 신호선(821)은, 4다중되어 있다. 이와 같이, 데이터 신호선(811), 제어 신호선(721), 및 칩 지정 신호선(821)은, 다른 다중도가 되고, 다중도는,
제어 신호선의 다중도 > 칩 지정 신호선의 다중도 > 데이터 신호선의 다중도의 관계가 충족된다.
데이터 신호선(811)을 다중함으로써, 데이터 신호선(811)의 갯수를 적게 할 수 있고, 데이터 신호선(811)을 마련하기 위한 관통전극의 수도 적게 할 수 있다. 따라서, 배선에 필요로 하는 면적을 축소할 수 있고, 적층 메모리 구조체(800)를 소형화하는 것이 가능해진다.
또한, 데이터 신호선(811)을 다중함으로써, 다중된 메모리 칩(701)끼리에서 용장 처리를 행하는 것이 가능해진다. 용장 처리에 관해서는, 도 6, 도 7을 참조하여 설명한 용장 처리를 적용할 수 있다. 즉, 예를 들면, 메모리 칩(701-1과 701-2)에서 용장 영역을 공유할 수 있다. 또한, 예를 들면, 메모리 칩(701-1)에서 불량렬이 발생한 경우, 공유하고 있는 용장 영역, 예를 들면, 메모리 칩(701-2)의 용장 영역을, 메모리 칩(701-1)의 불량렬 대신에 사용하는 것이 가능해진다.
따라서, 도 7을 참조하여 설명한 경우와 같이, 적층칩화에 의한 수율 로스를 최소한으로 억제하는 것이 가능해지고, 칩 비용의 저감을 실현하는 것이 가능해진다.
(제4의 적층 메모리의 구조)
제4의 적층 메모리의 구조는, 제2의 적층 메모리의 구조와 같지만 칩 지정 신호선이, 디코드된 데이터를 전송하는 점에서 다르다.
도 24를 참조하여, 데이터 신호선을 4다중한 경우의 적층 메모리에 관해 설명을 가한다.
도 24는, 데이터 신호선을 4다중한 경우의 적층 메모리 구조체(850)의 구성을 도시하는 도면인 점에서, 도 22에 도시한 적층 메모리 구조체(750)와 마찬가지이지만, 칩 지정 신호선이, 디코드된 데이터를 전송하는 구성으로 되어 있는 점에서 다르다.
도 24의 A는, 데이터 신호선의 배선 구조를 도시하는 도면이고, 도 22의 A에 도시한 데이터 신호선(761)의 배선 구조와 같기 때문에, 그 설명은 생략한다. 또한, 도 24의 B에 도시한, 제어 신호선의 배선 구조도, 도 22의 B에 도시한 제어 신호선(721)의 배선 구조와 같기 때문에, 그 설명은 생략한다.
도 24의 A에 도시한 바와 같이 데이터 신호선(711)을 4다중하고, 도 24의 B에 도시하는 바와 같이, 제어 신호선(721)을 8다중한 경우, 데이터를 기록 또는 판독하는 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선이, 도 24의 C에 도시하는 바와 같이 마련된다.
도 24의 C에 도시한 바와 같이, 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선은, 8다중되어, 메모리 칩(701-1 내지 701-8)에 공통으로 마련되어 있다. 즉, 메모리 칩(701-1) 내지 메모리 칩(701-8)에 각각 칩 지정 신호선(861)이 접속되어 있다.
칩 지정 신호선(861)은, 예를 들면, 데이터(A0 내지 A3)를 디코드한 2비트의 디코드 신호를 흘리는 신호선으로 되어 있다. 도 4, 도 5를 참조하여 설명한 바와 같이, 각 칩(메모리 칩(701))에, 자기가 몇층째의 칩인지를 인식시키기 위한 데이터(스택 어드레스)를 기록하고, 스택 어드레스를 칩 지정 신호선(861)에 흘리도록 한다.
단 도 24에 도시한 데이터 신호선(761)을 4다중한 경우, 도 22를 참조하여 설명한 바와 같이, 8개의 메모리 칩(701) 중, 2개의 메모리 칩(701)이 선택되고, 그 2개의 메모리 칩(701)에 상위 비트와 하위 비트가 각각 기록되기 때문에, 상위 비트와 하위 비트가 기록되는 1조(組)의 메모리 칩(701)으로 되어 있는 2개의 메모리 칩(701)에는, 동일한 스택 어드레스가 기록된다(기억된다).
따라서, 스택 어드레스로서는, 4조의 메모리 칩(701)을 구별할 수 있으면 좋기 때문에, 2비트의 데이터로 할 수 있다. 예를 들면, 메모리 칩(701-1)과 메모리 칩(701-5)에는, 스택 어드레스로서 "00"이 할당되고, 메모리 칩(701-2)과 메모리 칩(701-6)에는, 스택 어드레스로서 "01"이 할당되고, 메모리 칩(701-3)과 메모리 칩(701-7)에는, 스택 어드레스로서 "01"이 할당되고, 메모리 칩(701-4)과 메모리 칩(701-8)에는, 스택 어드레스로서 "11"이 할당된다.
이와 같이 스택 어드레스가 할당되고, 각 메모리 칩(701)에, 예를 들면, 도 5를 참조하여 설명한 바와 같이, 퓨즈로 기록된다. 그리고, 칩 지정 신호선(861)에, 스택 어드레스로서, 예를 들면 "00"이 전송된 경우, 메모리 칩(701-1)과 메모리 칩(701-5)은, 자기가 선택되었다고 판단하고, 데이터 신호선(761-1, 761-2)으로 전송되어 온 신호를, 각각 기록한다.
이와 같이, 칩 지정 신호선(861)에 디코드된 데이터(스택 어드레스)를 전송하도록 함으로써, 신호선으로서는 1개로 해결된다. 따라서, 배선에 필요로 하는 면적을 축소할 수 있고, 적층 메모리 구조체(850)를 소형화하는 것이 가능해진다.
또한, 여기서는, 칩 지정 신호선(861)은, 2비트의 데이터를 전송하기 때문에, 칩 지정 신호선(861)은, 2개의 신호선으로 되고, 2개의 관통전극으로 구성되어 있다. 도 22에 도시한 예에서는, 칩 지정 신호선(771)은, 4개 있고, 4개의 관통전극이 마련되어 있지만, 도 24에 도시한 예에서는, 칩 지정 신호선(861)은, 2개의 관통전극으로 구성되기 때문에, 상기한 바와 같이, 배선에 필요로 하는 면적을 축소할 수 있고, 적층 메모리 구조체(850)를 소형화하는 것이 가능해진다.
도 24에 도시한 예에서는 데이터 신호선(761)은, 4다중되어 있고, 어드레스나 커맨드를 전송하는 제어 신호선(721)은, 8다중되어 있고, 칩(메모리 칩(701))을 선택하기 위한 칩 지정 신호선(861)은, 8다중되어 있다. 이와 같이, 데이터 신호선(811), 제어 신호선(721), 및 칩 지정 신호선(821)은, 다른 다중도가 되고, 다중도는,
제어 신호선의 다중도 = 칩 지정 신호선의 다중도 > 데이터 신호선의 다중도의 관계가 충족된다.
데이터 신호선(761)을 다중함으로써, 다중된 메모리 칩(701)끼리에서 용장 처리를 행하는 것이 가능해진다. 용장 처리에 관해서는, 도 6, 도 7을 참조하여 설명한 용장 처리를 적용할 수 있다. 즉, 예를 들면, 메모리 칩(701-1 내지 701-4)에서 용장 영역을 공유할 수 있다. 또한, 예를 들면, 메모리 칩(701-1)에서 불량렬이 발생한 경우, 공유하고 있는 용장 영역, 예를 들면, 메모리 칩(701-2)의 용장 영역을, 메모리 칩(701-1)의 불량렬 대신에 사용하는 것이 가능해진다.
따라서, 도 7을 참조하여 설명한 경우와 같이, 적층칩화에 의한 수율 로스를 최소한으로 억제하는 것이 가능해지고, 칩 비용의 저감을 실현하는 것이 가능해진다.
(제5의 적층 메모리의 구조)
제5의 적층 메모리의 구조는, 제3의 적층 메모리의 구조와 같지만, 칩 지정 신호선이, 디코드된 데이터를 전송하는 점에서 다르다.
도 25를 참조하여, 데이터 신호선을 2다중한 경우의 적층 메모리에 관해 설명을 가한다.
도 25는, 데이터 신호선을 2다중한 경우의 적층 메모리 구조체(900)의 구성을 도시하는 도면인 점에서, 도 23에 도시한 적층 메모리 구조체(800)와 마찬가지이지만, 칩 지정 신호선이, 디코드된 데이터를 전송하는 구성으로 되어 있는 점에서 다르다.
도 25의 A는, 데이터 신호선의 배선 구조를 도시하는 도면이고, 도 23의 A에 도시한 데이터 신호선(811)의 배선 구조와 같기 때문에, 그 설명은 생략한다. 또한, 도 25의 B에 도시한, 제어 신호선의 배선 구조도, 도 23의 B에 도시한 제어 신호선(721)의 배선 구조와 같기 때문에, 그 설명은 생략한다.
도 25의 A에 도시한 바와 같이 데이터 신호선(811)을 2다중하고, 도 25의 B에 도시하는 바와 같이, 제어 신호선(721)을 8다중한 경우, 데이터를 기록 또는 판독하는 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선이, 도 25의 C에 도시하는 바와 같이 마련된다.
도 25의 C에 도시한 바와 같이, 메모리 칩(701-1 내지 701-8)을 선택하기 위한 선택 신호를 전송하는 칩 지정 신호선(911)은, 8다중되어, 메모리 칩(701-1 내지 701-8)에서 공용되는 1개의 신호선으로서 마련되어 있다. 즉, 메모리 칩(701-1) 내지 메모리 칩(701-8)의 각각에 칩 지정 신호선(861)이 접속되어 있다.
칩 지정 신호선(911)은, 1비트의 디코드 신호를 흘리는 신호선으로 되어 있다. 도 4, 도 5를 참조하여 설명한 바와 같이, 각 칩(메모리 칩(701))에, 자기가 몇층째의 칩인지를 인식시키기 위한 데이터(스택 어드레스)를 기록하고, 스택 어드레스를 칩 지정 신호선(911)에 흘리도록 한다.
단 도 25에 도시한 데이터 신호선(811)을 2다중한 경우, 도 23을 참조하여 설명한 바와 같이, 8개의 메모리 칩(701) 중, 4개의 메모리 칩(701)이 선택되고, 상위 비트, 중상위 비트, 중하위 비트, 및 하위 비트가 각각 기록되기 때문에, 상위 비트, 중상위 비트, 중하위 비트, 및 하위 비트가 각각 기록되는 1조의 메모리 칩(701)으로 되어 있는 4개의 메모리 칩(701)에는, 동일한 스택 어드레스가 기록된다(기억된다).
따라서, 스택 어드레스로서는, 2조의 메모리 칩(701)을 구별할 수 있으면 좋기 때문에, 1비트의 데이터로 할 수 있다. 예를 들면, 메모리 칩(701-1), 메모리 칩(701-3), 메모리 칩(701-5), 메모리 칩(701-7)에는, 스택 어드레스로서 "0"이 할당되고, 메모리 칩(701-2), 메모리 칩(701-4), 메모리 칩(701-6), 및 메모리 칩(701-8)에는, 스택 어드레스로서 "1"이 할당된다.
이와 같이 스택 어드레스가 할당되고, 각 메모리 칩(701)에, 예를 들면, 도 5를 참조하여 설명한 바와 같이, 퓨즈로 기록된다. 그리고, 칩 지정 신호선(911)에, 스택 어드레스로서, 예를 들면 "0"이 전송된 경우, 메모리 칩(701-1), 메모리 칩(701-3), 메모리 칩(701-5), 및 메모리 칩(701-7)은, 자기가 선택되었다고 판단하고, 데이터 신호선(811-1 내지 811-4)으로 전송되어 온 데이터를, 각각 기록한다.
이와 같이, 칩 지정 신호선(911)에 디코드된 데이터(스택 어드레스)를 전송하도록 함으로써, 신호선으로서는 1개로 해결된다. 따라서, 배선에 필요로 하는 면적을 축소할 수 있고, 적층 메모리 구조체(900)를 소형화하는 것이 가능해진다.
도 25에 도시한 예에서는 데이터 신호선(811)은, 2다중되어 있고, 어드레스나 커맨드를 전송하는 제어 신호선(721)은, 8다중되어 있고, 칩(메모리 칩(701))을 선택하기 위한 칩 지정 신호선(911)은, 8다중되어 있다. 이와 같이, 데이터 신호선(811), 제어 신호선(721), 및 칩 지정 신호선(911)은, 다른 다중도가 되고, 다중도는,
제어 신호선의 다중도 = 칩 지정 신호선의 다중도 > 데이터 신호선의 다중도의 관계가 충족된다.
데이터 신호선(811)을 다중함으로써, 다중된 메모리 칩(701)끼리에서 용장 처리를 행하는 것이 가능해진다. 용장 처리에 관해서는, 도 6, 도 7을 참조하여 설명한 용장 처리를 적용할 수 있다. 즉, 예를 들면, 메모리 칩(701-1), 메모리 칩(701-3), 메모리 칩(701-5), 및 메모리 칩(701-7)에서 용장 영역을 공유할 수 있다. 또한, 예를 들면, 메모리 칩(701-1)에서 불량렬이 발생한 경우, 공유하고 있는 용장 영역, 예를 들면, 메모리 칩(701-3)의 용장 영역을, 메모리 칩(701-1)의 불량렬 대신에 사용하는 것이 가능해진다.
따라서, 도 7을 참조하여 설명한 경우와 같이, 적층칩화에 의한 수율 로스를 최소한으로 억제하는 것이 가능해지고, 칩 비용의 저감을 실현하는 것이 가능해진다.
또한, 상기한 설명에서는, 메모리 칩(701)이 8층 적층되는 경우를 예로 들어 설명하였지만, 8층 이외의 적층이라도 본 기술을 적용할 수 있고, 8층으로 본 기술의 적용 범위가 한정되는 것이 아니다. 예를 들면, 메모리 칩(701)을 10층 적층하고, 2다중하고, 5개의 데이터 신호선이 마련되는 구성으로 하거나, 9층 적층하고, 3다중하고, 3개의 데이터 신호선이 마련되는 구성으로 하거나 하는 경우에도 본 기술을 적용할 수 있다.
상기한 바와 같이, 본 실시의 형태에 의하면, 어레이 디바이스 부분을 적층화함에 의해, 규모의 확장에 대응할 수 있고, 조립 로직 회로의 웨이퍼를 분리함으로써, 로직 회로 부분만의 기능 수정의 제품 마스크 대응이 용이해진다. 또한 어레이 디바이스 부분의 사양은, 다른 디바이스에서 공통으로 사용할 수 있는 표준화된 배치로 할 수 있다.
또한 입출력 핀이나 보호 소자, 입력 전환의 선택 소자 등은, 어레이 디바이스의 적층수가 증가 변화하여도 공통으로 사용하는 것이 가능하다. 이들은 어레이 디바이스와는 별개의 웨이퍼에 형성하고, 관통전극을 경유하여 어레이 디바이스에 접속하는 구성으로 할 수 있다.
각 어레이 디바이스측에는, 일반적인 ESD 보호 회로는 배치하지 않고, 관통구멍부의 프로세스 데미지 대책의 소형 보호 타이오도만 접속하면 소자의 보호 기능으로서는 충분하다.
이상과 같은 방법으로 반도체 소자를 형성하면, 같은 마스크 세트를 다양한 기능·사양에 대응한 디바이스를 만드는 것이 가능하고, 칩의 소형화에 의해, 실장 면적을 줄이는 것이 가능해진다. 이에 의해 비용의 저감·개발 기간의 단축 등이 실현될 수 있다.
<전자 기기의 구성>
예를 들면, 도 15를 참조하여 설명한 이미지 센서(600)는, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 촬상 장치를 사용하는 복사기 등, 화상 취입부(광전 변환부)에 촬상 소자를 사용하는 전자 기기 전반에 대해 적용 가능하다.
도 26은, 본 기술에 관한 전자 기기, 예를 들면 촬상 장치의 구성의 한 예를 도시하는 블록도이다. 도 26에 도시하는 바와 같이, 본 기술에 관한 촬상 장치(1000)는, 렌즈군(1001) 등을 포함하는 광학계, 촬상 소자(촬상 디바이스(1002)), DSP 회로(1003), 프레임 메모리(1004), 표시 장치(1005), 기록 장치(1006), 조작계(1007) 및 전원계(1008) 등을 갖는다. 그리고, DSP 회로(1003), 프레임 메모리(1004), 표시 장치(1005), 기록 장치(1006), 조작계(1007) 및 전원계(1008)가 버스 라인(1009)을 통하여 상호 접속되어 있다.
렌즈군(1001)은, 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(1002)의 촬상면상에 결상한다. 촬상 소자(1002)는, 렌즈군(1001)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
표시 장치(1005)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(1002)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(1006)는, 촬상 소자(1002)에서 촬상된 동화 또는 정지화를, DVD(Digital Versatile Disk), HDD(Hard disk drive) 등의 기록 매체에 기록한다.
조작계(1007)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(1008)는, DSP 회로(1003), 프레임 메모리(1004), 표시 장치(1005), 기록 장치(1006) 및 조작계(1007)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상기한 구성의 촬상 장치는, 비디오 카메라나 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치로서 사용할 수 있다. 그리고, 당해 촬상 장치에서, 촬상 소자(1002)로서, 상술한 이미지 센서를 사용할 수 있다. 또한, 이미지 센서로서, 상기한 칩을 포함하도록 할 수 있다.
<촬상 장치의 사용례>
도 27은, 상술한 이미지 센서(600)(촬상 소자)나 촬상 소자를 포함하는 전자 기기를 사용하는 사용례를 도시하는 도면이다.
상술한 촬상 소자는, 예를 들면, 이하와 같이, 가시광이나, 적외광, 자외광, X선 등의 광을 센싱하는 다양한 케이스에 사용할 수 있다.
·디지털 카메라나, 카메라 기능 부착의 휴대 기기 등의, 감상(鑑賞)용으로 제공되는 화상을 촬영한 장치
·자동 정지 등의 안전운전이나, 운전자의 상태의 인식 등을 위해, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차량탑재용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량 사이 등의 거리측정(側距)을 행하는 거리측정 센서 등의, 교통용으로 제공되는 장치
·유저의 제스처를 촬영하여, 그 제스처에 따른 기기 조작을 행하기 위해(때문에), TV나, 냉장고, 에어 컨디셔너 등의 가전에 제공되는 장치
·내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스 케어용으로 제공되는 장치
·방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 보안용으로 제공되는 장치
·피부를 촬영하는 피부 측정기나, 두피를 촬영하는 마이크로 스코프 등의, 미용용으로 제공되는 장치
·스포츠 용도 등 용의 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치
·밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치로서,
다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고, 상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있는 반도체 장치.
(2) 상기 제2의 관통전극은, 적층된 때의 적층 위치를 나타내는 상기 (1)에 기재된 반도체 장치.
(3) 적층 후에, 외부 신호에 의한 기록에 의해, 적층된 반도체 장치의 적층 방향의 어드레스가 동정되는 상기 (1) 또는 (2)에 기재된 반도체 장치.
(4) 반도체 장치에 배치된 퓨즈 또는 안티퓨즈 소자와, 상기 제2의 관통전극과의 조합에 의해, 외부 신호에 의해 적층 방향의 어드레스가 기록되는 상기 (1) 내지 (3)의 어느 하나에 기재된 반도체 장치.
(5) 웨이퍼의 상태로 적층되고, 상기 제1의 관통전극과 상기 제2의 관통전극이 형성된 후, 개편화되는 상기 (1) 내지 (4)의 어느 하나에 기재된 반도체 장치.
(6) 상기 반도체 장치는, 메모리이고, 상기 메모리 내에서 이용되는 XY어드레스에 더하여, 적층된 반도체 장치의 적층 위치를 나타내는 Z어드레스를 조합시켜서 비트 위치를 특정하는 상기 (1) 내지 (5)의 어느 하나에 기재된 반도체 장치.
(7) 기억 영역 및 용장 영역을, 적층된 복수의 반도체 장치 사이에서 공유하는 상기 (6)에 기재된 반도체 장치.
(8) 상기 반도체 장치는, FPGA(프로그래머블· 로직·어레이)이고, 반도체 장치 내에서의 위치를 특정하는 XY어드레스와, 반도체 장치 사이에서의 위치를 특정하는 Z어드레스에 의해, 회로 기능을 기록하는 로직 엘리먼트의 배치를 특정하는 상기 (1) 내지 (5)의 어느 하나에 기재된 반도체 장치.
(9) 적층 방향의 배선 어레이 사이를, 프로그램 가능한 선택 스위치가 부가된 관통전극을 경유하여 접속하고, 3차원 방향의 네트워크 접속을 로직 엘리먼트 단위로 구성하는 상기 (8)에 기재된 반도체 장치.
(10) 반도체 장치 내에서의 신호의 흐름을 제어하는 스위치와, 적층된 반도체 장치 사에서의 신호의 흐름을 제어하는 스위치를 구비하는 상기 (8)에 기재된 반도체 장치.
(11) 외부 접속단자와 보호 소자가 형성된 반도체 장치와 적층되고, 적층된 반도체 장치 사이는, 상기 제1의 관통전극에 의해 상호간에 접속되고, 상기 외부 접속단자와 상기 보호 소자를, 적층되어 있는 복수의 반도체 장치에서 공용하는 상기 (1) 내지 (10)의 어느 하나에 기재된 반도체 장치.
(12) 촬상 소자가 적층되고, 상기 반도체 장치는, 상기 촬상 소자로 촬상된 신호의 데이터를 기억하는 메모리이고, 상기 메모리는, 상기 촬상 소자의 하층에 복수 적층되고, 상기 메모리로부터의 신호를 처리하는 처리부가 상기 메모리의 하층에 적층되어 있는 상기 (1) 내지 (10)의 어느 하나에 기재된 반도체 장치.
(13) 평면형상의 컨피규러블 로직 어레이를, 상기 평면과 직교하는 방향으로 복수 적층하고, 상기 컨피규러블 로직 어레이는, 로직 엘리먼트와, 상기 평면 내에서, 종방향 및 횡방향으로 배치된 단위 배선과, 상기 종방향 및 횡방향의 상기 단위 배선에의 접속과 차단을 행하는 제1의 스위치를 구비하고,
상기 로직 엘리먼트, 상기 단위 배선, 및 상기 제1의 스위치를 포함하는 반복 단위가, 상기 평면 내의 종방향과 횡방향으로 반복 배치되고, 상기 반복 단위에서, 상기 반복 단위 내의 상기 단위 배선과, 상기 컨피규러블 로직 어레이의 상기 직교 방향으로 인접하는, 다른 컨피규러블 로직 어레이가 포함하는, 상기 반복 단위 내의 상기 단위 배선과의 접속과 차단을 행하는 제2의 스위치를 또한 구비하고,
상기 제1의 스위치와 상기 제2의 스위치의 쌍방을 통하여, 상기 평면 방향과 상기 직교 방향으로 이루어지는 3차원 방향으로 로직 회로가 구성되어 있는 반도체 장치.
(14) 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치를 제조하는 제조 방법에 있어서,
다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 각각 형성하는 스텝을 포함하고, 상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있도록 형성하는 제조 방법.
(15) 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치를 포함하는 전자 기기로서,
상기 반도체 장치는, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과,
상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고,
상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있는 반도체 장치를 포함하는 전자 기기.
(16) 적층된 복수의 반도체 장치와, 상기 반도체 장치와 데이터의 주고받음을 행하는 데이터 신호선과, 상기 반도체 장치와 어드레스의 주고받음을 행하는 제어 신호선을 구비하고,
상기 데이터 신호선과 상기 제어 신호선은, 각각 다중되어 있고, 상기 데이터 신호선의 다중도는, 상기 제어 신호선의 다중도보다도 낮은 반도체 장치.
(17) 상기 복수의 반도체 장치 중에서, 데이터의 주고받음을 행하는 반도체 장치를 선택하기 위한 선택 신호의 주고받음을 행하는 칩 지정 신호선을 또한 구비하고, 상기 칩 지정 신호선은, 다중되어 있고, 상기 칩 지정 신호선의 다중도는, 상기 제어 신호선의 다중도보다도 낮은 또는 동등한 상기 (16)에 기재된 반도체 장치.
(18) 상기 복수의 반도체 장치의 각각은, 자기에게 할당된 적층 방향의 어드레스를 기억하고 상기 칩 지정 신호선은, 디코드된 상기 적층 방향의 어드레스를 주고받는 상기 (17)에 기재된 반도체 장치.
(19) 상기 반도체 장치는, 메모리이고, 상기 메모리는, 8층 적층되고, 상기 메모리는, 4다중되어 있고, 상기 8층 적층되어 있는 메모리 중, 2층의 메모리가 동시에 구동되는 상기 (16) 내지 (17)의 어느 하나에 기재된 반도체 장치.
(20) 상기 반도체 장치는, 상기 데이터 신호선용으로, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과, 상기 제1의 관통전극과 접속하기 위한 제2의 관통전극을 구비하고, 상기 제2의 관통전극은, 다른 데이터가 공급되는 반도체 장치마다 다른 위치에 배치되어 있는 상기 (16) 내지 (19)의 어느 하나에 기재된 반도체 장치.
10 : 로직 회로 칩 20, 30 : 메모리 칩
51 내지 54 : 관통전극 60 : 칩
61 : 관통전극 62 : 표면 배선
63 : 이면 배선 64 : 소자
65 : 관통전극 66 : 표면 배선
67 : 관통전극 68 : 이면 배선
69 : 소자 70 : 칩
71 : 관통전극 72 : 표면 배선
73 : 관통전극 74 : 이면 배선
75 : 소자 76 : 관통전극
77 : 표면 배선 78 : 이면 배선
79 : 소자 80 : 칩
81 : 관통전극 82 : 표면 배선
83 : 이면 배선 84 : 소자
85 : 관통전극 86 : 표면 배선
87 : 이면 배선 88 : 소자
301 내지 304 : FPGA 칩 311 : 선택 스위치
312 : CLB 313 : Z축방향 스위치
321 : 선택 스위치 322 : CLB
323 : Z축방향 스위치 324 : Z축방향 스위치
700 : 적층 메모리 701 : 메모리
711 : 데이터 신호선 721 : 제어 신호선
731 : 칩 지정 신호선

Claims (20)

  1. 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치로서,
    다른 반도체 장치와 접속하기 위한 제1의 관통전극과,
    상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고,
    상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2의 관통전극은, 적층된 때의 적층 위치를 나타내는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    적층 후에, 외부 신호에 의한 기록에 의해, 적층된 반도체 장치의 적층 방향의 어드레스가 동정되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    반도체 장치에 배치된 퓨즈 또는 안티퓨즈 소자와, 상기 제2의 관통전극과의 조합에 의해, 외부 신호에 의해 적층 방향의 어드레스가 기록되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    웨이퍼의 상태로 적층되고, 상기 제1의 관통전극과 상기 제2의 관통전극이 형성된 후, 개편화되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 장치는, 메모리이고,
    상기 메모리 내에서 이용되는 XY어드레스에 더하여, 적층된 반도체 장치의 적층 위치를 나타내는 Z어드레스를 조합시켜서 비트 위치를 특정하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    기억 영역 및 용장 영역을, 적층된 복수의 반도체 장치 사이에서 공유하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 반도체 장치는, FPGA(프로그래머블· 로직·어레이)이고,
    반도체 장치 내에서의 위치를 특정하는 XY어드레스와, 반도체 장치 사이에서의 위치를 특정하는 Z어드레스에 의해, 회로 기능을 기록하는 로직 엘리먼트의 배치를 특정하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    적층 방향의 배선 어레이 사이를, 프로그램 가능한 선택 스위치가 부가된 관통전극을 경유하여 접속하고, 3차원 방향의 네트워크 접속을 로직 엘리먼트 단위로 구성하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    반도체 장치 내에서의 신호의 흐름을 제어하는 스위치와, 적층된 반도체 장치 사이에서의 신호의 흐름을 제어하는 스위치를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    외부 접속단자와 보호 소자가 형성된 반도체 장치와 적층되고,
    적층된 반도체 장치 사이는, 상기 제1의 관통전극에 의해 상호간에 접속되고,
    상기 외부 접속단자와 상기 보호 소자를, 적층되어 있는 복수의 반도체 장치에서 공용하는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    촬상 소자가 적층되고,
    상기 반도체 장치는, 상기 촬상 소자로 촬상된 신호의 데이터를 기억하는 메모리이고,
    상기 메모리는, 상기 촬상 소자의 하층에 복수 적층되고,
    상기 메모리로부터의 신호를 처리하는 처리부가 상기 메모리의 하층에 적층되어 있는 것을 특징으로 하는 반도체 장치.
  13. 평면형상의 컨피규러블 로직 어레이를, 상기 평면과 직교하는 방향으로 복수 적층하고,
    상기 컨피규러블 로직 어레이는,
    로직 엘리먼트와,
    상기 평면 내에서, 종방향 및 횡방향으로 배치된 단위 배선과,
    상기 종방향 및 횡방향의 상기 단위 배선에의 접속과 차단을 행하는 제1의 스위치를 구비하고,
    상기 로직 엘리먼트, 상기 단위 배선, 및 상기 제1의 스위치를 포함하는 반복 단위가, 상기 평면 내의 종방향과 횡방향으로 반복 배치되고,
    상기 반복 단위에서,
    상기 반복 단위 내의 상기 단위 배선과, 상기 컨피규러블 로직 어레이의 상기 직교 방향으로 인접하는, 다른 컨피규러블 로직 어레이가 포함하는, 상기 반복 단위 내의 상기 단위 배선과의 접속과 차단을 행하는 제2의 스위치를 또한 구비하고,
    상기 제1의 스위치와 상기 제2의 스위치의 쌍방을 통하여, 상기 평면 방향과 상기 직교 방향으로 이루어지는 3차원 방향으로 로직 회로가 구성되어 있는 것을 특징으로 하는 반도체 장치.
  14. 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치를 제조하는 제조 방법에 있어서,
    다른 반도체 장치와 접속하기 위한 제1의 관통전극과,
    상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 각각 형성하는 스텝을 포함하고,
    상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있도록 형성하는 것을 특징으로 하는 제조 방법.
  15. 복수의 반도체 장치와 적층되어, 일체화되는 반도체 장치를 포함하는 전자 기기로서,
    상기 반도체 장치는,
    다른 반도체 장치와 접속하기 위한 제1의 관통전극과,
    상기 제1의 관통전극과 내부의 소자를 접속하는 제2의 관통전극을 구비하고,
    상기 제2의 관통전극은, 적층되는 반도체 장치마다 다른 위치에 배치되어 있는 반도체 장치를 포함하는 것을 특징으로 하는 전자 기기.
  16. 적층된 복수의 반도체 장치와,
    상기 반도체 장치와 데이터의 주고받음을 행하는 데이터 신호선과,
    상기 반도체 장치와 어드레스의 주고받음을 행하는 제어 신호선을 구비하고,
    상기 데이터 신호선과 상기 제어 신호선은, 각각 다중되어 있고, 상기 데이터 신호선의 다중도는, 상기 제어 신호선의 다중도보다도 낮은 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 복수의 반도체 장치 중에서, 데이터의 주고받음을 행하는 반도체 장치를 선택하기 위한 선택 신호의 주고받음을 행하는 칩 지정 신호선을 또한 구비하고,
    상기 칩 지정 신호선은, 다중되어 있고, 상기 칩 지정 신호선의 다중도는, 상기 제어 신호선의 다중도보다도 낮은 또는 동등한 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 복수의 반도체 장치의 각각은, 자기에게 할당된 적층 방향의 어드레스를 기억하고,
    상기 칩 지정 신호선은, 디코드된 상기 적층 방향의 어드레스를 주고받는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 반도체 장치는, 메모리이고,
    상기 메모리는, 8층 적층되고,
    상기 메모리는, 4다중되어 있고, 상기 8층 적층되어 있는 메모리 중, 2층의 메모리가 동시에 구동되는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서,
    상기 반도체 장치는, 상기 데이터 신호선용으로, 다른 반도체 장치와 접속하기 위한 제1의 관통전극과,
    상기 제1의 관통전극과 접속하기 위한 제2의 관통전극을 구비하고,
    상기 제2의 관통전극은, 다른 데이터가 공급되는 반도체 장치마다 다른 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치.
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