JP2021064762A - 半導体装置 - Google Patents

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Abstract

【課題】チップ積層体を構成するメモリチップからの発熱を抑えることを可能とした半導体装置を提供する。【解決手段】複数のメモリチップ６が各メモリチップ６を制御するロジックチップ７の上に積層されたチップ積層体２を備え、チップ積層体２は、複数のメモリチップ６及びロジックチップ７を厚み方向に貫通する複数の貫通電極８を有し、且つ、複数のメモリチップ６及びロジックチップ７の各間にバンプ電極を配置することなく、複数のメモリチップ６及びロジックチップ７の各間が貫通電極８を介して電気的に接続されたバンプレス構造を有しており、メモリチップ６に設けられた第１のトランジスタのコンダクタンスが、ロジックチップ７に設けられた第２のトランジスタのコンダクタンスよりも小さい。【選択図】図２

Description

本発明は、半導体装置に関する。
近年、ＤＲＡＭ（Dynamic Random Access Memory）チップを積層させ、バンド幅を拡大し、高速化を図るＨＢＭ（High Bandwidth Memory）と呼ばれる半導体装置が注目されている。
このような半導体装置は、複数のＤＲＡＭチップがロジックチップの上に積層されたチップ積層体を有している（例えば、下記特許文献１〜３を参照。）。チップ積層体は、複数のＤＲＡＭチップ及びロジックチップを厚み方向に貫通する複数の貫通電極（ＴＳＶ）と、複数のＤＡＲＭチップ及びロジックチップの各間に設けられたバンプ電極とを有している。チップ積層体では、それぞれの貫通電極の間がバンプ電極を介して電気的に接続されている。
しかしながら、このような半導体装置では、チップ積層体に発熱の問題がある。発熱の大きな要因は、複数のＤＲＡＭチップ及びロジックチップの各間を貫通電極及びバンプ電極を介して電気的に接続しているため、この接続部分の電気抵抗が非常に大きくなるためである。
この場合、ＤＲＡＭチップの入出力（Ｉ／Ｏ）バッファとなるトランジスタのサイズを大きくして、大電流でトランジスタを駆動しなければならず、このトランジスタで消費する電力が大きくなり、ＤＲＡＭチップが発熱することになる。したがって、現在のＨＢＭ２では、積層数が４チップ、入出力Ｉ／Ｏが１０２４チャネルに留まっている。
また、ＤＲＡＭチップでは、高温になるほど、メモリセルからのリーク電流が大きくなる。このため、メモリセルからのリーク電流に対して、リフレックスサイクルを決定している。すなわち、記憶を保持する保持時間（Retention Time）や休止時間（Pause Time）と温度との間には、非常に強い相関関係がある。
したがって、半導体装置では、上層側のＤＲＡＭチップと下層側のＤＲＡＭチップとの間で温度差が生じた場合、これら上層側のＤＲＡＭチップと下層側のＤＲＡＭチップとの間でＤＲＡＭチップのリフレックスサイクルを変更する必要がある。このことが積層数を増加させる上で最大の問題となっている。
特開２００５−２１０１０６公報 特開２００７−１５７２６６公報 特開２００４−３２７４７４公報
本発明は、このような従来の事情に鑑みて提案されたものであり、チップ積層体を構成するメモリチップからの発熱を抑えながら、リフレックスサイクルを変更することなく、メモリチップの積層数を増加させることを可能とした半導体装置を提供することを目的とする。
上記目的を達成するために、本発明は以下の手段を提供する。
（１） 本発明の一態様に係る半導体装置は、複数のメモリチップが各メモリチップを制御するロジックチップの上に積層されたチップ積層体を備え、前記チップ積層体は、前記複数のメモリチップ及び前記ロジックチップを厚み方向に貫通する複数の貫通電極を有し、且つ、前記複数のメモリチップ及び前記ロジックチップの各間にバンプ電極を配置することなく、前記複数のメモリチップ及び前記ロジックチップの各間が前記貫通電極を介して電気的に接続されたバンプレス構造を有しており、前記メモリチップに設けられた第１のトランジスタのコンダクタンスが、前記ロジックチップに設けられた第２のトランジスタのコンダクタンスよりも小さいことを特徴とする。
（２） 前記（１）に記載の半導体装置は、前記第２のトランジスタのコンダクタンスに対する前記第１のトランジスタのコンダクタンスの比率が１／３以下であることを特徴とする。
（３） 前記（１）に記載の半導体装置は、前記第２のトランジスタのコンダクタンスに対する前記第１のトランジスタのコンダクタンスの比率が１／１０以下であることを特徴とする。
（４） 前記（１）〜（３）の何れか一項に記載の半導体装置は、前記チップ積層体の厚みが４０〜２００μｍであり、前記メモリチップの厚みが２〜１０μｍであり、前記ロジックチップの厚みが２〜２０μｍであることを特徴とする。
（５） 前記（１）〜（４）の何れか一項に記載の半導体装置は、前記メモリチップがＤＲＡＭチップであることを特徴とする。
以上のように、本発明によれば、チップ積層体を構成するメモリチップからの発熱を抑えながら、リフレックスサイクルを変更することなく、メモリチップの積層数を増加させることを可能とした半導体装置を提供することが可能である。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 図１に示す半導体装置が備えるチップ積層体の構成を示す斜視図である。 （Ａ）ロジックチップに設けられた第１のトランジスタの構成を示す回路図であり、（Ｂ）メモリチップに設けられた第２のトランジスタの構成を示す回路図である。
以下、本発明の実施形態について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を模式的に示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
本発明の一実施形態として、例えば図１に示す半導体装置１について説明する。
本実施形態の半導体装置１は、図１に示すように、ＨＢＭと呼ばれる半導体パッケージであり、第１の半導体チップ２及び第２の半導体チップ３と、第１の半導体チップ２及び第２の半導体チップ３が一面（本実施形態では上面）に実装されたインターポーザ４と、インターポーザ４が一面（本実施形態では上面）に実装されたパッケージ基板５とを備えている。
第１の半導体チップ２は、図２に示すように、例えばＤＲＡＭ回路などが形成された複数（本実施形態では４つ）のメモリチップ（ＤＲＡＭチップ）６が、各メモリチップ６を制御するロジック回路などが形成されたロジックチップ７の上に積層されたチップ積層体からなる。
第１の半導体チップ２は、各メモリチップ６及びロジックチップ７を厚み方向に貫通する複数の貫通電極（ＴＳＶ）８を有している。第１の半導体チップ２は、複数のメモリチップ６及びロジックチップ７の各間にバンプ電極を配置することなく、複数のメモリチップ６及びロジックチップ７の各間が貫通電極８を介して電気的に接続されたバンプレス構造を有している。
なお、図１及び図２では、各メモリチップ６及びロジックチップ７の各間が離間した状態で図示されているが、実際には、これらのチップ６，７の間が直接密着した状態又は中間層（接着剤層等）を挟んで密着した状態となっている。
第２の半導体チップ３は、図１に示すように、第１の半導体チップ２を制御するものであり、例えばＣＰＵやＧＰＵ、ＳｏＣなどのホストプロセッサからなる。第１の半導体チップ２及び第２の半導体チップ３は、インターポーザ４の面上にアレイ状に並んだ複数のバンプ電極１０を介してインターポーザ４と電気的に接続されている。
インターポーザ４は、例えばＳｉ基板１１の上に層間絶縁層１２を介して複数の配線層１３が積層された多層配線基板からなる。また、配線層１３とバンプ電極１０との間は、層間絶縁層１２を厚み方向に貫くコンタクトプラグ１４を介して電気的に接続されている。これにより、インターポーザ４では、第１の半導体チップ２と第２の半導体チップ３との間を電気的に接続している。
インターポーザ４は、Ｓｉ基板１１を厚み方向に貫通する貫通電極（ＴＳＶ）１５を有している。また、配線層１３と貫通電極（ＴＳＶ）１５との間は、層間絶縁層１２を厚み方向に貫くコンタクトプラグ１６を介して電気的に接続されている。
インターポーザ４は、パッケージ基板５の面上にアレイ状に並んだ複数のバンプ電極１７を介してパッケージ基板５と電気的に接続されている。配線層１３とバンプ電極１７との間は、貫通電極（ＴＳＶ）１５を介して電気的に接続されている。これにより、インターポーザ４では、第１の半導体チップ２及び第２の半導体チップ３とパッケージ基板５との間を電気的に接続している。
パッケージ基板５は、プリント配線基板（ＰＣＢ）からなり、外部接続端子として、このパッケージ基板５の他面（本実施形態では下面）に、ＢＧＡ(Ball Grid Array)と呼ばれる複数のはんだボール１８を有している。
ところで、本実施形態の半導体装置１では、図３（Ａ），（Ｂ）に示すように、上述した複数のメモリチップ６及びロジックチップ７に、それぞれ入出力（Ｉ／Ｏ）バッファとなるトランジスタ９Ａ，９Ｂが設けられている。
具体的に、メモリチップ６には、図３（Ａ）に示すように、第１のトランジスタ９Ａが設けられている。各メモリチップ６に設けられた第１のトランジスタ９Ａは、複数の貫通電極８を介してロジックチップ７と電気的に接続されている。
一方、ロジックチップ７には、図３（Ｂ）に示すように、第２のトランジスタ９Ｂが設けられている。ロジックチップ７は、この第２のトランジスタ９Ｂを介して第２の半導体チップ３と電気的に接続されている。
本実施形態の半導体装置１では、上述した複数のメモリチップ６及びロジックチップ７がバンプレス構造のチップ積層体を構成することで、これら複数のＤＲＡＭチップ６及びロジックチップ７の各間を電気的に接続する複数の貫通電極８の電気抵抗を小さくすることができる。
これにより、各メモリチップ６に設けられた第１のトランジスタ９Ａのコンダクタンスを、ロジックチップ７に設けられた第２のトランジスタ９Ｂのコンダクタンスよりも小さくすることが可能である。
具体的には、第２のトランジスタ９Ｂのコンダクタンスに対する第１のトランジスタ９Ａのコンダクタンスの比率を、１／３以下とすることができ、より好ましくは１／１０以下とすることができる。
これにより、各メモリチップ６に設けられた第１のトランジスタ９Ａのサイズを小型化し、第１のトランジスタ９Ａの駆動電流を小さくすることで、各メモリチップ６の発熱を抑えることが可能である。
したがって、本実施形態の半導体装置１では、各メモリチップ６からの発熱を抑えながら、リフレックスサイクルを変更することなく、メモリチップ６の積層数を増加させることが可能である。
また、本実施形態の半導体装置１では、上述した複数のメモリチップ６及びロジックチップ７がバンプレス構造のチップ積層体を構成することで、第１の半導体チップ２の厚みが小さくすることが可能である。
具体的には、第１の半導体チップ（チップ積層体）２の全体の厚みを４０〜２００μｍとし、各メモリチップ６の厚みを２〜１０μｍとし、ロジックチップ７の厚みを２〜２０μｍとすることができる。また、各メモリチップ６及びロジックチップ７の厚みを薄くした場合には、第１の半導体チップ（チップ積層体）２の全体の厚みを２０μｍまで薄型化することも可能である。
本実施形態の半導体装置１では、第１の半導体チップ（チップ積層体）２の全体の厚みを小さくできることから、上層側のメモリチップ６と下層側のメモリチップ６との間で生じる温度差も小さくことが可能である。これにより、リフレックスサイクルを変更することなく、メモリチップ６の積層数を増加させることが可能である。
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態では、ＨＢＭと呼ばれる半導体パッケージに本発明を適用した場合を例示しているが、このような構成に必ずしも限定されるものではなく、複数のメモリチップが各メモリチップを制御するロジックチップの上に積層されたチップ積層体を備える半導体装置に対して、本発明を幅広く適用することが可能である。
１…半導体装置 ２…第１の半導体チップ ３…第２の半導体チップ ４…インターポーザ ５…パッケージ基板 ６…メモリチップ ７…ロジックチップ ８…貫通電極（ＴＳＶ） ９Ａ…第１のトランジスタ ９Ｂ…第２のトランジスタ １０…バンプ電極 １１…Ｓｉ基板 １２…層間絶縁層 １３…配線層 １４…コンタクトプラグ １５…貫通電極（ＴＳＶ） １６…コンタクトプラグ １７…バンプ電極 １８…はんだボール

Claims (5)

  1. 複数のメモリチップが各メモリチップを制御するロジックチップの上に積層されたチップ積層体を備え、
    前記チップ積層体は、前記複数のメモリチップ及び前記ロジックチップを厚み方向に貫通する複数の貫通電極を有し、
    且つ、前記複数のメモリチップ及び前記ロジックチップの各間にバンプ電極を配置することなく、前記複数のメモリチップ及び前記ロジックチップの各間が前記貫通電極を介して電気的に接続されたバンプレス構造を有しており、
    前記メモリチップに設けられた第１のトランジスタのコンダクタンスが、前記ロジックチップに設けられた第２のトランジスタのコンダクタンスよりも小さいことを特徴とする半導体装置。
  2. 前記第２のトランジスタのコンダクタンスに対する前記第１のトランジスタのコンダクタンスの比率が１／３以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のトランジスタのコンダクタンスに対する前記第１のトランジスタのコンダクタンスの比率が１／１０以下であることを特徴とする請求項１に記載の半導体装置。
  4. 前記チップ積層体の厚みが４０〜２００μｍであり、
    前記メモリチップの厚みが２〜１０μｍであり、
    前記ロジックチップの厚みが２〜２０μｍであることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
  5. 前記メモリチップがＤＲＡＭチップであることを特徴とする請求項１〜４の何れか一項に記載の半導体装置。
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