JP6798728B2 - 半導体モジュール - Google Patents

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Description

本発明は、半導体モジュールに関する。
従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。
そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。また、論理チップ及びＲＡＭを重ねて配置することで、論理チップ及びＲＡＭの設置面積を低減する半導体モジュールが提案されている（例えば、特許文献１〜４参照）。
特表２０１４−５１２６９１号公報 特表２０１３−５０１３８０号公報 特開２０１０−２３２６５９号公報 特開２０１０−８０８０２号公報
ところで、論理チップの高性能化やデータ量の増大により、論理チップ及びＲＡＭ間の通信速度の向上も大容量化と共に求められている。そこで、論理チップ及びＲＡＭ間のバンド幅（帯域幅）を向上することが可能な半導体モジュールを提供することができれば好ましい。
本発明は、論理チップ及びＲＡＭ間のバンド幅（帯域幅）を向上することが可能な半導体モジュールを提供することを目的とする。
本発明は、論理チップと、それぞれが積層型ＲＡＭモジュールから構成される一対のＲＡＭ部と、前記論理チップ及び一対の前記ＲＡＭ部のそれぞれに電気的に接続される第１インタポーザと、前記論理チップと一対の前記ＲＡＭ部のそれぞれとの間を通信可能に接続する接続部と、を備え、一方の前記ＲＡＭ部は、前記第１インタポーザに載置されるとともに、一端部が前記接続部を介して前記論理チップの一端部と積層方向で重なって配置され、他方の前記ＲＡＭ部は、前記接続部を介して一方の前記ＲＡＭ部に重ね合わされるとともに、前記論理チップの外周の少なくとも１辺に沿って配置されることを特徴とする半導体モジュールに関する。
また、一対の前記ＲＡＭ部のそれぞれは、メモリ回路が積層されたメモリ部と、前記メモリ部の一端側に積層されるインタフェースチップと、を備えることが好ましい。
また、一対の前記ＲＡＭ部のそれぞれは、前記インタフェースチップを対向させて配置されることが好ましい。
また、一対の前記ＲＡＭ部のそれぞれは、前記第１インタポーザに対向する面とは逆の面側に前記インタフェースチップが配置されることが好ましい。
また、前記他方のＲＡＭ部は、前記メモリ部のみで構成されることが好ましい。
また、半導体モジュールは、前記他方のＲＡＭ部に載置される第２インタポーザと、前記第１インタポーザを載置する第３インタポーザ又はパッケージ基板と、前記第２インタポーザ及び前記第３インタポーザ又はパッケージ基板を電気的に接続するボンディングワイヤと、を更に備えることが好ましい。
また、半導体モジュールは、前記他方のＲＡＭ部に載置される第２インタポーザと、前記第１インタポーザ及び前記第２インタポーザを電気的に接続する柱状部と、を更に備えることが好ましい。
また、前記他方のＲＡＭ部と前記論理チップとに載置されるヒートシンク部を更に備えることが好ましい。
また、前記ヒートシンク部は、少なくとも前記他方のＲＡＭ部及び前記論理チップのいずれか一方に隣接するスペーサ部を備えることが好ましい。
また、一対の前記ＲＡＭ部のそれぞれは、平面視同じ形状及び大きさの積層型ＲＡＭモジュールを含むことが好ましい。
本発明によれば、論理チップ及びＲＡＭ間のバンド幅（帯域幅）を向上することが可能な半導体モジュールを提供することができる。
本発明の第１実施形態に係る半導体モジュールを示す概略平面図である。 第１実施形態の半導体モジュールの積層型ＲＡＭモジュールを示す断面図である。 図１のＡ−Ａ線断面図である。 第１実施形態の半導体モジュールにおいて、ヒートシンク部を実装した断面図である。 第１実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第２実施形態に係る半導体モジュールを示す断面図である。 第２実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第３実施形態に係る半導体モジュールを示す断面図である。 第３実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第４実施形態に係る半導体モジュールを示す概略平面図である。 図１０のＢ−Ｂ線断面図である。 図１１のＲＡＭ部の部分拡大図である。 第４実施形態の半導体モジュールにおける電源供給及びデータ通信の流れを示す概念図である。 本発明の第５実施形態に係る半導体モジュールを示す断面図である。
以下、本発明に係る半導体モジュールの各実施形態について図面を参照して説明する。
各実施形態に係る半導体モジュールは、例えば、演算装置（以下、論理チップという）と、積層型ＲＡＭとをインタポーザ上に配置したＳＩＰ（system in a package）である。半導体モジュールは、他のインタポーザ上に配置され、マイクロバンプを用いて電気的に接続される。半導体モジュールは、他のインタポーザから電源を得るとともに、他のインタポーザとの間でデータ送受信が可能な装置である。なお、以下の各実施形態において、ＭＰＵを論理チップの一例として説明する。
［第１実施形態］
次に、本発明の第１実施形態に係る半導体モジュール１について、図１〜図５を参照して説明する。
半導体モジュール１は、図１〜図４に示すように、第１インタポーザ１０と、ＭＰＵ２０と、一対のＲＡＭ部３０と、接続部４０と、ヒートシンク部５０と、を備える。
第１インタポーザ１０は、図１及び図３に示すように、平面視矩形の板状体であり、内部に電気回路が形成される。第１インタポーザ１０は、後述するＭＰＵ２０及び一対のＲＡＭ部３０のそれぞれに電気的に接続される。第１インタポーザ１０は、他のインタポーザ又はパッケージ基板（図示せず）上に配置され、一方の面（下面）が、例えば、マイクロバンプＭ１を用いて他のインタポーザ又はパッケージ基板に電気的に接続される。なお、以下において、第１インタポーザ１０の厚さ方向は、積層方向Ｃとして説明される。また、積層方向Ｃのうち、第１インタポーザ１０から他のインタポーザ又はパッケージ基板に向かう方向は、下方として説明される。また、積層方向Ｃのうち、下方とは逆側の方向は、上方として説明される。
ＭＰＵ２０は、平面視矩形の板状体である。ＭＰＵ２０は、図３に示すように、下面側に電源端子、通信端子、及びグラウンド端子として機能する回路面２１が配置される。ＭＰＵ２０の回路面２１は、第１インタポーザ１０の上面に構成されるピラーＰ（例えば、Ｃｕピラー）を介して第１インタポーザ１０に電気的に接続される。
一対のＲＡＭ部３０は、それぞれが平面視矩形の積層型ＲＡＭモジュールから構成される。一対のＲＡＭ部３０は、例えば、それぞれが積層型ＤＲＡＭモジュールから構成される。一対のＲＡＭ部３０は、図１に示すように、第１インタポーザ１０の上面に配置され、特に制限されないが、ＭＰＵ２０を囲むように配置され得る。本実施形態において、特に制限されないが、一対のＲＡＭ部３０は、８つ配置され、ＭＰＵ２０の一辺ごとに２組ずつ配置され得る。一対のＲＡＭ部３０のそれぞれは、平面視同じ形状及び大きさの積層型ＲＡＭモジュールを含む。例えば、一対のＲＡＭ部３０のそれぞれは、同一ロットで製作され得る。
一対のＲＡＭ部３０の一方（以下、一方のＲＡＭ部３０ａという）は、図３に示すように、第１インタポーザ１０に載置される。また、一方のＲＡＭ部３０ａの一端部は、後述する接続部４０を介してＭＰＵ２０の一端部と積層方向Ｃで重なって配置される。具体的には、一方のＲＡＭ部３０ａの一端部は、ＭＰＵ２０の一端部と第１インタポーザ１０との間に介在するように配置される。複数の一方のＲＡＭ部３０ａが第１インタポーザ１０上に配置されることで、複数の一方のＲＡＭ部３０ａによって囲まれる矩形の領域が形成される。一方のＲＡＭ部３０ａによって形成される矩形の領域は、ＭＰＵ２０の下面の面積よりも小さい面積となるように形成される。一方のＲＡＭ部３０ａの第１インタポーザ１０の上面に対向する下面は、マイクロバンプＭ２を用いて第１インタポーザ１０と電気的に接続される。
一対のＲＡＭ部３０の他方（以下、他方のＲＡＭ部３０ｂという）は、図１及び図３に示すように、後述する接続部４０を介して一方のＲＡＭ部３０ａに重ね合わされる。また、他方のＲＡＭ部３０ｂは、ＭＰＵ２０の外周に沿って配置される。即ち、他方のＲＡＭ部３０ｂは、ＭＰＵ２０に隣接配置され、積層方向Ｃに対して垂直な一端面（一側面）がＭＰＵ２０の一側面と対向配置される。
複数の他方のＲＡＭ部３０ｂが一方のＲＡＭ部３０ａ上に配置されることで、複数の他方のＲＡＭ部３０ｂによって囲まれる矩形の領域が形成される。他方のＲＡＭ部３０ｂによって形成される矩形の領域は、ＭＰＵ２０の下面の面積以上の面積となるように形成される。即ち、他方のＲＡＭ部３０ｂは、ＭＰＵ２０と重ね合わされる一方のＲＡＭ部３０ａの重ね幅Ｌ（第１インタポーザ１０とＭＰＵ２０との間に介在する一方のＲＡＭ部３０ａの一端部の入り込み長さ）以上にずれた状態で一方のＲＡＭ部３０ａに重ね合わされる。これにより、他方のＲＡＭ部３０ｂは、一方のＲＡＭ部３０ａ一端部とは逆側の他端縁から重ね幅Ｌ以上だけ突出して配置される。
以上の一対のＲＡＭ部３０のそれぞれは、図２に示すように、メモリ部３１と、インタフェースチップ３２と、を備える。本実施形態において、一対のＲＡＭ部３０のそれぞれは、第１インタポーザ１０に対向する面（下面）とは逆の面（上面）側に後述するインタフェースチップ３２が配置される。即ち、一方のＲＡＭ部３０ａの後述するインタフェースチップ３２は、後述する接続部４０を介してＭＰＵ２０の回路面２１に対向配置される。また、他方のＲＡＭ部３０ｂの後述するインタフェースチップ３２は、後述する接続部４０に対向する面（下面）とは逆の面（上面）側に配置される。
メモリ部３１は、平面視矩形の板状体に形成され、メモリ回路３３ａが積層されて形成される。具体的には、メモリ部３１は、上面にメモリ回路３３ａを有する平面視矩形の板状体のダイ３３ｂが積層方向Ｃに積層されて形成される。ダイ３３ｂは内部に回路が形成されたＳｉ基板であり、積層されたダイ３３ｂのそれぞれは、隣接するダイ３３ｂと電気的に接続される。積層されるダイ３３ｂの間を接続する電源端子及びグラウンド端子は、例えば、バンプレスＴＳＶにより形成され、信号線がＴＣＩ（ThruChip Interface）により形成される。
インタフェースチップ３２は、平面視矩形の板状体に形成される。インタフェースチップ３２は、メモリ部３１の一端側（上面側）に積層される。具体的には、インタフェースチップ３２は、積層方向Ｃにおいて最も上方に積層されたダイ３３ｂのメモリ回路３３ａ上に積層される。インタフェースチップ３２の上面には、通信用の通信回路３２ａが形成される。インタフェースチップ３２及びメモリ部３１の間を接続する電源端子及びグラウンド端子は、例えば、バンプレスＴＳＶにより形成され、信号線がＴＣＩにより形成される。
接続部４０は、ＭＰＵ２０と一対のＲＡＭ部３０のそれぞれとを接続する通信インタフェースであり、例えば層状に形成される。接続部４０は、ＭＰＵ２０と一対のＲＡＭ部３０との間を通信可能に接続する。即ち、ＭＰＵ２０及び一対のＲＡＭ部３０は、通信可能に接続される。接続部４０は、一方のＲＡＭ部３０ａの面のうち、第１インタポーザ１０に載置される面（下面）とは逆の面（上面）に配置される。即ち、接続部４０は、一部分が一対のＲＡＭ部３０に挟まれて配置され、他の一部分が一方のＲＡＭ部３０ａ及びＭＰＵ２０に挟まれて配置される。接続部４０は、例えば、異方性導電膜（ＡＣＦ）であり、電源端子及び信号線として機能する。
ヒートシンク部５０は、図４に示すように、他方のＲＡＭ部３０ｂとＭＰＵ２０とに載置される。即ち、ヒートシンク部５０は、他方のＲＡＭ部３０ｂとＭＰＵ２０とに跨って配置される。本実施形態において、ヒートシンク部５０は、他方のＲＡＭ部３０ｂ及びＭＰＵ２０の上面（第１インタポーザ１０に対向する面とは逆の面）を覆うように配置される。ヒートシンク部５０と他方のＲＡＭ部３０ｂとＭＰＵ２０との間に熱伝導率の高いペーストや接着剤、あるいはその他の板状の物質を挟んで構成しても良い。
次に、半導体モジュール１の動作について説明する。
まず、図５に示すように、第１インタポーザ１０から、ＭＰＵ２０に電源Ｗ１が供給される。また、第１インタポーザ１０から、一方のＲＡＭ部３０ａに電源Ｗ２が供給される。一方のＲＡＭ部３０ａに供給された電源Ｗ１は、接続部４０を介して他方のＲＡＭ部３０ｂにも供給される。また、ＭＰＵ２０は、第１インタポーザ１０とグラウンド接続される（グラウンドＧ１）。一対のＲＡＭ部３０は、第１インタポーザ１０とグラウンド接続（グラウンドＧ２）される。なお、接続部４０を介してインタフェースチップ３２からＭＰＵ２０に電源Ｗ４とグラウンドＧ４を供給しても良い。
一対のＲＡＭ部３０にデータがストアされる場合、まず、第１インタポーザ１０からＭＰＵ２０にデータＤ１が送られる。ＭＰＵ２０は、データＤ１に基づいて演算した演算結果をストア信号（データＤ２）として、一対のＲＡＭ部３０に送る。即ち、ＭＰＵ２０から送られたストア信号は、ＭＰＵ２０の回路面２１及び接続部４０を通り、一方のＲＡＭ部３０ａのインタフェースチップ３２に送られる。
インタフェースチップ３２は、ストア信号に含まれるアドレスに基づいて、ストア信号に含まれるデータをメモリ部３１にストアする（データＤ３）。この際、インタフェースチップ３２は、他方のＲＡＭ部３０ｂについても制御する。即ち、インタフェースチップ３２は、ストア信号に含まれるアドレスが他方のＲＡＭ部３０ｂに含まれる場合、他方のＲＡＭ部３０ｂの該当するアドレスにストア信号に含まれるデータをストアする。
一方、一対のＲＡＭ部３０からデータがロードされる場合、まず、第１インタポーザ１０からＭＰＵ２０にロード信号が送られる（データＤ６）。即ち、ＭＰＵ２０から送られたロード信号は、ＭＰＵ２０の回路面２１及び接続部４０を通り、一方のＲＡＭ部３０ａのインタフェースチップ３２に送られる。
インタフェースチップ３２は、ロード信号に含まれるアドレスに基づいて、メモリ部３１の該当するアドレスからデータをロードする（データＤ５）。この際、インタフェースチップ３２は、他方のＲＡＭ部３０ｂについても制御する。即ち、インタフェースチップ３２は、ロード信号に含まれるアドレスが他方のＲＡＭ部３０ｂに含まれる場合、他方のＲＡＭ部３０ｂの該当するアドレスからデータをロードする。インタフェースチップ３２は、ロードしたデータについて接続部４０を介してＭＰＵ２０に送る（データＤ４）。
以上のような第１実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（１）半導体モジュール１を、ＭＰＵ２０（論理チップ）と、それぞれが積層型ＲＡＭモジュールから構成される一対のＲＡＭ部３０と、ＭＰＵ２０及び一対のＲＡＭ部３０のそれぞれに電気的に接続される第１インタポーザ１０と、ＭＰＵ２０と一対のＲＡＭ部３０のそれぞれとの間を通信可能に接続する接続部４０と、を含んで構成した。そして、一対のＲＡＭ部３０の一方の一端部を、接続部４０を介してＭＰＵ２０の一端部と積層方向Ｃで重ねて配置し、一対のＲＡＭ部３０の他方を、接続部４０を介して一方のＲＡＭ部３０ａに重ね合わされるとともに、ＭＰＵ２０の外周のすくなくとも１辺に沿って配置した。これにより、ＭＰＵ２０と一対のＲＡＭ部３０のそれぞれとを接続部４０により直接的に接続可能であるので、ＭＰＵ２０と一対のＲＡＭ部３０のそれぞれとの間の信号線を短くすることができる。よって、ＭＰＵ２０と一対のＲＡＭ部３０との間のバンド幅を広くすることができる。また、ＲＡＭ部３０を積層型ＲＡＭモジュールで一対に構成することによりＲＡＭ部３０の容量を容易に増加させることができる。さらに、積層型ＲＡＭモジュールを別々に製作でき、単体の積層型ＲＡＭモジュールでＲＡＭ部３０を製作する場合に比べ歩留りを向上できる。
（２）一対のＲＡＭ部３０のそれぞれを、メモリ回路３３ａが積層されたメモリ部３１と、メモリ部３１の一端側に積層されるインタフェースチップ３２と、を含んで構成した。これにより、インタフェースチップ３２を用いてメモリ部３１を制御することができる。よって、メモリ部３１を好適に制御できる。
（３）一対のＲＡＭ部３０のそれぞれを、第１インタポーザ１０に対向する面とは逆の面側にインタフェースチップ３２を配置した。これにより、ＲＡＭ部３０の積層方向の向きを変更することなく配置することができるので、製作の容易性が向上する。
（４）半導体モジュール１を更に、他方のＲＡＭ部３０ｂとＭＰＵ２０とに載置されるヒートシンク部５０を含んで構成した。これにより、ＲＡＭ部３０及びＭＰＵ２０の双方から効率的な放熱をすることができる。
（５）一対のＲＡＭ部３０のそれぞれを、平面視同じ形状及び大きさの積層型ＲＡＭモジュールを含んで構成した。これにより、一対のＲＡＭ部３０のそれぞれに対応する積層型ＲＡＭモジュールを個別の規格で製作せずともよいので、製作コストを下げることができる。
（６）接続部４０を介してインタフェースチップ３２からＭＰＵ２０に電源Ｗ４とグラウンドＧ４を供給した。これによりインタフェースチップ３２とＭＰＵ２０との間の信号線を駆動する駆動回路に共通の電源を供給することができ、電源ノイズの位相ずれによる誤動作を効果的に抑制することができる。
［第２実施形態］
次に、本発明の第２実施形態に係る半導体モジュール１Ａについて、図６及び図７を参照して説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体モジュール１Ａは、図６に示すように、一対のＲＡＭ部３０のそれぞれが、インタフェースチップ３２を対向させて配置される点で第１実施形態と異なる。第２実施形態に係る半導体モジュール１Ａは、図７に示すように、一方のＲＡＭ部３０ａのインタフェースチップ３２と他方のＲＡＭ部３０ｂのそれぞれのインタフェースチップ３２が、それぞれのＲＡＭ部３０のメモリ部３１を管理する点で第１実施形態と異なる。
以上のような第２実施形態に係る半導体モジュール１Ａによれば、以下の効果を奏する。
（７）一対のＲＡＭ部３０のそれぞれを、インタフェースチップ３２を対向させて配置した。これにより、一対のＲＡＭ部３０のそれぞれを別々のインタフェースチップ３２で制御することができる。
［第３実施形態］
次に、本発明の第３実施形態に係る半導体モジュール１Ｂについて、図８及び図９を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係る半導体モジュール１Ｂは、図８に示すように、他方のＲＡＭ部３０ｂが、メモリ部３１のみで構成されている点で第１及び第２実施形態と異なる。第３実施形態に係る半導体モジュール１Ｂでは、図９に示すように、第１実施形態と同様に、一方のＲＡＭ部３０ａのインタフェースチップ３２が一対のＲＡＭ部３０の双方を管理する。
以上のような第３実施形態に係る半導体モジュール１Ｂによれば、以下の効果を奏する。
（８）他方のＲＡＭ部３０ｂを、メモリ部３１のみで構成した。これにより、半導体モジュール１Ｂの歩留まりを向上できるとともに、製作コストを低減できる。
［第４実施形態］
次に、本発明の第４実施形態に係る半導体モジュール１Ｃについて、図１０〜図１３を参照して説明する。第４実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第４実施形態に係る半導体モジュール１Ｃは、図１０〜図１２に示すように、第２インタポーザ６０と、第３インタポーザ又はパッケージ基板８０と、ボンディングワイヤ７０と、を備える点で第２実施形態と異なる。
第２インタポーザ６０は、平面視矩形に形成される。第２インタポーザ６０は、例えば、他方のＲＡＭ部３０ｂ上に載置され、他方のＲＡＭ部３０ｂとマイクロバンプＭ３を用いて電気的に接続される。本実施形態において、第２インタポーザ６０は、平面視において、他方のＲＡＭ部３０ｂと概略同じ形状及び同じ大きさで形成される。
第３インタポーザ又はパッケージ基板８０は、第１インタポーザ１０を載置する。第３インタポーザ又はパッケージ基板８０は、第１インタポーザ１０とマイクロバンプＭ１を用いて電気的に接続される。
ボンディングワイヤ７０は、他方のＲＡＭ部３０ｂに電源Ｗ３とグラウンドＧ３を供給するために配置される。ボンディングワイヤ７０の一端は、ボンディングパッド等を用いて第３インタポーザ又はパッケージ基板８０に接続され、他端がボンディングパッド等を用いて第２インタポーザ６０に接続される。
次に、半導体モジュール１Ｃの動作を説明する。
図１３に示すように、第２インタポーザ６０には、ボンディングワイヤ７０を介して第３インタポーザ又はパッケージ基板８０から電源Ｗ３が供給される。他方のＲＡＭ部３０ｂには、第２インタポーザ６０から電源Ｗ３が供給される。他方のＲＡＭ部３０ｂは、第２インタポーザ６０とグラウンド接続（グラウンドＧ３）される。
以上のような第４実施形態に係る半導体モジュール１Ｃによれば、以下の効果を奏する。
（９）半導体モジュール１Ｃを更に、他方のＲＡＭ部３０ｂに載置される第２インタポーザ６０と、第１インタポーザ１０を載置する第３インタポーザ又はパッケージ基板８０と、第２インタポーザ６０及び第３インタポーザ又はパッケージ基板８０を電気的に接続するボンディングワイヤ７０と、を含んで構成した。これにより、一対のＲＡＭ部３０のそれぞれに別々に電力を供給できるので、電力をＲＡＭ部３０に安定供給できる。
［第５実施形態］
次に、本発明の第５実施形態に係る半導体モジュール１Ｄについて、図１４を参照して説明する。第５実施形態の説明にあたって、同一構成については同一符号を付し、その説明を省略もしくは簡略化する。
第５実施形態に係る半導体モジュール１Ｄは、図１４に示すように、ボンディングワイヤ７０に代えて、導電性の柱状部９０を備える点で第５実施形態と異なる。
柱状部９０は、例えば、Ｃｕピラーであり、他方のＲＡＭ部３０ｂに電源Ｗ５とグラウンドＧ５を供給するために配置される。柱状部９０の一端は、第１インタポーザ１０の上面に接続され、他端が第２インタポーザ６０の下面に接続される。柱状部９０は、第２インタポーザ６０の下面の４辺のうち、ＭＰＵ２０から最も離れた位置の辺に沿って複数本配置される。換言すると、柱状部９０は、第２インタポーザ６０の下面のＭＰＵ２０の外周に沿って配置される２辺のうち、より遠い側の辺に沿って複数本配置される。本実施形態において、柱状部９０は、一対のＲＡＭ部３０（第２インタポーザ６０）毎に６本配置される。
次に、半導体モジュール１Ｄの動作を説明する。
図１４に示すように、第２インタポーザ６０には、柱状部９０を介して第１インタポーザ１０から電源Ｗ５が供給される。また、第２インタポーザ６０は、第１インタポーザ１０とグラウンド接続（グラウンドＧ５）される。
以上のような第５実施形態に係る半導体モジュール１Ｄによれば、以下の効果を奏する。
（１０）半導体モジュール１Ｄを更に、他方のＲＡＭ部３０ｂに載置される第２インタポーザ６０と、第１インタポーザ１０及び第２インタポーザ６０を電気的に接続する柱状部９０と、を含んで構成した。これにより、一対のＲＡＭ部３０のそれぞれに別々に電力を供給できるので、電力をＲＡＭ部３０に安定供給できる。また、柱状部９０の他端が他方のＲＡＭ部３０ｂに対向する第２インタポーザ６０の下面に接続されるので、第２インタポーザ６０の下面側に、柱状部９０の接続位置と、他方のＲＡＭ部３０ｂの接続位置との両者を配置できる。これにより、第２インタポーザ６０を貫通させることなく、柱状部９０から他方のＲＡＭ部３０ｂに電源（電源Ｗ３，Ｗ５）及びグラウンド（グラウンドＧ３，Ｇ５）を供給できるので、半導体モジュール１Ｄの製作コストを低下させることができる。
［第６実施形態］
次に、本発明の第６実施形態に係る半導体モジュールについて説明する。第６実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第５実施形態に係る半導体モジュールは、ヒートシンク部５０がスペーサ部（図示せず）を備える点で第１〜第５実施形態と異なる。
スペーサ部は、ＭＰＵ２０の上面と、他方のＲＡＭ部３０ｂとの上面との間に段差がある場合に、段差を埋める厚さで形成される。スペーサ部は、少なくとも他方のＲＡＭ部３０ｂ及びＭＰＵ２０のいずれか一方に隣接する。スペーサ部は、他方のＲＡＭ部３０ｂ又はＭＰＵ２０の上面と接触可能なように対向面を平面で形成される。
以上のような第６実施形態に係る半導体モジュールによれば、以下の効果を奏する。
（１１）ヒートシンク部を、少なくとも他方のＲＡＭ部３０ｂ及びＭＰＵ２０のいずれか一方に隣接するスペーサ部を含んで構成した。これにより、ＲＡＭ部及びＭＰＵ２０の間が面一でない場合であっても、ヒートシンク部を設置することができる。
以上、本発明の半導体モジュールの好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
例えば、上記実施形態において、積層されるダイ３３ｂの間を接続する電源端子及びグラウンド端子を、バンプレスＴＳＶとし、信号線をＴＣＩとした。また、インタフェースチップ３２及びメモリ部３１の間を接続する電源端子及びグラウンド端子の組み合わせを、バンプレスＴＳＶとし、信号線をＴＣＩとしたが、これに限定されない。例えば、以下の表１に示す組み合わせにすることができる。
Figure 0006798728
 なお、ＴＣＩとは、ThruChip Interfaceの略称である。
また、上記実施形態において、接続部４０をＡＣＦとしたが、これに限定されない。例えば、接続部４０を以下の表２のように構成できる。
Figure 0006798728
また、上記第４実施形態において、ヒートシンク部５０は、ボンディングワイヤ７０と第２インタポーザ６０との接続部分に重ならない大きさで形成されても良い。他の変形例として、ヒートシンク部５０は、第２インタポーザ６０からのボンディングワイヤ７０の高さよりも大きい高さであり、ボンディングワイヤ７０と第２インタポーザ６０との接続部分に重ならない大きさのスペーサ部を備えていても良い。
また、上記実施系形態において、第１インタポーザ１０からＭＰＵ２０及び一対のＲＡＭ部３０に電源Ｗ１，Ｗ２を供給するとしたが、これに限定されない。例えば、図５に示すように、ＭＰＵ２０から電源Ｗ４及びグラウンドＧ４が供給されてもよく、逆に、一対のＲＡＭ部３０から電源Ｗ４及びグラウンドＧ４が供給されても良い。
また、演算装置はＭＰＵに限定されず、広く論理チップ全般に適用されても良く、メモリはＤＲＡＭに限定されず、広く不揮発性ＲＡＭ（例えばＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭ等）を含むＲＡＭ（Random Access Memory）全般に適用されても良い。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 半導体モジュール
１０ 第１インタポーザ
２０ ＭＰＵ
３０ 一対のＲＡＭ部
３０ａ 一方のＲＡＭ部
３０ｂ 他方のＲＡＭ部
３１ メモリ部
３２ インタフェースチップ
４０ 接続部
５０ ヒートシンク部
６０ 第２インタポーザ
７０ ボンディングワイヤ
８０ 第３インタポーザ又はパッケージ基板

Claims (10)

  1. 論理チップと、
    それぞれが積層型ＲＡＭモジュールから構成される一対のＲＡＭ部と、
    前記論理チップ及び一対の前記ＲＡＭ部のそれぞれに電気的に接続される第１インタポーザと、
    前記論理チップと一対の前記ＲＡＭ部のそれぞれとの間を通信可能に接続する接続部と、
    を備え、
    一方の前記ＲＡＭ部は、前記第１インタポーザに載置されるとともに、一端部が前記接続部を介して前記論理チップの一端部と積層方向で重なって配置され、
    他方の前記ＲＡＭ部は、前記接続部を介して一方の前記ＲＡＭ部に重ね合わされるとともに、前記論理チップの外周の少なくとも１辺に沿って配置されることを特徴とする半導体モジュール。
  2. 一対の前記ＲＡＭ部のそれぞれは、
    メモリ回路が積層されたメモリ部と、
    前記メモリ部の一端側に積層されるインタフェースチップと、
    を備える請求項１に記載の半導体モジュール。
  3. 一対の前記ＲＡＭ部のそれぞれは、前記インタフェースチップを対向させて配置される請求項２に記載の半導体モジュール。
  4. 一対の前記ＲＡＭ部のそれぞれは、前記第１インタポーザに対向する面とは逆の面側に前記インタフェースチップが配置される請求項２に記載の半導体モジュール。
  5. 前記他方のＲＡＭ部は、前記メモリ部のみで構成される請求項２に記載の半導体モジュール。
  6. 前記他方のＲＡＭ部に載置される第２インタポーザと、
    前記第１インタポーザを載置する第３インタポーザ又はパッケージ基板と、
    前記第２インタポーザ及び、前記第３インタポーザ又はパッケージ基板を電気的に接続するボンディングワイヤと、
    を更に備える請求項１〜５のいずれかに記載の半導体モジュール。
  7. 前記他方のＲＡＭ部に載置される第２インタポーザと、
    前記第１インタポーザ及び前記第２インタポーザを電気的に接続する柱状部と、
    を更に備える請求項１〜５のいずれかに記載の半導体モジュール。
  8. 前記他方のＲＡＭ部と前記論理チップとに載置されるヒートシンク部を更に備える請求項１〜７のいずれかに記載の半導体モジュール。
  9. 前記ヒートシンク部は、少なくとも前記他方のＲＡＭ部及び前記論理チップのいずれか一方に隣接するスペーサ部を備える請求項８に記載の半導体モジュール。
  10. 一対の前記ＲＡＭ部のそれぞれは、平面視同じ形状及び大きさの積層型ＲＡＭモジュールを含む請求項１〜９のいずれかに記載の半導体モジュール。
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