WO2023223472A1 - 半導体モジュール及びその製造方法 - Google Patents

半導体モジュール及びその製造方法 Download PDF

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semiconductor module
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pillar
rewiring layer
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一彦 梶谷
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ウルトラメモリ株式会社
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Definitions

  • the present invention relates to a semiconductor module and a manufacturing method thereof.
  • RAM volatile memories
  • DRAM Dynamic Random Access Memory
  • logic chips arithmetic units
  • logic chips larger capacities that can withstand increases in the amount of data. Therefore, attempts have been made to increase the capacity of memories (memory cell arrays, memory chips) by miniaturizing them and increasing the number of cells in a planar manner. On the other hand, this type of capacity increase has reached its limit due to the susceptibility to noise caused by miniaturization and the increase in chip area.
  • Non-Patent Document 1 a semiconductor module in which a logic chip and a DRAM are arranged in an overlapping manner is known (for example, see Non-Patent Document 1).
  • an SOC System-on-a-chip
  • an LPDDR Low Power DDR
  • bumps for flip chips are not used in the SOC. This allows for the creation of thin semiconductor modules. Therefore, it would be more preferable if the semiconductor module could be made thinner.
  • the present invention was made in view of the above-mentioned problems, and an object of the present invention is to provide a semiconductor module that can be made thinner and a method for manufacturing the same.
  • the present invention provides a method for manufacturing a semiconductor module including a plurality of chips, including a first chip placement step of placing a first chip, and a step of placing a first chip on one side of the first chip and electrically connecting it to a second chip. a redistribution layer forming step of forming a redistribution layer to be redistributed; and a redistribution layer forming step on the other side of the redistribution layer opposite to the first chip, and at a position overlapping with the first chip in the direction opposite to the first chip.
  • the present invention relates to a method for manufacturing a semiconductor module, including a substrate placement step.
  • the first chip placement step is performed after the rewiring layer formation step, and the second chip placement step, the pillar formation step, and the substrate placement step are performed after the first chip placement step. It is preferable to
  • the second chip placement step and the pillar formation step are performed after the substrate placement step, and the rewiring layer formation step and the first chip placement step are performed in the second chip placement step and the pillar formation step. Preferably, it is carried out after.
  • the second chip placement step and the pillar formation step are performed after the rewiring layer formation step, and the first chip placement step and the substrate placement step are performed in the second chip placement step and the pillar formation step. Preferably, it is carried out after.
  • the method further includes, following the first chip arrangement step, a connecting step of electrically connecting the first chip and the rewiring layer.
  • connection process is a wire bonding process.
  • the present invention also provides a semiconductor module including a plurality of chips, the semiconductor module including a substrate, a second chip disposed on one side of the substrate, a pillar extending from one side of the substrate, and a space between the substrate and the second chip. a rewiring layer placed across the second chip and electrically connected to the pillar; and a first chip placed on one side of the rewiring layer opposite to the side facing the second chip. and a connection terminal that electrically connects one surface side of the rewiring layer and the first chip.
  • connection terminal includes a bonding wire and a bonding pad.
  • FIG. 1 is a cross-sectional view showing a semiconductor module according to a first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing one process of manufacturing the semiconductor module of the first embodiment.
  • FIG. 3 is a cross-sectional view showing one process of manufacturing the semiconductor module of the first embodiment.
  • FIG. 3 is a cross-sectional view showing one process of manufacturing the semiconductor module of the first embodiment.
  • FIG. 3 is a cross-sectional view showing one process of manufacturing the semiconductor module of the first embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a second embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing the semiconductor module of the second embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a fourth embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a fourth embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a fourth embodiment.
  • FIG. 7 is a cross-sectional view showing one process of manufacturing a semiconductor module according to a fourth embodiment.
  • FIGS. 1 to 18 First, an overview of the semiconductor module 1 according to each embodiment will be explained.
  • the semiconductor module 1 is, for example, a memory section including a plurality of stacked memories and a logic chip (for example, an SOC) arranged in an overlapping manner.
  • the semiconductor module 1 has a memory section and a logic chip arranged in an overlapping manner in the stacking direction of stacked memories.
  • a memory section and a logic chip are arranged in an overlapping manner with a rewiring layer in between.
  • the semiconductor module 1 is made thinner by arranging the memory section and the logic chip with a rewiring layer in between. Furthermore, by manufacturing the memory section and the logic chip at the wafer level, it is possible to manufacture the semiconductor module 1 at low cost.
  • the memory section and the logic chip will be described as a first chip and a second chip.
  • the upper side of the paper in FIG. 1 will be described as one side, and the lower side of the paper will be described as the other side.
  • semiconductor module 1 includes multiple chips. As shown in FIG. 1, the semiconductor module 1 includes a substrate 11, a second chip 12, a pillar 13, a second mold part 14, a rewiring layer 15, a first chip 16, a connection terminal 17, A first mold part 18 is provided.
  • the substrate 11 is, for example, an organic substrate.
  • the substrate 11 may be, for example, a rewiring layer.
  • the substrate 11 is, for example, a plate-shaped body that is rectangular in plan view.
  • the substrate 11 has an electronic circuit 111 therein.
  • the substrate 11 has solder balls 112 on the other side opposite to the one side for electrical connection to other electronic circuits (not shown).
  • the second chip 12 is placed on one side of the substrate 11, for example.
  • the second chip 12 is, for example, a logic chip (SOC).
  • the second chip 12 is placed, for example, on one surface of the substrate 11 in an electrically connected state.
  • the second chip 12 is, for example, surface mounted on one surface of the substrate 11.
  • the second chip 12 is surface mounted on one surface of the substrate 11 by, for example, a fan-out wafer level package (FOWLP).
  • the second chip 12 has a terminal portion 121 for electrically connecting to the substrate 11 on the other surface.
  • the pillar 13 is made of a conductive material (for example, copper).
  • the pillar 13 extends from one side of the substrate 11.
  • the pillar 13 extends from one surface of the substrate 11 in an out-of-plane direction.
  • the pillar 13 has a length that is equal to or exceeds the thickness of the second chip 12, for example.
  • the pillar 13 is arranged around the second chip 12, for example. In this embodiment, the pillars 13 are arranged along the in-plane direction of one surface of the substrate 11 with the second chip 12 interposed therebetween.
  • the pillar 13 is arranged with one end electrically connected to one surface of the substrate 11.
  • the second mold part 14 is constructed using, for example, mold resin.
  • the second mold part 14 is arranged on one side of the substrate 11.
  • the second mold part 14 is configured to have a thickness that matches the height (length) of the pillar 13, for example.
  • the second mold part 14 covers the second chip 12 and the pillar 13 on one side of the substrate 11 .
  • the second mold part 14 is configured so that its outer shape matches the shape of the rectangular substrate 11 when viewed from above.
  • the rewiring layer 15 may be composed of, for example, an organic substrate.
  • the rewiring layer 15 has an electronic circuit 151 inside.
  • the rewiring layer 15 is arranged with the second chip 12 interposed between it and the substrate 11, and is electrically connected to the pillar 13.
  • the rewiring layer 15 is arranged on one side of the substrate 11, for example.
  • the rewiring layer 15 is arranged across the second chip 12 and the pillar 13 in the in-plane direction of one surface of the substrate 11 .
  • the rewiring layer 15 is configured to have a rectangular shape, for example, like the substrate 11 in plan view. Further, the rewiring layer 15 has the same or substantially the same size as the outer shape of the substrate 11 and the second mold part 14 in a plan view.
  • the rewiring layer 15 is arranged to be electrically connected to the other end of the pillar 13 . Further, in this embodiment, the rewiring layer 15 is arranged with the other surface in contact with one surface of the second chip 12.
  • the rewiring layer 15 is configured to have a rectangular shape in accordance with the outer shape of the rectangular substrate 11 in plan view.
  • the first chip 16 is arranged on one side of the rewiring layer 15 opposite to the side facing the second chip 12.
  • the first chip 16 is, for example, a memory section including a plurality of stacked memories 161.
  • the first chip 16 includes, for example, a plurality of stacked memories 161 that are stacked with the stacking direction being in the out-of-plane direction of one surface of the redistribution layer 15. Further, the first chip 16 includes a plurality of stacked memories 161 whose arrangement positions are shifted in the in-plane direction of one surface of the redistribution layer 15 (in the direction crossing the stacking direction).
  • the first chip 16 includes, for example, a plurality of stacked memories 161 that are adjacent to each other and are arranged at shifted positions in the in-plane direction of one surface of the redistribution layer 15 .
  • the first chip 16 includes, for example, a plurality of stacked memories 161 that are stacked in order with staggered positions in one of the in-plane directions of the redistribution layer 15.
  • the connection terminal 17 is made of, for example, a conductive material (for example, copper, gold, or aluminum).
  • the connection terminal 17 is, for example, a wire or a bonding pad.
  • the connection terminal 17 electrically connects one side of the rewiring layer 15 and the first chip 16 .
  • the connection terminal 17 electrically connects the rewiring layer 15 and the first chip 16 by wire bonding, for example.
  • the connection terminal 17 is provided for each stacked memory 161 of the first chip 16, for example.
  • the connection terminal 17 electrically connects one stacked memory and the rewiring layer 15, for example. In this embodiment, the connection terminal 17 electrically connects one side of the stacked memory 161 and one side of the redistribution layer 15 .
  • the first mold part 18 is constructed using, for example, mold resin.
  • the first mold part 18 is arranged on one side of the rewiring layer 15.
  • the first mold part 18 is configured to have a thickness exceeding the height (thickness) of the first chip 16 and the connection terminals 17 with respect to one surface of the rewiring layer 15, for example.
  • the first mold part 18 covers the first chip 16 and the connection terminals 17 on one side of the rewiring layer 15 .
  • the first mold part 18 is configured to have a rectangular shape, for example, in accordance with the outer shape of the rectangular substrate 11 in plan view.
  • Semiconductor module 1 is electrically connected between substrate 11 and an external electronic circuit via solder balls 112 .
  • the second chip 12 is electrically connected to the substrate 11 and thereby electrically connected to an external electronic circuit.
  • the first chip 16 is electrically connected to the substrate 11 via the connection terminals 17, the rewiring layer 15, and the pillars 13, thereby being electrically connected to an external electronic circuit.
  • the method for manufacturing the semiconductor module 1 includes a first chip placement process, a connection terminal formation process, a first mold part formation process, a rewiring layer formation process, a second chip placement process, a pillar formation process, and a second chip placement process.
  • the method includes a mold part forming step and a substrate arranging step.
  • the first chip 16 is placed as shown in FIG. Specifically, in the first chip placement step, the first chip 16 is placed by stacking stacked memories on the carrier substrate 100.
  • connection terminal forming step the connection terminals 17 electrically connected to the first chip 16 are formed.
  • connection terminal forming step bonding pads are arranged on the carrier substrate 100. Furthermore, in the connection terminal forming step, the bonding pads and one surface of each stacked memory are connected with wires.
  • the first mold part 18 that covers the connection terminals 17 and the first chip 16 is formed.
  • the first mold part 18 is formed using a mold resin. Carrier substrate 100 is then removed.
  • a rewiring layer 15 is formed on one side of the first chip 16 and electrically connected to the second chip 12.
  • a rewiring layer 15 electrically connected to the connection terminal 17 is formed.
  • the second chip 12 is placed on the other surface of the redistribution layer 15 opposite to the surface facing the first chip 16 and at a position overlapping the first chip 16 in the facing direction. .
  • the second chip 12 is placed on the other surface of the redistribution layer 15, with the terminal portion 121 located on the opposite surface (the other surface) of the redistribution layer 15. Ru.
  • the second chip 12 is placed at a position overlapping the first chip 16 in the out-of-plane direction of the rewiring layer 15 .
  • pillars 13 extending from the other surface of the rewiring layer 15 are formed.
  • pillars 13 are formed at positions around the second chip 12 in the in-plane direction of the rewiring layer 15 .
  • a pair of pillars 13 sandwiching the second chip 12 are formed around the second chip 12 in the in-plane direction of the rewiring layer 15 .
  • a second mold part 14 that covers the second chip 12 and pillar 13 is formed.
  • the second mold part 14 is formed using mold resin after the second chip placement process and pillar forming process.
  • the mold resin of the second mold part 14 is ground so that the tip of the terminal part 121 of the second chip 12 and the tip of the pillar 13 are exposed.
  • the substrate 11 electrically connected to the pillar 13 and the second chip 12 is placed.
  • the substrate 11 may be formed using a rewiring layer.
  • solder balls 112 are placed on the other surface of the substrate 11.
  • the terminal portion 121 of the second chip 12 and the pillar 13 are electrically connected to one surface side of the substrate 11.
  • a first chip placement step is performed.
  • a connection terminal forming step is performed.
  • a first mold part forming step is performed.
  • carrier substrate 100 is removed.
  • the rewiring layer forming process is performed by arranging the other surface of the first chip 16 and the exposed portions (bonding pads) of the connection terminals 17 face up.
  • a second chip placement step is performed.
  • a pillar forming step is performed.
  • a second mold part forming step is performed.
  • a substrate placement step is performed. In this way, the semiconductor module 1 is manufactured.
  • a method for manufacturing a semiconductor module 1 including a plurality of chips which includes a first chip placement step of placing a first chip 16, and an electrically connected second chip 12 placed on one side of the first chip 16.
  • the rewiring layer forming step of forming the rewiring layer 15 connected to the rewiring layer 15 is performed on the other side of the rewiring layer 15 opposite to the surface facing the first chip 16, and in the direction facing the first chip 16.
  • a semiconductor module 1 and a manufacturing method thereof according to a second embodiment of the present invention will be described with reference to FIGS. 6 and 7.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
  • the method for manufacturing the semiconductor module 1 according to the second embodiment differs from the first embodiment in that the first chip placement step is performed after the rewiring layer formation step. Furthermore, the method for manufacturing the semiconductor module 1 according to the second embodiment differs from the first embodiment in that the second chip placement step, the pillar formation step, and the substrate placement step are performed after the first chip placement step. .
  • a rewiring layer forming process is performed on the carrier substrate 100.
  • a first chip placement process and a connection terminal formation process are performed on one side of the rewiring layer 15.
  • a first mold part forming step is performed.
  • the carrier substrate 100 is removed.
  • a second chip placement process, a pillar formation process, a second mold part formation process, and a substrate placement process are performed.
  • the semiconductor module 1 and its manufacturing method according to the second embodiment as described above the following effects are achieved.
  • (2) The first chip placement process is performed after the rewiring layer formation process, and the second chip placement process, pillar formation process, and substrate placement process are performed after the first chip placement process. Thereby, the semiconductor module 1 can be manufactured easily.
  • FIGS. 8 to 14 a semiconductor module 1 and a manufacturing method thereof according to a third embodiment of the present invention will be described with reference to FIGS. 8 to 14.
  • the method for manufacturing the semiconductor module 1 according to the third embodiment differs from the first and second embodiments in that the second chip placement step and the pillar formation step are performed after the substrate placement step. Furthermore, the method for manufacturing the semiconductor module 1 according to the third embodiment is such that the rewiring layer forming step and the first chip placement step are performed after the second chip placement step and the pillar forming step. This is different from the second embodiment.
  • a substrate placement process is performed on the carrier substrate 100.
  • the substrate 11 may be formed using a rewiring layer.
  • a second chip placement step and a pillar formation step are performed on one side of the substrate 11.
  • a second mold part forming step is performed.
  • the mold resin of the second mold part 14 is ground so that the tip of the terminal part 121 of the second chip 12 and the tip of the pillar 13 are exposed.
  • a rewiring layer forming step is performed in which a rewiring layer 15 is formed on one side of the substrate 11 so that the pillar 13 and the second chip 12 are sandwiched between the substrate 11 and the rewiring layer 15.
  • a first chip placement process and a connection terminal formation process are performed on one side of the rewiring layer 15.
  • a first mold part forming step is performed.
  • the carrier substrate 100 is removed and the solder balls 112 are placed on the other side of the substrate 11. In this way, the semiconductor module 1 is manufactured.
  • the semiconductor module 1 According to the semiconductor module 1 and its manufacturing method according to the third embodiment as described above, the following effects are achieved. (3) The second chip placement step and the pillar formation step are performed after the substrate placement step, and the rewiring layer formation step and the first chip placement step are performed after the second chip placement step and the pillar formation step. Thereby, the semiconductor module 1 can be manufactured easily.
  • FIGS. 15 to 18 a semiconductor module 1 and a manufacturing method thereof according to a fourth embodiment of the present invention will be described with reference to FIGS. 15 to 18.
  • the semiconductor module 1 and the manufacturing method thereof according to the fourth embodiment differ from the first to third embodiments in that the second chip placement process and the pillar formation process are performed after the rewiring layer formation process.
  • the semiconductor module 1 and the manufacturing method thereof according to the fourth embodiment are the first to third implementations in that the first chip 16 formation and substrate placement steps are performed after the second chip placement step and the pillar formation step. Different from the form.
  • a rewiring layer forming step is performed on the carrier substrate 100.
  • a second chip placement process and a pillar formation process are performed on the rewiring layer 15.
  • a second mold part forming step is performed.
  • the mold resin of the second mold part 14 is ground so that the tip of the terminal part 121 of the second chip 12 and the tip of the pillar 13 are exposed.
  • Carrier substrate 100 is then removed.
  • a first chip placement step and a connection terminal forming step are performed on the rewiring layer 15 with one side of the rewiring layer 15 facing up.
  • a first mold part forming step is performed.
  • a substrate placement process is performed with the other side of the second chip 12 facing up. In this way, the semiconductor module 1 is manufactured.
  • the semiconductor module 1 and the manufacturing method thereof according to the fourth embodiment as described above the following effects are achieved.
  • the second chip placement step and pillar formation step are performed after the rewiring layer formation step, and the first chip 16 formation and substrate placement steps are performed after the second chip placement step and pillar formation step. Thereby, the semiconductor module 1 can be manufactured easily.
  • the method for manufacturing the semiconductor module 1 may include a singulation step of singulating a plurality of semiconductor modules 1.
  • a plurality of semiconductor modules 1 may be formed at the wafer level and then diced.
  • a plurality of semiconductor modules 1 may be formed at the panel level and then separated into individual pieces. Thereby, a plurality of semiconductor modules 1 can be efficiently manufactured.
  • the first chip 16 is a memory section, but the present invention is not limited thereto.
  • the second chip 12 is a logic chip, it is not limited thereto.
  • the first chip 16 may be a logic chip, and the second chip 12 may be a memory section.
  • the plurality of stacked memories 161 may be electrically connected by TSV (Through-Silicon Via). In this case, the plurality of stacked memories 161 may be electrically connected to the substrate 11 or the rewiring layer 15 using microbumps.

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Abstract

厚さを薄くすることが可能な半導体モジュール及びその製造方法を提供すること。 複数のチップを含む半導体モジュールの製造方法であって、第１チップを配置する第１チップ配置工程と、第１チップの一面側に配置され、第２チップに電気的に接続される再配線層を形成する再配線層形成工程と、再配線層の第１チップとの対向面とは逆の他面側であって、第１チップと対向方向において重なる位置に第２チップを配置する第２チップ配置工程と、再配線層の他面から伸びるピラーを形成するピラー形成工程と、ピラー及び第２チップに電気的に接続される基板を配置する基板配置工程と、を備える。

Description

半導体モジュール及びその製造方法
　本発明は、半導体モジュール及びその製造方法に関する。
　従来より、記憶装置としてＤＲＡＭ（Dynamin Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには演算装置（以下、論理チップあるいはロジックチップという）の高性能化及びデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、チップ面積の増加等により、この種の大容量化は限界に達してきている。
　そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。また、データ量の増大に伴い、チップ（ロジックチップ及びメモリチップ）間のデータ通信の高速化が図られている。例えば、論理チップ及びＤＲＡＭを重ねて配置した半導体モジュールが知られている（例えば、非特許文献１参照）。
Ｔａｉｗａｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｍａｎｕｆａｃｔｕｒｉｎｇ　Ｃｏｍｐａｎｙ　Ｒ＆Ｄ，２０１６　ＩＥＥＥ　６６ｔｈ　Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｍｐｏｎｅｎｔｓ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｎｆｅｒｅｎｃｅ　（ＥＣＴＣ）
　特許文献１の半導体モジュールでは、ＳＯＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）と、ＬＰＤＤＲ（Ｌｏｗ　Ｐｏｗｅｒ　ＤＤＲ）とを重ねて二段で配置している。そして、ＳＯＣにはフリップチップ用のバンプを用いていない。これにより、薄い半導体モジュールを実現している。そこで、半導体モジュールをより薄く構成することができればより好適である。
　本発明は、上記のような課題に鑑みてなされたものであり、厚さを薄くすることが可能な半導体モジュール及びその製造方法を提供することを目的とする。
　本発明は、複数のチップを含む半導体モジュールの製造方法であって、第１チップを配置する第１チップ配置工程と、前記第１チップの一面側に配置され、第２チップに電気的に接続される再配線層を形成する再配線層形成工程と、前記再配線層の前記第１チップとの対向面とは逆の他面側であって、前記第１チップと対向方向において重なる位置に前記第２チップを配置する第２チップ配置工程と、前記再配線層の他面から伸びるピラーを形成するピラー形成工程と、前記ピラー及び前記第２チップに電気的に接続される基板を配置する基板配置工程と、を備える半導体モジュールの製造方法に関する。
　また、前記第１チップ配置工程は、前記再配線層形成工程の後に実施され、前記第２チップ配置工程、前記ピラー形成工程、及び前記基板配置工程は、前記第１チップ配置工程の後に実施されるのが好ましい。
　また、前記第２チップ配置工程及び前記ピラー形成工程は、前記基板配置工程の後に実施され、前記再配線層形成工程及び前記第１チップ配置工程は、前記第２チップ配置工程及び前記ピラー形成工程の後に実施されるのが好ましい。
　また、前記第２チップ配置工程及び前記ピラー形成工程は、前記再配線層形成工程の後に実施され、前記第１チップ配置工程及び前記基板配置工程は、前記第２チップ配置工程及び前記ピラー形成工程の後に実施されるのが好ましい。
　また、前記第１チップ配置工程に続いて、前記第１チップと前記再配線層とを電気的に接続する接続工程をさらに含むのが好ましい。
　また、前記接続工程はワイヤボンディング工程であるのが好ましい。　
　また、本発明は、複数のチップを含む半導体モジュールであって、基板と、前記基板の一面側に配置される第２チップと、前記基板の一面側から伸びるピラーと、前記基板との間に前記第２チップを挟んで配置され、前記ピラーと電気的に接続される再配線層と、前記再配線層の前記第２チップに対向する面とは逆の一面側に配置される第１チップと、前記再配線層の一面側と前記第１チップとを電気的に接続する接続端子と、を備える半導体モジュールに関する。
　また、前記接続端子はボンディングワイヤとボンディングパッドを含むのが好ましい。
　本発明によれば、厚さを薄くすることが可能な半導体モジュール及びその製造方法を提供することができる。
本発明の第１実施形態に係る半導体モジュールを示す断面図である。 第１実施形態の半導体モジュールの製造の一過程を示す断面図である。 第１実施形態の半導体モジュールの製造の一過程を示す断面図である。 第１実施形態の半導体モジュールの製造の一過程を示す断面図である。 第１実施形態の半導体モジュールの製造の一過程を示す断面図である。 本発明の第２実施形態に係る半導体モジュールの製造の一過程を示す断面図である。 第２実施形態の半導体モジュールの製造の一過程を示す断面図である。 本発明の第３実施形態に係る半導体モジュールの製造の一過程を示す断面図である。 第３実施形態の半導体モジュールの製造の一過程を示す断面図である。 第３実施形態の半導体モジュールの製造の一過程を示す断面図である。 第３実施形態の半導体モジュールの製造の一過程を示す断面図である。 第３実施形態の半導体モジュールの製造の一過程を示す断面図である。 第３実施形態の半導体モジュールの製造の一過程を示す断面図である。 第３実施形態の半導体モジュールの製造の一過程を示す断面図である。 本発明の第４実施形態に係る半導体モジュールの製造の一過程を示す断面図である。 第４実施形態の半導体モジュールの製造の一過程を示す断面図である。 第４実施形態の半導体モジュールの製造の一過程を示す断面図である。 第４実施形態の半導体モジュールの製造の一過程を示す断面図である。
　以下、本発明の各実施形態に係る半導体モジュール１及びその製造方法について、図１から図１８を参照して説明する。
　まず、各実施形態に係る半導体モジュール１の概要について説明する。
　各実施形態に係る半導体モジュール１は、例えば、複数の積層メモリを含むメモリ部と、論理チップ（例えば、ＳＯＣ）とを重ねて配置したものである。具体的には、半導体モジュール１は、積層メモリの積層方向に、メモリ部及び論理チップを重ねて配置したものである。半導体モジュール１は、例えば、再配線層を挟んで、メモリ部及び論理チップを重ねて配置される。以下の実施形態では、メモリ部及び論理チップについて、再配線層を挟んで配置することにより、半導体モジュール１を薄くすることを図ったものである。また、メモリ部及び論理チップをウェハレベルで製造することにより、半導体モジュール１を安価に製造することを図ったものである。なお、以下の実施形態では、メモリ部及び論理チップは、第１のチップ及び第２のチップとして説明される。なお、以下の実施形態において、図１の紙面上方側を一方、紙面下方側を他方として説明する。
［第１実施形態］
　次に、本発明の第１実施形態に係る半導体モジュール１及びその製造方法について、図１から図５を参照して説明する。
　半導体モジュール１は、複数のチップを含む。半導体モジュール１は、図１に示すように、基板１１と、第２チップ１２と、ピラー１３と、第２モールド部１４と、再配線層１５と、第１チップ１６と、接続端子１７と、第１モールド部１８と、を備える。
　基板１１は、例えば、有機基板である。基板１１は、例えば、再配線層でも良い。基板１１は、例えば、平面視矩形の板状体である。基板１１は、例えば、内部に電子回路１１１を有する。基板１１は、一面とは逆の他面上に、他の電子回路（図示せず）と電気的に接続するためのはんだボール１１２を有する。
　第２チップ１２は、例えば、基板１１の一面側に配置される。本実施形態において、第２チップ１２は、例えば、論理チップ（ＳＯＣ）である。第２チップ１２は、例えば、基板１１の一面上に電気的に接続された状態で配置される。第２チップ１２は、例えば、基板１１の一面に表面実装される。第２チップ１２は、例えば、ファンアウトウェーハレベルパッケージ（ＦＯＷＬＰ）によって基板１１の一面に表面実装される。第２チップ１２は、他面上に、基板１１と電気的に接続するための端子部１２１を有する。
　ピラー１３は、導電性材料（例えば、銅）によって構成される。ピラー１３は、基板１１の一面側から伸びる。ピラー１３は、例えば、基板１１の一面から、面外方向に向けて伸びる。ピラー１３は、例えば、第２チップ１２の厚さと同じ又は超える長さを有する。ピラー１３は、例えば、第２チップ１２の周囲に配置される。本実施形態において、ピラー１３は、基板１１の一面の面内方向に沿って、第２チップ１２を挟んで配置される。ピラー１３は、一端側を基板１１の一面に電気的に接続された状態で配置される。
　第２モールド部１４は、例えば、モールド樹脂を用いて構成される。第２モールド部１４は、基板１１の一面側に配置される。第２モールド部１４は、例えば、ピラー１３の高さ（長さ）に厚さを合わせて構成される。第２モールド部１４は、基板１１の一面側において、第２チップ１２及びピラー１３を覆う。第２モールド部１４は、平面視において、外形を矩形の基板１１の形状に合わせて構成される。
　再配線層１５は、例えば、有機基板で構成されても良い。再配線層１５は、内部に電子回路１５１を有する。再配線層１５は、基板１１との間に第２チップ１２を挟んで配置され、ピラー１３と電気的に接続される。再配線層１５は、例えば、基板１１の一面側に配置される。再配線層１５は、基板１１の一面の面内方向において、第２チップ１２及びピラー１３に跨って配置される。本実施形態において、再配線層１５は、例えば、平面視で基板１１と同様に矩形に構成される。また、再配線層１５は、平面視で外形を基板１１及び第２モールド部１４の外形と同じ又は略同じ大きさで構成される。再配線層１５は、ピラー１３の他端側に電気的に接続された状態で配置される。また、本実施形態において、再配線層１５は、他面側を第２チップ１２の一面側に接触した状態で配置される。再配線層１５は、平面視において、矩形の基板１１の外形に合わせて矩形に構成される。
　第１チップ１６は、再配線層１５の第２チップ１２に対向する面とは逆の一面側に配置される。本実施形態において、第１チップ１６は、例えば、複数の積層メモリ１６１を有するメモリ部である。第１チップ１６は、例えば、再配線層１５の一面の面外方向を積層方向として積層された複数の積層メモリ１６１を有する。また、第１チップ１６は、再配線層１５の一面の面内方向において（積層方向に交差する方向において）、配置位置をずらした複数の積層メモリ１６１を有する。第１チップ１６は、例えば、隣接する積層メモリ１６１であって、再配線層１５の一面の面内方向において位置をずらして配置される複数の積層メモリ１６１を有する。本実施形態において、第１チップ１６は、例えば、再配線層１５の面内方向の一方において、互い違いに位置をずらして順に積層される複数の積層メモリ１６１を有する。
　接続端子１７は、例えば、導電性材料（例えば、銅、金、又はアルミニウム）によって構成される。接続端子１７は、例えば、ワイヤ及びボンディングパッドである。接続端子１７は、再配線層１５の一面側と第１チップ１６とを電気的に接続する。接続端子１７は、例えば、ワイヤボンディングによって、再配線層１５及び第１チップ１６を電気的に接続する。接続端子１７は、例えば、第１チップ１６の積層メモリ１６１ごとに設けられる。接続端子１７は、例えば、１つの積層メモリと再配線層１５とを電気的に接続する。本実施形態において、接続端子１７は、積層メモリ１６１の一面側と再配線層１５の一面側とを電気的に接続する。
　第１モールド部１８は、例えば、モールド樹脂を用いて構成される。第１モールド部１８は、再配線層１５の一面側に配置される。第１モールド部１８は、例えば、再配線層１５の一面に対して、第１チップ１６及び接続端子１７の高さ（厚さ）を超える厚さで構成される。第１モールド部１８は、再配線層１５の一面側において、第１チップ１６及び接続端子１７を覆う。第１モールド部１８は、例えば、平面視において、矩形の基板１１の外形に合わせて矩形に構成される。
　次に、半導体モジュール１の作用について説明する。
　半導体モジュール１は、はんだボール１１２を介して、基板１１と外部の電子回路との間で電気的に接続される。第２チップ１２は、基板１１に電気的に接続されることで、外部の電子回路と電気的に接続される。第１チップ１６は、接続端子１７、再配線層１５、及びピラー１３を介して基板１１に電気的に接続されることで、外部の電子回路と電気的に接続される。
　次に、本実施形態の半導体モジュール１の製造方法について説明する。
　半導体モジュール１の製造方法は、第１チップ配置工程と、接続端子形成工程と、第１モールド部形成工程と、再配線層形成工程と、第２チップ配置工程と、ピラー形成工程と、第２モールド部形成工程と、基板配置工程と、を備える。
　第１チップ配置工程では、図２に示すように、第１チップ１６が配置される。具体的には、第１チップ配置工程では、キャリア基板１００上に積層メモリを積層することにより、第１チップ１６が配置される。
　接続端子形成工程では、第１チップ１６に電気的に接続される接続端子１７が形成される。接続端子形成工程では、キャリア基板１００上にボンディングパッドが配置される。また、接続端子形成工程では、ボンディングパッドとそれぞれの積層メモリの一面とがワイヤで接続される。
　第１モールド部形成工程では、図３に示すように、接続端子１７及び第１チップ１６を覆う第１モールド部１８が形成される。第１モールド部形成工程では、例えば、第１チップ配置工程及び接続端子形成工程の後に、モールド樹脂を用いて第１モールド部１８が形成される。次いで、キャリア基板１００が取り除かれる。
　図４に示すように、再配線層形成工程では、第１チップ１６の一面側に配置され、第２チップ１２に電気的に接続される再配線層１５を形成する。再配線層形成工程では、例えば、接続端子１７に電気的に接続される再配線層１５が形成される。
　第２チップ配置工程では、再配線層１５の第１チップ１６との対向面とは逆の他面側であって、第１チップ１６と対向方向において重なる位置に第２チップ１２が配置される。第２チップ配置工程では、再配線層１５の他面側に、端子部１２１を再配線層１５の他面とは逆の面側（他面側）に位置させた第２チップ１２が配置される。第２チップ配置工程では、再配線層１５の面外方向において、第２チップ１２が第１チップ１６と重なる位置に配置される。
　ピラー形成工程では、再配線層１５の他面から伸びるピラー１３を形成する。ピラー形成工程では、再配線層１５の面内方向において、第２チップ１２の周囲の位置にピラー１３が形成される。本実施形態において、ピラー形成工程では、再配線層１５の面内方向において、第２チップ１２を挟む一対のピラー１３が第２チップ１２の周囲に形成される。
　図５に示すように、第２モールド部形成工程では、第２チップ１２及びピラー１３を覆う第２モールド部１４が形成される。第２モールド部形成工程では、第２チップ配置工程及びピラー形成工程の後に、モールド樹脂を用いて第２モールド部１４が形成される。次いで、第２チップ１２の端子部１２１の先端部及びピラー１３の先端部が露出するように第２モールド部１４のモールド樹脂が研削される。
　基板配置工程では、ピラー１３及び第２チップ１２に電気的に接続される基板１１が配置される。基板１１は再配線層を用いて形成されても良い。また、基板配置工程では、基板１１の他面側にはんだボール１１２が配置される。基板配置工程では、第２チップ１２の端子部１２１とピラー１３とが基板１１の一面側に電気的に接続される。
　次に、半導体モジュール１の製造方法の流れについて説明する。
　まず、図２に示すように、第１チップ配置工程が実施される。次いで、接続端子形成工程が実施される。次いで、第１モールド部形成工程が実施される。次いで、図３に示すように、キャリア基板１００が除去される。
　次いで、図４に示すように、第１チップ１６の他面側及び接続端子１７の露出部（ボンディングパッド）をフェースアップで配置して再配線層形成工程が実施される。次いで、第２チップ配置工程が実施される。次いで、ピラー形成工程が実施される。
　次いで、図５に示すように、第２モールド部形成工程が実施される。次いで、基板配置工程が実施される。これにより、半導体モジュール１が製造される。
　以上のような第１実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（１）複数のチップを含む半導体モジュール１の製造方法であって、第１チップ１６を配置する第１チップ配置工程と、第１チップ１６の一面側に配置され、第２チップ１２に電気的に接続される再配線層１５を形成する再配線層形成工程と、再配線層１５の第１チップ１６との対向面とは逆の他面側であって、第１チップ１６と対向方向において重なる位置に第２チップ１２を配置する第２チップ配置工程と、再配線層１５の他面から伸びるピラー１３を形成するピラー形成工程と、ピラー１３及び第２チップ１２に電気的に接続される基板１１を配置する基板配置工程と、を備える。これにより、第１チップ１６及び第２チップ１２のいずれかをパッケージで製造する場合に比べ、薄いフォームファクターの半導体モジュール１を提供することができる。また、ウェハレベルで製造することができるので、安価に製造することができる。
［第２実施形態］
　次に、本発明の第２実施形態に係る半導体モジュール１及びその製造方法について、図６及び図７を参照して説明する。第２実施形態において、第１実施形態と同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第２実施形態に係る半導体モジュール１の製造方法は、第１チップ配置工程が再配線層形成工程の後に実施される点で第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１の製造方法は、第２チップ配置工程、ピラー形成工程、及び基板配置工程は、第１チップ配置工程の後に実施される点で第１実施形態と異なる。
　まず、図６に示すように、キャリア基板１００に対して再配線層形成工程が実施される。次いで、再配線層１５の一面側に、第１チップ配置工程及び接続端子形成工程が実施される。次いで、第１モールド部形成工程が実施される。
　次いで、図７に示すように、キャリア基板１００が除去される。次いで、第１実施形態と同様に、第２チップ配置工程、ピラー形成工程、第２モールド部形成工程、及び基板配置工程が実施される。
　以上のような第２実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（２）第１チップ配置工程は、再配線層形成工程の後に実施され、第２チップ配置工程、ピラー形成工程、及び基板配置工程は、第１チップ配置工程の後に実施される。これにより、容易に半導体モジュール１を製造することができる。
［第３実施形態］
　次に、本発明の第３実施形態に係る半導体モジュール１及びその製造方法について、図８から図１４を参照して説明する。第３実施形態において、第１及び第２実施形態と同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第３実施形態に係る半導体モジュール１の製造方法は、第２チップ配置工程及びピラー形成工程が、基板配置工程の後に実施される点で第１及び第２実施形態と異なる。また、第３実施形態に係る半導体モジュール１の製造方法は、再配線層形成工程及び第１チップ配置工程が、第２チップ配置工程及びピラー形成工程の後に実施される点で、第１及び第２実施形態と異なる。
　まず、図８に示すように、キャリア基板１００に対して基板配置工程が実施される。基板１１は再配線層を用いて形成されても良い。次いで、図９に示すように、基板１１の一面側に第２チップ配置工程とピラー形成工程とが実施される。次いで、図１０に示すように、第２モールド部形成工程が実施される。次いで、第２チップ１２の端子部１２１の先端部及びピラー１３の先端部が露出するように第２モールド部１４のモールド樹脂が研削される。
　次いで、図１１に示すように、基板１１の一面側に、ピラー１３及び第２チップ１２を基板１１との間で挟むように再配線層１５を形成する再配線層形成工程が実施される。次いで、図１２に示すように、再配線層１５の一面側に対して、第１チップ配置工程及び接続端子形成工程が実施される。次いで、図１３に示すように、第１モールド部形成工程が実施される。次いで、図１４に示すように、キャリア基板１００が除去されて、基板１１の他面側にはんだボール１１２が配置される。これにより、半導体モジュール１が製造される。
　以上のような第３実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（３）第２チップ配置工程及びピラー形成工程は、基板配置工程の後に実施され、再配線層形成工程及び第１チップ配置工程は、第２チップ配置工程及びピラー形成工程の後に実施される。これにより、容易に半導体モジュール１を製造することができる。
［第４実施形態］
　次に、本発明の第４実施形態に係る半導体モジュール１及びその製造方法について、図１５から図１８を参照して説明する。第４実施形態において、第１から第３実施形態と同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第４実施形態に係る半導体モジュール１及びその製造方法は、第２チップ配置工程及びピラー形成工程が、再配線層形成工程の後に実施される点で第１から第３実施形態と異なる。また、第４実施形態に係る半導体モジュール１及びその製造方法は、第１チップ１６形成及び基板配置工程は、第２チップ配置工程及びピラー形成工程の後に実施される点で第１から第３実施形態と異なる。
　まず、図１５に示すように、キャリア基板１００に対して、再配線層形成工程が実施される。次いで、再配線層１５に対して、第２チップ配置工程及びピラー形成工程が実施される。次いで、図１６に示すように、第２モールド部形成工程が実施される。次いで、第２チップ１２の端子部１２１の先端部及びピラー１３の先端部が露出するように第２モールド部１４のモールド樹脂が研削される。次いで、キャリア基板１００が除去される。次いで、図１７に示すように、再配線層１５の一面側をフェースアップにして、再配線層１５に対して第１チップ配置工程及び接続端子形成工程が実施される。次いで、図１８に示すように、第１モールド部形成工程が実施される。次いで、第２チップ１２の他面側をフェースアップにして、基板配置工程が実施される。これにより、半導体モジュール１が製造される。
　以上のような第４実施形態に係る半導体モジュール１及びその製造方法によれば、以下の効果を奏する。
（４）第２チップ配置工程及びピラー形成工程は、再配線層形成工程の後に実施され、第１チップ１６形成及び基板配置工程は、第２チップ配置工程及びピラー形成工程の後に実施される。これにより、容易に半導体モジュール１を製造することができる。
　以上、本発明の半導体モジュール及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
　例えば、上記実施形態において、半導体モジュール１の製造方法は、複数の半導体モジュール１を個片化する個片化工程を備えてもよい。半導体モジュール１の製造方法は、複数の半導体モジュール１をウェハレベルで形成した後に、個片化してもよい。半導体モジュール１の製造方法は、複数の半導体モジュール１をパネルレベルで形成した後に、個片化してもよい。これにより、複数の半導体モジュール１を効率的に製造することができる。
　また、上記実施形態において、第１チップ１６がメモリ部としたがこれに制限されない。また、第２チップ１２が論理チップとたがこれに制限されない。第１チップ１６が論理チップであり、第２チップ１２がメモリ部であってもよい。また、複数の積層メモリ１６１は、ＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）で電気的に接続されてもよい。この場合、複数の積層メモリ１６１は、マイクロバンプを用いて基板１１又は再配線層１５と電気的に接続されてよい。
１　半導体モジュール
１１　基板
１２　第２チップ
１３　ピラー
１４　第２モールド部
１５　再配線層
１６　第１チップ
１７　接続端子
１８　第１モールド部
１１２　はんだボール

Claims (8)

  1. 　複数のチップを含む半導体モジュールの製造方法であって、
    　第１チップを配置する第１チップ配置工程と、
    　前記第１チップの一面側に配置され、第２チップに電気的に接続される再配線層を形成する再配線層形成工程と、
    　前記再配線層の前記第１チップとの対向面とは逆の他面側であって、前記第１チップと対向方向において重なる位置に前記第２チップを配置する第２チップ配置工程と、
    　前記再配線層の他面から伸びるピラーを形成するピラー形成工程と、
    　前記ピラー及び前記第２チップに電気的に接続される基板を配置する基板配置工程と、
    を備える半導体モジュールの製造方法。
  2. 　前記第１チップ配置工程は、前記再配線層形成工程の後に実施され、
    　前記第２チップ配置工程、前記ピラー形成工程、及び前記基板配置工程は、前記第１チップ配置工程の後に実施される請求項１に記載の半導体モジュールの製造方法。
  3. 　前記第２チップ配置工程及び前記ピラー形成工程は、前記基板配置工程の後に実施され、
    　前記再配線層形成工程及び前記第１チップ配置工程は、前記第２チップ配置工程及び前記ピラー形成工程の後に実施される請求項１に記載の半導体モジュールの製造方法。
  4. 　前記第２チップ配置工程及び前記ピラー形成工程は、前記再配線層形成工程の後に実施され、
    　前記第１チップ配置工程及び前記基板配置工程は、前記第２チップ配置工程及び前記ピラー形成工程の後に実施される請求項１に記載の半導体モジュールの製造方法。
  5. 　前記第１チップ配置工程に続いて、前記第１チップと前記再配線層とを電気的に接続する接続工程をさらに含む請求項１から４のいずれかに記載の半導体モジュールの製造方法。
  6. 　前記接続工程はワイヤボンディング工程である請求項５に記載の半導体モジュールの製造方法。
  7. 　複数のチップを含む半導体モジュールであって、
    　基板と、
    　前記基板の一面側に配置される第２チップと、
    　前記基板の一面側から伸びるピラーと、
    　前記基板との間に前記第２チップを挟んで配置され、前記ピラーと電気的に接続される再配線層と、
    　前記再配線層の前記第２チップに対向する面とは逆の一面側に配置され、積層メモリを有する第１チップと、
    　前記再配線層の一面側と前記第１チップとを電気的に接続する接続端子と、
    を備える半導体モジュール。
  8. 　前記接続端子はボンディングワイヤとボンディングパッドを含む請求項７に記載の半導体モジュール。
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