WO2022215237A1 - モジュール及びその製造方法 - Google Patents

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WO2022215237A1
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memory
module
memories
external
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茂 中原
文武 奥津
雅俊 長谷川
一彦 梶谷
和雄 加藤
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ウルトラメモリ株式会社
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Definitions

  • the present invention relates to a module and its manufacturing method.
  • RAM volatile memories
  • DRAM Dynamic Random Access Memory
  • logic chips arithmetic units
  • an increase in the amount of data Therefore, attempts have been made to increase the capacity by miniaturizing the memory (memory cell array, memory chip) and increasing the number of cells in a plane.
  • this type of increase in capacity has reached its limit due to the vulnerability to noise due to miniaturization, the increase in chip area, and the like.
  • the semiconductor module of Patent Document 1 has a configuration for bridge connection between two chips. Further, in Patent Document 1, an additional chip such as a stacked memory connected using an additional wiring structure is provided. In Patent Document 1, a structure is provided in which a build-up wiring layer is formed and the entire structure is sealed with a mold material, and bumps for connecting to a package substrate are formed on the surface.
  • the semiconductor module of Patent Document 2 has a configuration in which a logic chip and a memory chip are arranged on a carrier substrate and sealed with a molding material. Further, in Patent Document 2, a rewiring layer and through vias are formed on a molding material. In Patent Document 2, an interposer is arranged so as to straddle the logic chip and the memory chip. Furthermore, in Patent Document 2, a further rewiring layer and bumps are sequentially arranged on the interposer.
  • Patent Document 1 the I/O connection structure for bridge connection and build-up wiring are used for connection with bumps, which tends to result in high cost. Moreover, in Patent Document 2, since it is necessary to form an additional rewiring layer and through vias, the number of steps tends to be long and the cost tends to be high. In constructing a module containing a plurality of chips, it is preferable if the manufacturing cost can be reduced.
  • the present invention has been made in view of the problems described above, and an object of the present invention is to provide a module capable of reducing manufacturing costs when configuring a module including a plurality of chips, and a method of manufacturing the same. do.
  • the present invention relates to a module manufacturing method including a predetermined number of laminated memories, comprising a laminated wafer forming step of forming a laminated wafer in which a plurality of memory wafers are laminated in a bumpless manner, and singulating the laminated wafer into the laminated memories.
  • the module manufacturing method further includes, after the rearrangement step and before the molding step, forming an external through-hole electrode extending in a direction along the stacking direction of the stacked memory.
  • the step it is preferable that the stacked memories that have been separated into pieces are stacked and rearranged in a predetermined shape, and in the molding step, the rearranged stacked memories and the external through electrodes are molded.
  • the stacked memory and the logic chip are rearranged in a predetermined shape in the rearrangement step, and the stacked memory and the logic chip are molded in the molding step.
  • the logic chips it is preferable to stack the logic chips over a plurality of the stacked memories.
  • the rearrangement step it is preferable to stack the stacked memory on the logic chip.
  • the present invention also provides a module manufacturing method including a predetermined number of laminated memories, comprising: a laminated wafer forming step of forming a laminated wafer in which a plurality of memory wafers are laminated in a bumpless manner;
  • the present invention relates to a module manufacturing method including a rearrangement step of stacking logic chips across memories, and a separation step of separating the stacked wafer on which the logic chips are arranged into memory modules each including a predetermined number of the stacked memories.
  • the logic chip on a control chip that is exposed on one surface of the stacked wafer in the stacking direction and that controls the operation of the stacked memory.
  • the present invention also provides a module including a predetermined number of stacked memories, comprising: a predetermined number of stacked memories in which memory chips are stacked by bumpless connection; a package section for packaging the predetermined number of stacked memories; and an external wiring arranged on one surface in the stacking direction.
  • the module further includes a logic chip arranged to overlap the stacked memory, and the package unit packages the logic chip and the stacked memory.
  • the module further includes logic chips arranged side by side in a direction intersecting the stacking direction of the stacked memories, and the package unit packages the logic chips and a predetermined number of memories.
  • the module further includes an external through electrode extending in a stacking direction of the stacked memory, the multiple stacked memories are stacked in the stacking direction, the package section further packages the external through electrode, and the external wiring comprises: It is preferably arranged on one surface of the stacked memory exposed from the package section.
  • the present invention provides a module including a plurality of stacked memories, wherein the plurality of stacked memories in which memory chips are stacked by bumpless connection and the stacked memories arranged side by side in a direction intersecting the stacking direction, and a logic chip stacked on the stacked memory.
  • the stacked memory includes a plurality of the memory chips and a control chip that is exposed on one surface in the stacking direction and controls the operation of the memory chips.
  • the present invention it is possible to provide a module capable of reducing manufacturing costs when configuring a module including a plurality of chips, and a manufacturing method thereof.
  • FIG. 2 is a cross-sectional view taken along the line AA of FIG. 1; It is the schematic which shows one process of manufacture of the module of 1st Embodiment.
  • FIG. 3 is a plan view showing a laminated wafer used for manufacturing the module of the first embodiment; It is a schematic plan view which shows one process of manufacture of the module of 1st Embodiment. It is a schematic sectional drawing which shows one process of manufacture of the module of 1st Embodiment.
  • FIG. 4 is a plan view showing a module according to a second embodiment of the invention;
  • FIG. 5 is a cross-sectional view showing a module according to a third embodiment of the invention; FIG.
  • FIG. 11 is a cross-sectional view showing a module according to a fourth embodiment of the invention.
  • FIG. 11 is a cross-sectional view showing a module according to a fifth embodiment of the invention.
  • FIG. 11 is a cross-sectional view showing a module according to a sixth embodiment of the invention;
  • FIG. 11 is a cross-sectional view showing a module according to a seventh embodiment of the invention;
  • FIG. 20 is a cross-sectional view showing a module of an eighth embodiment of the invention;
  • FIG. 20 is a cross-sectional view showing a module of a ninth embodiment of the present invention;
  • FIG. 22 is a cross-sectional view showing another example of the module of the ninth embodiment;
  • FIG. 22 is a cross-sectional view showing another example of the module of the ninth embodiment;
  • FIG. 22 is a cross-sectional view showing another example of the module of the ninth embodiment;
  • FIG. 20 is a schematic diagram showing the relationship between laminated wafers and a processor when manufacturing the module of the ninth embodiment
  • FIG. 11 is a schematic diagram showing another example of the relationship between the stacked wafers and the processor when manufacturing the module of the modified example
  • FIG. 11 is a schematic diagram showing still another example of the relationship between the stacked wafers and the processor when manufacturing the module of the modified example
  • FIG. 11 is a schematic diagram showing still another example of the relationship between the stacked wafers and the processor when manufacturing the module of the modified example
  • FIG. 1 an outline of the module 1 according to each embodiment will be described.
  • the module 1 according to each embodiment is manufactured using FOWLP (Fan Out Wafer Level Package) technology without using Si interposers or Si bridges. As a result, the module 1 can be manufactured without using a package substrate or the like, so that the module 1 can be manufactured at low cost.
  • the module 1 of each embodiment is a multi-chip module 1 (MCM) including a plurality of stacked memories 11 or logic chips 20 .
  • MCM multi-chip module 1
  • the memory chips 110 obtained by singulating stacked memories stacked in a bumpless wafer state are converted into modules 1 by the FOWLP technology. As a result, a thin MCM with reduced height can be manufactured.
  • FIG. A module 1 according to the first embodiment includes a predetermined number of stacked memories 11, as shown in FIG. Specifically, the modules 1 are arranged side by side in a direction intersecting the stacking direction d as shown in FIG. 1, and the stacked memories 11 are stacked in the stacking direction d as shown in FIG.
  • the module 1 is configured by using two sets of stacked memories 11 arranged side by side, with two stacked memories 11 stacked in the stacking direction d as one set.
  • the module 1 includes a stacked memory 11 , an internal through electrode 12 , an internal rewiring layer 13 , an external through electrode 14 , a package section 15 and an external wiring 16 .
  • the stacked memory 11 is configured by stacking memory chips 110 by bumpless connection.
  • the laminated memory 11 is configured by, for example, stacking memory chips 110 each having a Si layer 112 arranged on one side and a wiring layer 111 arranged on the other side by bumpless connection.
  • the stacked memory 11 is configured by stacking a plurality of two memory chips 110 bumpless-connected with wiring layers facing each other and bumpless-connecting them.
  • each of the stacked memories 11 is configured by stacking four memory chips 110 .
  • the stacked memory 11 is configured by stacking memory chips 110 each having a rectangular size in a plan view in the stacking direction d.
  • the internal through electrode 12 is an electrode penetrating through the stacked memory 11 .
  • the internal through electrode 12 is configured, for example, to penetrate the stacked memory chips 110 along the stacking direction d from one surface of the stacked memory 11 .
  • the internal through electrode 12 is configured to penetrate the wiring layers 111 of all the memory chips 110 included in one stacked memory 11 from one surface of one stacked memory 11 .
  • four internal through electrodes 12 are arranged in the AA cross section of FIG.
  • the internal rewiring layer 13 is stacked on one side of the set of stacked memories 11 in the stacking direction d.
  • the internal rewiring layer 13 is electrically connected to the internal through electrode 12 of the adjacent stacked memory 11 among the stacked memories 11 included in one set of stacked memories 11 .
  • the internal through electrode 12 is formed in a rectangular shape in a plan view having a size larger than the size of the rectangular shape in the plan view of the stacked memory 11 .
  • the internal through electrode 12 is arranged such that the end of each side protrudes from the edge of the stacked memory 11 in the direction intersecting the stacking direction d.
  • the external through electrodes 14 extend in the stacking direction d of the stacked memory 11 .
  • the external through electrodes 14 are, for example, Cu pillars.
  • One end of the external through electrode 14 is electrically connected to the internal rewiring layer 13 .
  • the external through electrodes 14 are arranged in pairs with the stacked memory 11 interposed therebetween in the AA cross section.
  • the package unit 15 packages a predetermined number of stacked memories 11 .
  • the package section 15 is configured using, for example, a molding material such as resin.
  • the package unit 15 packages the outer periphery of the stacked memory 11 except for one surface of the stacked memory 11 in the stacking direction d.
  • the package part 15 further packages the internal rewiring layer 13 and the external through electrode 14 .
  • the external wiring 16 is arranged on one surface of the stacked memory 11 in the stacking direction d. Specifically, the external wiring 16 is arranged on one surface of the stacked memory 11 exposed from the package section 15 .
  • the external wiring 16 includes an external rewiring layer 161 and solder balls 162 .
  • the external rewiring layer 161 is laminated on one surface of the laminated memory 11 exposed from the package section 15 .
  • the external wiring 16 layer is configured in a rectangular shape with dimensions aligned with the internal rewiring layer 13 in plan view.
  • the external rewiring layer 161 is electrically connected to the internal through electrode 12 of the adjacent stacked memory 11 among the stacked memories 11 included in one set of stacked memories 11 . Also, the external rewiring layer 161 is electrically connected to the other end of the external through electrode 14 .
  • the solder balls 162 are arranged on the exposed surface of the external rewiring layer 161 .
  • the solder balls 162 are electrically connected to the external rewiring layer 161 .
  • a plurality of solder balls 162 are arranged along the exposed surface of the external rewiring layer 161 .
  • the module 1 is electrically connected to another board or the like using solder balls 162 .
  • the stacked memory 11 arranged on the external rewiring side in the stacking direction d is configured to be able to transmit and receive data via the internal through electrodes 12 , the external rewiring layer 161 and the solder balls 162 .
  • the stacked memory 11 arranged on the internal rewiring layer 13 side is connected via the internal through electrode 12, the internal rewiring layer 13, the external through electrode 14, the external rewiring layer 161, and the solder balls 162. data can be sent and received.
  • the manufacturing method of the module 1 will be explained.
  • the module 1 manufacturing method includes a laminated wafer formation process, a singulation process, a rearrangement process, an external through electrode formation process, a molding process, an internal rewiring layer formation process, a wiring formation process, and a separation process. And prepare.
  • a laminated wafer forming process is performed to form a laminated wafer in which a plurality of memory wafers 100 are laminated in a bumpless manner.
  • the laminated wafer is formed by bumpless connection of the wafers constituting the memory chip 110 .
  • the laminated wafer includes a plurality of laminated memories 11 in which the memory chips 110 are laminated.
  • internal through electrodes 12 are formed in the stacked memory 11 .
  • the singulation process is carried out.
  • the laminated wafer is singulated into laminated memories 11 .
  • the stacked memory 11 shown in FIG. 3 is formed by dicing the wafer into a rectangular shape in plan view.
  • the rearrangement process the plurality of stacked memories 11 are rearranged in a predetermined shape on the carrier substrate 200 .
  • Silicon, glass, or the like is used for the carrier substrate 200 .
  • the carrier substrate 200 a circular or rectangular plate is generally used.
  • the individualized laminated memories 11 are stacked and rearranged in a predetermined shape.
  • a plurality of stacked memories 11 are stacked in the stacking direction d to form one set.
  • a set of stacked memories 11 is arranged side by side in a direction crossing the stacking direction d. In this embodiment, as shown in FIGS.
  • two of the four stacked memories 11 are stacked to form one set, and two sets of stacked memories 11 are stacked. They are arranged side by side in a direction intersecting the direction d. In the rearrangement process, a plurality of sets of stacked memories 11 are thus arranged side by side in a direction intersecting the stacking direction d.
  • the plan view when the stacked memory 11 is rearranged on the circular carrier substrate 200 is similar to FIG. In this case, the memory wafer 100 in FIG. 4 becomes the carrier substrate 200, and instead of the memory chips 110, the portion surrounded by the dashed line in FIG. 5 is arranged. A stacked memory 11 and an external through electrode 14 are arranged in this portion.
  • an external through electrode forming step is performed.
  • the external through electrode 14 extending in the stacking direction d of the stacked memory 11 is formed.
  • an external rewiring layer 161 is formed.
  • the external rewiring layer 161 is formed on the carrier substrate 200, as shown in FIG.
  • the external through electrode 14 is formed on the exposed surface of the external rewiring layer 161 .
  • one set of stacked memories 11 is arranged in a region surrounded by the external through-electrodes 14 and the external rewiring layer 161 .
  • the external through electrode forming step and the external rewiring layer forming step may be performed before the rearrangement step.
  • the molding process is carried out.
  • the rearranged stacked memory 11 is molded.
  • the external through electrodes 14 and the rearranged stacked memory 11 are molded.
  • an internal rewiring layer forming process is performed.
  • the internal rewiring layer forming step one end of the external through electrode 14 and the internal rewiring layer 13 arranged side by side in the stacking direction d of the stacked memory 11 are formed.
  • the external through-electrode 14 and one surface of the stacked memory 11 in the stacking direction d are exposed by polishing the molding material from one side in the stacking direction d.
  • An internal rewiring layer 13 is then formed. Then, the internal rewiring layer 13 is molded with a molding material.
  • the external wiring 16 is formed in the stacked memory 11 .
  • solder balls 162 are arranged on the exposed surface of the external rewiring layer 161 .
  • the separation process is carried out.
  • the memory modules 1 each including a predetermined number of molded stacked memories 11 are separated.
  • two sets of stacked memories 11 are separated to form modules 1 of FIGS. The module 1 is thus formed.
  • the module 1 includes a predetermined number of stacked memories 11, and includes a predetermined number of stacked memories 11 in which memory chips 110 are stacked by bumpless connection, a package section 15 for packaging the predetermined number of stacked memories 11, and a stacked memory. 11 and an external wiring 16 arranged on one surface in the stacking direction d.
  • the stacked memory 11 is made into a module 1 by the FOWLP technology. As a result, a thin MCM with reduced height can be manufactured.
  • the thickness in the stacking direction d can be suppressed to about 1/2 to 1/6 of that of a general stacked memory using bumps. .
  • a thin MCM containing a large number of memory chips 110 and having a reduced height can be manufactured.
  • the height after rearrangement can be made uniform in the FOWLP process, so the yield of the RDL (rewiring) formation and the solder ball 162 placement process can be improved.
  • the individual memory chips 110 are stacked and formed into the module 1 by the FOWLP technology, the small area module 1 with a suppressed footprint can be formed.
  • the method for manufacturing the module 1 further includes an external through-electrode forming step of forming the external through-electrode 14 extending in the stacking direction d of the stacked memory 11 after the rearrangement step and before the molding step, In the rearrangement process, the individualized stacked memories 11 are stacked and rearranged in a predetermined shape, and in the molding process, the rearranged stacked memories 11 and the external through electrodes 14 are molded.
  • the module 1 further includes an external through electrode 14 extending in the stacking direction d of the stacked memory 11.
  • the multiple stacked memories 11 are stacked in the stacking direction d.
  • the wiring 16 is arranged on one surface of the stacked memory 11 exposed from the package section 15 .
  • a module 1 according to a second embodiment of the present invention and a method of manufacturing the same will be described with reference to FIG.
  • symbol is attached
  • the module 1 according to the second embodiment differs from the first embodiment in that it further includes logic chips 20 arranged in parallel in a direction intersecting the stacking direction d of the stacked memory 11, as shown in FIG. Also, the module 1 according to the second embodiment differs from the first embodiment in that the package section 15 packages the logic chip 20 and a predetermined number of memories.
  • the stacked memory 11 and the logic chip 20 are rearranged in a predetermined shape in the rearrangement process. Also, in the molding process, the stacked memory 11 and the logic chip 20 are molded. Also, in the separation step, the memory module 1 is separated into memory modules 1 each including a predetermined number of molded stacked memories 11 and logic chips 20 .
  • the stacked memory 11 and the logic chip 20 are rearranged in a predetermined shape, in the molding process, the stacked memory 11 and the logic chip 20 are molded, and in the separation process, the molded stacked memory 11 and the logic chip 20 are molded.
  • Logic chips 20 are separated into memory modules 1 each including a predetermined number of them.
  • the module 1 further includes a logic chip 20 arranged in parallel in a direction intersecting the stacking direction d of the stacked memory 11, and the package unit 15 packages the logic chip 20 and a predetermined number of memories. Thereby, the manufacturing cost of the module 1 including the logic chip 20 can also be reduced.
  • a module 1 according to a third embodiment of the invention will be described with reference to FIG.
  • symbol is attached
  • the module 1 according to the third embodiment differs from the first embodiment in that it further includes a logic chip 20 that is laid over the stacked memory 11 .
  • the module 1 according to the third embodiment differs from the first embodiment in that the package section 15 packages the logic chip 20 and the stacked memory 11 .
  • An external rewiring layer 161 is formed on one surface of the logic chip 20 . Also, the stacked memory 11 is arranged to overlap the other surface of the logic chip 20 .
  • the internal rewiring layer 13 and the external rewiring layer 161 are formed in a rectangular shape larger than the outer dimension of the rectangular logic chip 20 in plan view.
  • the module 1 further includes a logic chip 20 arranged over the stacked memory 11 , and the package section 15 packages the logic chip 20 and the stacked memory 11 .
  • the size of the module 1 in plan view can be reduced compared to the case where the logic chip 20 is arranged side by side with the stacked memory 11 in the direction crossing the stacking direction d of the stacked memory 11 .
  • a module 1 according to a fourth embodiment of the invention will be described with reference to FIG.
  • symbol is attached
  • the module 1 according to the fourth embodiment differs from the first embodiment in that the internal rewiring layer 13 is sandwiched between the stacked memories 11 .
  • the method of manufacturing the module 1 according to the fourth embodiment differs from the first embodiment in that a rearrangement step of stacking and arranging the stacked memories 11 in the stacking direction d is performed after the internal rewiring layer forming step. .
  • the method of manufacturing the module 1 according to the fourth embodiment differs from the first embodiment in that molding is performed after the stacked memories 11 are stacked.
  • the height of the internal rewiring layer 13 can be reduced, and the length of the external through electrode 14 can be reduced. It can be manufactured easily.
  • the module 1 according to the fifth embodiment differs from the first embodiment in that the stacked memory 11 is further stacked. Further, in the method of manufacturing the module 1 according to the fifth embodiment, after the internal rewiring layer forming process, the rearrangement process of stacking the stacked memories 11 in the stacking direction d is performed, which is different from that of the first embodiment. different from The method of manufacturing the module 1 according to the fifth embodiment differs from the fifth embodiment in that molding is performed after the stacked memories 11 are stacked.
  • a module 1 with a larger capacity can be realized.
  • a module 1 and a manufacturing method thereof according to a sixth embodiment of the present invention will be described with reference to FIG.
  • symbol is attached
  • a module 1 according to the sixth embodiment differs from the first and third embodiments in that it includes a plurality of internal rewiring layers 13 sandwiched between stacked memories 11 . Moreover, it differs from the first and third embodiments in that a plurality of external through electrodes 14 are provided in the stacking direction d.
  • the manufacturing method of the module 1 according to the sixth embodiment is different from the first and third embodiments in that the rearrangement process of stacking the stacked memories 11 in the stacking direction d is performed after the internal rewiring layer forming process. Different from the form.
  • the method of manufacturing the module 1 according to the sixth embodiment differs from the first and third embodiments in that molding is performed after the stacked memories 11 are stacked.
  • the method for manufacturing the module 1 according to the sixth embodiment differs from the first and third embodiments in that these steps are repeated.
  • the large-capacity module 1 can be manufactured by repeating the steps, so that the large-capacity module 1 can be manufactured more easily. can be done.
  • a module 1 according to the seventh embodiment differs from the third embodiment in that a stacked memory 11 is further stacked on the module 1 according to the third embodiment. Also, the module 1 according to the seventh embodiment differs from the second embodiment in that, instead of the configuration of the module 1 according to the second embodiment, the stacked memory 11 is arranged over the logic chip 20 and molded.
  • the module 1 and the manufacturing method thereof according to the seventh embodiment as described above it is possible to easily manufacture a module 1 with a larger capacity. Moreover, the manufacturing cost of the module 1 can be reduced.
  • the stacked memories 11 are arranged side by side in a direction intersecting the stacking direction d, straddling a plurality of logic chips 20 and stacked on the stacked memories 11. is different from the seventh embodiment. Further, in the module 1 of the eighth embodiment, the stacked memory 11 includes a plurality of memory chips 110 and the control chip 30 exposed on one surface in the stacking direction d and controlling the operation of the memory chips 110.
  • the control chip 30 exposed on one surface of the stacked wafer in the stacking direction d, which controls the operation of the stacked memory 11, is exposed. It differs from the first to seventh embodiments in that the logic chips 20 are stacked. Furthermore, in the method of manufacturing the module 1 according to the eighth embodiment, before separating the molded stacked memory 11, after the logic chips 20 are arranged by the rearrangement process, the logic chips 20 including the predetermined number of logic chips 20 are separated. It differs from the first to seventh embodiments in that the
  • the control chip 30 is arranged adjacent to the internal rewiring layer 13 in the stacking direction d of the stacked memory 11 .
  • the control chip 30 includes, for example, a memory controller, memory interface, arbitration circuit, router, switch, and the like.
  • the double-headed arrow on the connecting surface of the control chip 30 and the logic chip 20 indicates the communication path between the control chip 30 and the logic chip 20, and the communication method is magnetic field communication or capacitive coupling.
  • Non-contact communication means such as communication may be used.
  • hybrid connection or connection using microbumps may be used. In this case, the internal rewiring layer 13 may not be provided.
  • An external rewiring layer 161 (not shown) and solder balls 162 are provided on the lower surface along the stacking direction d of the package portion 15 surrounding the surface opposite to the surface on which the control chip 30 is arranged in the stacked memory 11 (chip). You may provide the external wiring 16 which consists of .
  • the yield can be improved because the logic chips 20 can be stacked after sorting out the non-defective stacked memories 11 and rearranging them. can be done.
  • the MCM can be manufactured in a scalable manner.
  • FIG. 14 to 17 the same reference numerals are given to the same configurations, and the description is simplified or omitted.
  • the module 1 of the ninth embodiment is different from the first to eighth embodiments in that it is separated after the logic chips 20 are arranged across the laminated memory 11 on the laminated wafer.
  • the method for manufacturing the module 1 of the ninth embodiment differs from the first to eighth embodiments in that it does not include the singulation process and the molding process. In this embodiment, an example of three modules 1 is shown.
  • the first module 1 has, for example, a configuration in which two processors are stacked on six stacked memories 11 (cross-sectional example 1), as shown in FIGS. 14 and 17 .
  • the second module 1 has, for example, a structure in which two large logic chips 20 are stacked on six stacked memories 11 (sectional example 2), as shown in FIGS. 15 and 17 .
  • the third module 1 has a structure in which three logic chips 20 are stacked on four stacked memories 11 (cross-sectional example 3).
  • the module 1 of the ninth embodiment includes a control chip and an internal rewiring layer 13 on the exposed surface of the laminated wafer. Instead of the laminated wafer, as in the eighth embodiment (FIG.
  • the separated laminated chips 11 and the external through electrodes 14 are rearranged and molded on the carrier substrate 200, and the internal rewiring layer 13 is formed.
  • the double-headed arrow on the connection surface of the control chip 30 and the logic chip 20 indicates the communication path between the control chip 30 and the logic chip 20, and the communication method is, for example, magnetic field communication or capacitive communication.
  • Non-contact communication means such as coupled communication may be used.
  • hybrid connection or connection using microbumps may be used.
  • the internal rewiring layer 13 may not be provided.
  • the layered memory chip 11 has an external wiring 16 formed of an external rewiring layer 161 (not shown) and a solder ball 162 on the bottom surface along the stacking direction d opposite to the surface on which the control chip 30 is arranged. Also good.
  • a method for manufacturing a module 1 including a predetermined number of laminated memories 11, comprising: a laminated wafer forming step of forming a laminated wafer in which a plurality of memory wafers 100 are laminated by bumpless; A rearrangement step of stacking the logic chips 20 straddling and a separation step of separating the stacked wafer on which the logic chips 20 are placed into memory modules 1 each including a predetermined number of stacked memories 11 are provided.
  • the logic chips 20 are arranged on a laminated wafer laminated by bumpless, a wafer or panel obtained by separating and rearranging the wafer or panel, and then separated into modules 1, the separated chips are separated from each other.
  • Alignment is easier and cost can be reduced compared to individually arranging and connecting.
  • the logic chips 20 are arranged on a laminated wafer that is laminated without bumps or on a wafer that is separated and rearranged, the degree of freedom and density of logic arrangement can be increased.
  • the logic can be arranged across a plurality of memories, and the number of logics and memories can be configured scalably.
  • the size of the logic chip 20 can be changed as appropriate, as shown in FIG.
  • one logic chip 20 may be arranged across a plurality of stacked memories 11 .
  • one logic chip 20 may be arranged across the plurality of stacked memories 11 without arranging the plurality of logic chips 20 .
  • the separation position can be freely changed according to the number of memories required for the module 1 and the shape of the logic chip 20. good.
  • the connection terminals of the logic chip 20 may be designed according to the positions of the connection terminals of the stacked memory 11 and the shape of the logic chip 20 . 17 to 20, the rectangular areas illustrated on the connection surfaces of the control chip 30 and the logic chip 20 indicate electrical connection terminals between the control chip 30 and the logic chip 20.
  • the entire module 1 may be separated after being molded.
  • the stacked memories 11 or the logic chips 20 when the stacked memories 11 or the logic chips 20 are arranged side by side in the direction intersecting the stacking direction d, the stacked memories 11 or the logic chips 20 may not be stacked. In this case, the external through electrodes 14 may not be formed in the module 1 .
  • non-contact communication means such as magnetic field communication or capacitive coupling communication may be used.
  • the internal through-electrodes 12 may be hybrid-connected to electrodes penetrating the respective memory chips at their connection surfaces. These are examples of electrical connection means in bumpless connection.
  • module 11 stacked memory 12 internal through electrode 13 internal rewiring layer 14 external through electrode 15 package section 16 external wiring 20 logic chip 30 control chip 100 memory wafer 200 carrier substrate d stacking direction

Landscapes

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Abstract

複数のチップを含むモジュールを構成するにあたり、製造コストを低減することが可能なモジュール及びその製造方法を提供すること。　所定数の積層メモリ１１を含むモジュール１の製造方法であって、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、積層ウエハを積層メモリ１１に個片化する個片化工程と、複数の積層メモリ１１を所定の形状に再配置する再配置工程と、再配置された積層メモリ１１をモールドするモールド工程と、積層メモリ１１に外部配線１６を形成する配線形成工程と、モールドされた積層メモリ１１を所定数含むメモリモジュール１に分離する分離工程と、を備える。

Description

モジュール及びその製造方法
　本発明は、モジュール及びその製造方法に関する。
　従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップあるいはロジックチップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、チップ面積の増加等により、この種の大容量化は限界に達してきている。
　そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。また、データ量の増大に伴い、チップ（ロジックチップ及びメモリチップ）間のデータ通信の高速化が図られている（例えば、特許文献１及び２参照）。
米国特許公開第２０１５／０１７１０１５号公報 米国特許公開第２０１７／００６２３８３号公報
　特許文献１の半導体モジュールでは、２つのチップの間をブリッジ接続する構成を備える。また、特許文献１では、さらに追加の配線構造を用いて接続される積層メモリ等の追加のチップを備える。そして、特許文献１では、ビルドアップ配線層を形成しながら全体をモールド材で封止するとともに、表面にパッケージ基板接続用のバンプを形成した構成を備える。
　特許文献２の半導体モジュールでは、キャリア基板上にロジックチップとメモリチップとを配置してモールド材で封止する構成を有する。また、特許文献２では、モールド材の上に再配線層及びスルービアが形成される。そして、特許文献２では、ロジックチップとメモリチップとを跨ぐようにインタポーザが配置される。さらには、特許文献２には、インタポーザ上に、さらなる再配線層、バンプが順に配置される。
　特許文献１では、ブリッジ接続するＩ／Ｏ接続構造と、バンプとの接続にビルドアップ配線を用いるため、高コストになりがちであった。また、特許文献２では、さらなる再配線層及びスルービアを形成する必要があるので、工程数が長くなり、高コストになりがちであった。複数のチップを含むモジュールを構成するにあたり、製造コストを低減することができれば好適である。
　本発明は、上記のような課題に鑑みてなされたものであり、複数のチップを含むモジュールを構成するにあたり、製造コストを低減することが可能なモジュール及びその製造方法を提供することを目的とする。
　本発明は、所定数の積層メモリを含むモジュール製造方法であって、複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、前記積層ウエハを前記積層メモリに個片化する個片化工程と、複数の前記積層メモリを所定の形状に再配置する再配置工程と、再配置された前記積層メモリをモールドするモールド工程と、前記積層メモリに外部配線を形成する配線形成工程と、モールドされた前記積層メモリを所定数含むメモリモジュールに分離する分離工程と、を備えるモジュール製造方法に関する。
　また、モジュール製造方法は、前記再配置工程の後、前記モールド工程の前に、前記積層メモリの積層方向に沿う方向に伸びる外部貫通電極を形成する外部貫通電極形成工程をさらに備え、前記再配置工程において、個片化した前記積層メモリを重ねて所定の形状に再配置し、前記モールド工程において、再配置された前記積層メモリと前記外部貫通電極とをモールドするのが好ましい。
　また、前記再配置工程において、前記積層メモリ及びロジックチップを所定の形状に再配置し、前記モールド工程において、前記積層メモリ及びロジックチップをモールドするのが好ましい。
　また、前記再配置工程において、複数の前記積層メモリに前記ロジックチップを積層するのが好ましい。
　また、前記再配置工程において、複数の前記積層メモリに跨って前記ロジックチップを積層するのが好ましい。
　また、前記再配置工程において、前記ロジックチップに前記積層メモリを積層するのが好ましい。
　また、本発明は、所定数の積層メモリを含むモジュール製造方法であって、複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、前記積層ウエハに含まれる複数の積層メモリに跨ってロジックチップを積層する再配置工程と、前記ロジックチップを配置した前記積層ウエハを所定数の前記積層メモリを含むメモリモジュールに分離する分離工程と、を備えるモジュール製造方法に関する。
　また、前記再配置工程において、前記積層ウエハの積層方向一面に露出する制御チップであって、前記積層メモリの動作を制御する制御チップに前記ロジックチップを積層するのが好ましい。
　また、本発明は、所定数の積層メモリを含むモジュールであって、メモリチップをバンプレス接続により積層した所定数の積層メモリと、所定数の積層メモリをパッケージするパッケージ部と、前記積層メモリの積層方向一面上に配置される外部配線と、を備えるモジュールに関する。
　また、モジュールは、前記積層メモリに重ねて配置されるロジックチップをさらに備え、前記パッケージ部は、前記ロジックチップ及び前記積層メモリをパッケージするのが好ましい。
　また、モジュールは、前記積層メモリの積層方向に交差する方向に並設されるロジックチップをさらに備え、前記パッケージ部は、前記ロジックチップ及び所定数のメモリをパッケージするのが好ましい。
　また、モジュールは、前記積層メモリの積層方向に伸びる外部貫通電極をさらに備え、前記積層メモリは積層方向に複数積層され、前記パッケージ部は、前記外部貫通電極をさらにパッケージし、前記外部配線は、前記パッケージ部から露出する前記積層メモリの一面上に配置されるのが好ましい。
　また、本発明は、複数の積層メモリを含むモジュールであって、メモリチップをバンプレス接続により積層した複数の積層メモリと、積層方向に交差する方向に並設された前記積層メモリに跨って、前記積層メモリに重ねて配置されるロジックチップと、を備えるモジュールに関する。
　また、前記積層メモリは、複数の前記メモリチップと、積層方向一面に露出する制御チップであって、前記メモリチップの動作を制御する制御チップとを備えるのが好ましい。
　本発明によれば、複数のチップを含むモジュールを構成するにあたり、製造コストを低減することが可能なモジュール及びその製造方法を提供することができる。
本発明の第１実施形態に係るモジュールを示す平面図である。 図１のＡ－Ａ断面図である。 第１実施形態のモジュールの製造の一過程を示す概略図である。 第１実施形態のモジュールの製造に用いられる積層ウエハを示す平面図である。 第１実施形態のモジュールの製造の一過程を示す概略平面図である。 第１実施形態のモジュールの製造の一過程を示す概略断面図である。 本発明の第２実施形態に係るモジュールを示す平面図である。 本発明の第３実施形態に係るモジュールを示す断面図である。 本発明の第４実施形態に係るモジュールを示す断面図である。 本発明の第５実施形態に係るモジュールを示す断面図である。 本発明の第６実施形態に係るモジュールを示す断面図である。 本発明の第７実施形態に係るモジュールを示す断面図である。 本発明の第８実施形態のモジュールを示す断面図である。 本発明の第９実施形態のモジュールを示す断面図である。 第９実施形態のモジュールの他の例を示す断面図である。 第９実施形態のモジュールの他の例を示す断面図である。 第９実施形態のモジュールを製造する際の積層ウエハとプロセッサとの関係を示す概略図である。 変形例のモジュールを製造する際の積層ウエハとプロセッサとの関係の他の例を示す概略図である。 変形例のモジュールを製造する際の積層ウエハとプロセッサとの関係のさらに他の例を示す概略図である。 変形例のモジュールを製造する際の積層ウエハとプロセッサとの関係のさらに他の例を示す概略図である。
　以下、本発明の各実施形態に係るモジュール１及びその製造方法について、図１から図２０を参照して説明する。
　まず、各実施形態に係るモジュール１の概要について説明する。
　各実施形態に係るモジュール１は、Ｓｉインタポーザ又はＳｉブリッジを用いずにＦＯＷＬＰ(Fan Out Wafer Level Package)技術を用いて製造されるものである。これにより、パッケージ基板等を用いずにモジュール１を製造できるので、安価にモジュール１を製造することができる。また、各実施形態のモジュール１は、複数の積層メモリ１１又はロジックチップ２０を含むマルチチップモジュール１（ＭＣＭ）である。特に、各実施形態のモジュール１は、バンプレス且つウエハ状態で積層された積層メモリを個片化したメモリチップ１１０について、ＦＯＷＬＰ技術でモジュール１化される。これにより、高さを抑えた薄型ＭＣＭを製造することができる。
［第１実施形態］
　次に、本発明の第１実施形態に係るモジュール１及びその製造方法について、図１から図６を参照して説明する。
　第１実施形態に係るモジュール１は、図１に示すように、所定数の積層メモリ１１を含む。具体的には、モジュール１は、図１に示すように積層方向ｄに交差する方向に並設されるとともに、図２に示すように、積層方向ｄに積層メモリ１１を重ねて配置される。本実施形態において、モジュール１は、積層方向ｄに重ねた２つの積層メモリ１１を１セットとして、併設された２セットの積層メモリ１１を用いて構成される。モジュール１は、積層メモリ１１と、内部貫通電極１２と、内部再配線層１３と、外部貫通電極１４と、パッケージ部１５と、外部配線１６と、を備える。
　積層メモリ１１は、メモリチップ１１０をバンプレス接続により積層して構成される。積層メモリ１１は、例えば、一方の面側に配置されるＳｉ層１１２と、他方の面側に配置される配線層１１１と、を有するメモリチップ１１０をバンプレス接続により積層して構成される。具体的には、積層メモリ１１は、配線層を対向してバンプレス接続される２つのメモリチップ１１０を複数積層してバンプレス接続することにより構成される。本実施形態において、積層メモリ１１のそれぞれは、４つのメモリチップ１１０を積層して構成される。また、積層メモリ１１は、積層方向ｄに向かう方向において、平面視矩形で揃えたサイズで構成されるメモリチップ１１０を積層して構成される。
　内部貫通電極１２は、積層メモリ１１を貫通する電極である。内部貫通電極１２は、例えば、積層メモリ１１の一方の面から、積層方向ｄに沿って、積層されたメモリチップ１１０を貫通して構成される。本実施形態において、内部貫通電極１２は、１つの積層メモリ１１の一方の面から、１つの積層メモリ１１に含まれる全てのメモリチップ１１０の配線層１１１を貫通して構成される。また、内部貫通電極１２は、図１のＡ－Ａ断面において、４つ配置される。
　内部再配線層１３は、１セットの積層メモリ１１の積層方向ｄの一方の面に積層される。内部再配線層１３は、１セットの積層メモリ１１に含まれる積層メモリ１１のうち、隣接する積層メモリ１１の内部貫通電極１２に電気的に接続される。また、内部貫通電極１２は、積層メモリ１１の平面視矩形の大きさよりもより大きな寸法を有する平面視矩形形状で構成される。換言すると、内部貫通電極１２は、積層方向ｄに交差する方向において、各辺の端部が積層メモリ１１の端縁よりも突出して配置される。
　外部貫通電極１４は、積層メモリ１１の積層方向ｄに伸びる。外部貫通電極１４は、例えば、Ｃｕピラーである。外部貫通電極１４の一端は、内部再配線層１３に電気的接続される。本実施形態において、外部貫通電極１４は、Ａ－Ａ断面において、積層メモリ１１を挟んで一対に配置される。
　パッケージ部１５は、所定数の積層メモリ１１をパッケージする。パッケージ部１５は、例えば、樹脂等のモールド材を用いて構成される。パッケージ部１５は、例えば、図１及び図２に示すように、積層メモリ１１の積層方向ｄ一面を除いて積層メモリ１１の外周をパッケージする。また、パッケージ部１５は、内部再配線層１３及び外部貫通電極１４をさらにパッケージする。
　外部配線１６は、積層メモリ１１の積層方向ｄ一面上に配置される。具体的には、外部配線１６は、パッケージ部１５から露出する積層メモリ１１の一面上に配置される。外部配線１６は、外部再配線層１６１と、はんだボール１６２と、を備える。
　外部再配線層１６１は、パッケージ部１５から露出する積層メモリ１１の一面に積層される。外部配線１６層は、平面視において、内部再配線層１３に揃えた寸法で、矩形形状に構成される。外部再配線層１６１は、１セットの積層メモリ１１に含まれる積層メモリ１１のうち、隣接する積層メモリ１１の内部貫通電極１２に電気的に接続される。また、外部再配線層１６１は、外部貫通電極１４の他端に電気的に接続される。
　はんだボール１６２は、外部再配線層１６１の露出面に配置される。はんだボール１６２は、外部再配線層１６１に電気的に接続される。本実施形態において、はんだボール１６２は、外部再配線層１６１の露出面に沿って複数配置される。
　次に、モジュール１の動作について説明する。
　モジュール１は、はんだボール１６２を用いて他の基板等に電気的に接続される。積層方向ｄにおいて、外部再配線側に配置される積層メモリ１１は、内部貫通電極１２、外部再配線層１６１、及びはんだボール１６２を介してデータを送受信可能に構成される。また、積層方向ｄにおいて、内部再配線層１３側に配置される積層メモリ１１は、内部貫通電極１２、内部再配線層１３、外部貫通電極１４、外部再配線層１６１、及びはんだボール１６２を介してデータを送受信可能に構成される。
　次に、モジュール１の製造方法について説明する。モジュール１の製造方法では、所定数の積層メモリ１１を含むモジュール１を製造する。モジュール１の製造方法は、積層ウエハ形成工程と、個片化工程と、再配置工程と、外部貫通電極形成工程と、モールド工程と、内部再配線層形成工程と、配線形成工程と、分離工程と、を備える。
　まず、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程が実施される。積層ウエハ形成工程では、図３に示すように、メモリチップ１１０を構成するウエハをバンプレス接続することにより、積層ウエハが形成される。これにより、積層ウエハは、メモリチップ１１０を積層した積層メモリ１１を複数含んで構成される。また、積層メモリ１１には、内部貫通電極１２が形成される。
　次に、個片化工程が実施される。個片化工程では、積層ウエハを積層メモリ１１に個片化する。個片化工程では、図４に示すように、平面視矩形形状にウエハをダイシングすることにより、図３に示す積層メモリ１１が形成される。
　次に、再配置工程が実施される。再配置工程では、複数の積層メモリ１１をキャリア基板２００の上に所定の形状に再配置する。キャリア基板２００にはシリコンやガラスなどが用いられる。キャリア基板２００は、一般的に円形や矩形の板状のものが用いられる。また、再配置工程では、再配置工程において、個片化した積層メモリ１１を重ねて所定の形状に再配置される。再配置工程では、例えば、複数の積層メモリ１１が積層方向ｄに重ねて１セットとされる。そして、１セットの積層メモリ１１が積層方向ｄに交差する方向に並べて配置される。本実施形態において、再配置工程では、図１及び図２に示すように、４つの積層メモリ１１のうち、２つの積層メモリ１１を重ねて１セットにするとともに、２セットの積層メモリ１１を積層方向ｄに交差する方向に互いに並設されて形成される。再配置工程では、このように２セットの積層メモリ１１を積層方向ｄに交差する方向に複数並べて配置される。例えば、円形のキャリア基板２００上に積層メモリ１１を再配置した場合の平面図は、図４と同様になる。この場合、図４におけるメモリウエハ１００がキャリア基板２００となり、メモリチップ１１０の代わりに図５の破線で囲まれた部分が配置される。この部分に積層メモリ１１と外部貫通電極１４が配置される。
　次に、外部貫通電極形成工程が実施される。外部貫通電極形成工程では、図５及び図６に示すように、再配置工程の後、モールド工程の前に、積層メモリ１１の積層方向ｄに沿う方向に伸びる外部貫通電極１４を形成する。また、外部貫通電極形成工程では、外部再配線層１６１が形成される。まず、外部貫通電極形成工程では、図６に示すように、キャリア基板２００上に外部再配線層１６１が形成される。次いで、外部貫通電極形成工程では、外部再配線層１６１の露出する一面に外部貫通電極１４が形成される。次いで、図５及び図６に示すように、外部貫通電極１４と、外部再配線層１６１とによって囲まれる領域に１セットの積層メモリ１１が配置される。なお、外部貫通電極形成工程及び外部再配線層形成工程は、再配置工程の前に実施されても良い。
　次に、モールド工程が実施される。モールド工程では、図６に示すように、再配置された積層メモリ１１がモールドされる。本実施形態において、モールド工程では、外部貫通電極１４と、再配置された積層メモリ１１とがモールドされる。
　次に、内部再配線層形成工程が実施される。内部再配線層形成工程では、外部貫通電極１４の一端と、積層メモリ１１の積層方向ｄ一面に並設される内部再配線層１３が形成される。内部再配線層形成工程では、モールド材を積層方向ｄ一方から研磨することにより、外部貫通電極１４と、積層メモリ１１の積層方向ｄ一面が露出される。次いで、内部再配線層１３が形成される。次いで、内部再配線層１３がモールド材によりモールドされる。
　次いで、配線形成工程が実施される。配線形成工程では、積層メモリ１１に外部配線１６を形成する。配線形成工程では、外部再配線層１６１の露出面にはんだボール１６２が配置される。
　次いで、分離工程が実施される。分離工程では、モールドされた積層メモリ１１を所定数含むメモリモジュール１に分離する。分離工程では、図１及び図２のモジュール１を形成すべく、２セットの積層メモリ１１ごとに分離される。これにより、モジュール１が形成される。
　以上のような第１実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（１）所定数の積層メモリ１１を含むモジュール１の製造方法であって、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、積層ウエハを積層メモリ１１に個片化する個片化工程と、複数の積層メモリ１１を所定の形状に再配置する再配置工程と、再配置された積層メモリ１１をモールドするモールド工程と、積層メモリ１１に外部配線１６を形成する配線形成工程と、モールドされた積層メモリ１１を所定数含むメモリモジュール１に分離する分離工程と、を備える。
　また、所定数の積層メモリ１１を含むモジュール１であって、メモリチップ１１０をバンプレス接続により積層した所定数の積層メモリ１１と、所定数の積層メモリ１１をパッケージするパッケージ部１５と、積層メモリ１１の積層方向ｄ一面上に配置される外部配線１６と、を備える。
　これにより、複数のチップを含むモジュール１を構成するにあたり、パッケージ基板等を用いずにモジュール１を製造できるので、安価にモジュール１を製造することができる。積層メモリ１１について、ＦＯＷＬＰ技術でモジュール１化される。これにより、高さを抑えた薄型ＭＣＭを製造することができる。このとき、積層メモリ１１はバンプレスで積層されているので、同じ積層数であれば積層方向ｄの厚さがバンプを用いた一般的な積層メモリより１／２から１／６程度に抑えられる。これにより多数のメモリチップ１１０を含んで高さを抑えた薄型ＭＣＭを製造することができる。また、他の積層メモリ１１との間で高さ（積層方向ｄの厚さ）を合わせたメモリチップ１１０を得ることができる。これにより、ＦＯＷＬＰプロセスにおいて再配置後の高さも均一にすることができるので、ＲＤＬ（再配線）形成及びはんだボール１６２配置プロセスの歩留まりを向上することができる。また、個片化したメモリチップ１１０を積み重ねてＦＯＷＬＰ技術によりモジュール１化するので、フットプリントを抑えた小面積モジュール１を形成することができる。
（２）モジュール１の製造方法は、再配置工程の後、モールド工程の前に、積層メモリ１１の積層方向ｄに沿う方向に伸びる外部貫通電極１４を形成する外部貫通電極形成工程をさらに備え、再配置工程において、個片化した積層メモリ１１を重ねて所定の形状に再配置し、モールド工程において、再配置された積層メモリ１１と外部貫通電極１４とをモールドする。
　また、モジュール１は、積層メモリ１１の積層方向ｄに伸びる外部貫通電極１４をさらに備え、積層メモリ１１は積層方向ｄに複数積層され、パッケージ部１５は、外部貫通電極１４をさらにパッケージし、外部配線１６は、パッケージ部１５から露出する積層メモリ１１の一面上に配置される。
　これにより、重ねられた積層メモリ１１であっても、容易に電力及び信号を伝送することができるので、配置の柔軟性を向上することができる。
［第２実施形態］
　次に、本発明の第２実施形態に係るモジュール１及びその製造方法について、図７を参照して説明する。第２実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第２実施形態に係るモジュール１は、図７に示すように、積層メモリ１１の積層方向ｄに交差する方向に並設されるロジックチップ２０をさらに備える点で、第１実施形態と異なる。また、第２実施形態に係るモジュール１は、パッケージ部１５は、ロジックチップ２０及び所定数のメモリをパッケージする点で、第１実施形態と異なる。第２実施形態に係るモジュール１では、再配置工程において、積層メモリ１１及びロジックチップ２０が所定の形状に再配置される。また、モールド工程において、積層メモリ１１及びロジックチップ２０がモールドされる。また、分離工程において、モールドされた積層メモリ１１とロジックチップ２０とを所定数含むメモリモジュール１に分離する。
　以上のような第２実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（３）再配置工程において、積層メモリ１１及びロジックチップ２０を所定の形状に再配置し、モールド工程において、積層メモリ１１及びロジックチップ２０をモールドし、分離工程において、モールドされた積層メモリ１１とロジックチップ２０とを所定数含むメモリモジュール１に分離する。
　また、モジュール１は、積層メモリ１１の積層方向ｄに交差する方向に並設されるロジックチップ２０をさらに備え、パッケージ部１５は、ロジックチップ２０及び所定数のメモリをパッケージする。
　これにより、ロジックチップ２０を含むモジュール１の製造コストも低減することができる。
［第３実施形態］
　次に、本発明の第３実施形態に係るモジュール１について、図８を参照して説明する。第３実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第３実施形態に係るモジュール１は、積層メモリ１１に重ねて配置されるロジックチップ２０をさらに備える点で、第１実施形態と異なる。第３実施形態に係るモジュール１は、パッケージ部１５は、ロジックチップ２０及び積層メモリ１１をパッケージする点で、第１実施形態と異なる。
　ロジックチップ２０の一面には、外部再配線層１６１が形成される。また、積層メモリ１１は、ロジックチップ２０の他面に重ねて配置される。内部再配線層１３及び外部再配線層１６１は、矩形のロジックチップ２０の外寸よりも大きな平面視矩形形状で構成される。
　以上のような第３実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（４）再配置工程において、複数の積層メモリ１１にロジックチップ２０を積層する。
　モジュール１は、積層メモリ１１に重ねて配置されるロジックチップ２０をさらに備え、パッケージ部１５は、ロジックチップ２０及び積層メモリ１１をパッケージする。これにより、ロジックチップ２０を積層メモリ１１の積層方向ｄに交差する方向において、積層メモリ１１に並設する場合に比べ、モジュール１の平面視における大きさを小型化することができる。
［第４実施形態］
　次に、本発明の第４実施形態に係るモジュール１について、図９を参照して説明する。第４実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第４実施形態に係るモジュール１では、内部再配線層１３が、重ねられる積層メモリ１１に挟まれて配置される点で第１実施形態と異なる。第４実施形態に係るモジュール１の製造方法では、内部再配線層形成工程の後に、積層メモリ１１を積層方向ｄに重ねて配置する再配置工程が実施される点で、第１実施形態と異なる。そして、第４実施形態に係るモジュール１の製造方法では、積層メモリ１１が重ねられた後にモールドを実施する点で、第１実施形態と異なる。
　以上のような第４実施形態に係るモジュール１及びその製造方法によれば、内部再配線層１３の高さを低くすることができ、外部貫通電極１４の長さを短くすることができるので、容易に製造することができる。
［第５実施形態］
　次に、本発明の第５実施形態に係るモジュール１及びその製造方法について、図１０を参照して説明する。第５実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第５実施形態に係るモジュール１は、積層メモリ１１をさらに重ねて配置する点で、第１実施形態と異なる。また、第５実施形態に係るモジュール１の製造方法では、内部再配線層形成工程の後に、積層メモリ１１を積層方向ｄに重ねて配置する再配置工程が実施される点で、第１実施形態と異なる。そして、第５実施形態に係るモジュール１の製造方法では、積層メモリ１１が重ねられた後にモールドを実施する点で、第５実施形態と異なる。
　以上のような第５実施形態に係るモジュール１及びその製造方法によれば、より大きな容量のモジュール１を実現できる。
［第６実施形態］
　次に、本発明の第６実施形態に係るモジュール１及びその製造方法について、図１１を参照して説明する。第６実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第６実施形態に係るモジュール１は、積層メモリ１１に挟まれる内部再配線層１３を複数備える点で、第１及び第３実施形態と異なる。また、積層方向ｄに沿う方向において、外部貫通電極１４を複数備える点で第１及び第３実施形態と異なる。第６実施形態に係るモジュール１の製造方法は、内部再配線層形成工程の後に、積層メモリ１１を積層方向ｄに重ねて配置する再配置工程が実施される点で、第１及び第３実施形態と異なる。そして、第６実施形態に係るモジュール１の製造方法では、積層メモリ１１が重ねられた後にモールドを実施する点で、第１及び第３実施形態と異なる。第６実施形態に係るモジュール１の製造方法では、これらの工程が繰り返される点で第１及び第３実施形態と異なる。
　以上のような第６実施形態に係るモジュール１及びその製造方法によれば、工程を繰り返すことで大容量のモジュール１を製造することができるので、より容易に大容量のモジュール１を製造することができる。
［第７実施形態］
　次に、本発明の第７実施形態に係るモジュール１及びその製造方法について、図１２を参照して説明する。第７実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第７実施形態に係るモジュール１は、第３実施形態のモジュール１に積層メモリ１１をさらに重ねて配置している点で、第３実施形態と異なる。また、第７実施形態に係るモジュール１は、第２実施形態のモジュール１の構成に代え、ロジックチップ２０に積層メモリ１１を重ねて配置するとともに、モールドする点で、第２実施形態と異なる。
　以上のような第７実施形態に係るモジュール１及びその製造方法によれば、より大容量のモジュール１を容易に製造することができる。また、モジュール１の製造コストを低減することができる。
［第８実施形態］
　次に、本発明の第８実施形態に係るモジュール１及びその製造方法について、図１３を参照して説明する。第８実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第８実施形態のモジュール１は、積層方向ｄに交差する方向に並設された積層メモリ１１に、複数のロジックチップ２０を跨って、積層メモリ１１に重ねて配置している点で、第１から第７実施形態と異なる。また、第８実施形態のモジュール１は、積層メモリ１１が、複数のメモリチップ１１０と、積層方向ｄ一面に露出する制御チップ３０であって、メモリチップ１１０の動作を制御する制御チップ３０とを備える点で、第１から第７実施形態と異なる。また、また、第８実施形態のモジュール１の製造方法では、再配置工程において、積層ウエハの積層方向ｄ一面に露出する制御チップ３０であって、積層メモリ１１の動作を制御する制御チップ３０にロジックチップ２０を積層する点で、第１実施形態から第７実施形態と異なる。さらには、第８実施形態に係るモジュール１の製造方法では、モールドされた積層メモリ１１を分離する前に、再配置工程によりロジックチップ２０を配置した後、所定数のロジックチップ２０を含んで分離する点で、第１から第７実施形態と異なる。
　制御チップ３０は、積層メモリ１１の積層方向ｄにおいて、内部再配線層１３に隣接して配置される。制御チップ３０は、例えば、メモリコントローラ、メモリインタフェース、調停回路、ルータ、及びスイッチ等を含む。なお、第８実施形態において制御チップ３０とロジックチップ２０の接続面の双方向矢印は、制御チップ３０とロジックチップ２０の間の通信経路を示しており、通信方法としては例えば磁界通信又は容量結合通信などの非接触通信手段を用いても良い。あるいはハイブリッド接続又はマイクロバンプを用いた接続でも良い。この場合は内部再配線層１３を備えなくとも良い。また積層メモリ１１（チップ）において制御チップ３０が配置される面と反対側の面を囲むパッケージ部１５の積層方向ｄに沿った下面には、図示しない外部再配線層１６１と、はんだボール１６２と、からなる外部配線１６を備えても良い。
　以上のような第８実施形態に係るモジュール１及びその製造方法によれば、良品の積層メモリ１１を選別した後に再配置をしてロジックチップ２０を積層することができるので、歩留まりを向上することができる。また、任意の個数のロジックチップ２０を含めて分離することができるので、スケーラブルにＭＣＭを製造することができる。
［第９実施形態］
　次に、本発明の第９実施形態に係るモジュール１及びその製造方法について、図１４から図１７を参照して説明する。第９実施形態において、同一構成について同一の符号を付し、説明を簡略化又は省略する。
　第９実施形態のモジュール１は、図１４から図１７に示すように、積層ウエハ上にロジックチップ２０を積層メモリ１１に跨って配置した後に、分離している点で第１から第８実施形態と異なる。第９実施形態のモジュール１の製造方法では、個片化工程及びモールド工程を備えない点で、第１から第８実施形態と異なる。なお、本実施形態では、３つのモジュール１の例を示す。１つ目のモジュール１は、例えば、図１４及び図１７に示すように、６つの積層メモリ１１に２つのプロセッサを重ねた構成（断面例１）である。２つ目のモジュール１は、例えば、図１５及び図１７に示すように、６つの積層メモリ１１により大きな２つのロジックチップ２０を重ねた構成（断面例２）である。３つ目のモジュール１は、図１６及び図１７に示すように、４つの積層メモリ１１に３つのロジックチップ２０を重ねた構成（断面例３）である。また、第９実施形態のモジュール１は、積層ウエハの露出する一面に、制御チップと内部再配線層１３とを備える。なお、積層ウエハの代わりに第８実施形態（図１３）のように、個片化した積層チップ１１と外部貫通電極１４をキャリア基板２００の上に再配置してモールドし、内部再配線層１３を形成したものを用いても良い。なお、第９実施形態において制御チップ３０とロジックチップ２０の接続面の双方向矢印は、制御チップ３０とロジックチップ２０の間の通信経路を示しており、通信方法としては例えば磁界通信や、容量結合通信などの非接触通信手段を用いても良い。あるいはハイブリッド接続や、マイクロバンプを用いた接続でも良い。この場合は内部再配線層１３を備えなくとも良い。また積層メモリチップ１１において制御チップ３０が配置される面と反対側の積層方向ｄに沿った下面には、図示しない外部再配線層１６１と、はんだボール１６２と、からなる外部配線１６を備えても良い。
　以上のような第９実施形態に係るモジュール１及びその製造方法によれば、以下の効果を奏する。
（５）複数の積層メモリ１１を含むモジュール１であって、メモリチップ１１０をバンプレス接続により積層した複数の積層メモリ１１と、積層方向ｄに交差する方向に並設された積層メモリ１１に跨って、積層メモリ１１に重ねて配置されるロジックチップ２０と、を備える。
　所定数の積層メモリ１１を含むモジュール１の製造方法であって、複数のメモリウエハ１００をバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、積層ウエハに含まれる複数の積層メモリ１１に跨ってロジックチップ２０を積層する再配置工程と、ロジックチップ２０を配置した積層ウエハを所定数の積層メモリ１１を含むメモリモジュール１に分離する分離工程と、を備える。
　これにより、バンプレスで積層した積層ウエハや、それを個片化して再配置したウエハやパネル上にロジックチップ２０を配置してから個片化してモジュール１にするので、個片化したチップ同士を個別に配置して接続するより位置合わせが容易でコストも削減することができる。また、バンプレスで積層した積層ウエハ、それを個片化して再配置したウエハにロジックチップ２０を配置するので、ロジックの配置の自由度や密度を高めることができる。また、ロジックを複数のメモリを跨いで配置することができ、ロジックとメモリの個数をスケーラブルに構成できる。
　以上、本発明のモジュール及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
　例えば、第９実施形態において、図１８に示すように、ロジックチップ２０の大きさは適宜変更することができる。また、複数の積層メモリ１１に跨って、１つのロジックチップ２０を配置してもよい。また、モジュール１において、複数のロジックチップ２０を配置せずに、１つのロジックチップ２０を複数の積層メモリ１１に跨って配置してもよい。
　また、第９実施形態において、図１９及び図２０に示すように、積層ウエハ上において、モジュール１に必要なメモリ数及びロジックチップ２０の形状に応じて、分離する位置を自由に変更してもよい。また、積層メモリ１１の接続端子の位置と、ロジックチップ２０の形状とに合わせて、ロジックチップ２０の接続端子がデザインされてもよい。なお、図１７から図２０において、制御チップ３０とロジックチップ２０の接続面に図示された矩形のエリアは、制御チップ３０とロジックチップ２０との電気的な接続端子を示す。
　また、第８実施形態、及び第９実施形態において、ロジックチップ２０を配置した後に全体をモールドしてからモジュール１として分離しても良い。
　また、上記第及び第２実施形態において、積層メモリ１１又はロジックチップ２０を積層方向ｄの交差方向に並設する場合であって、積層メモリ１１又はロジックチップ２０を重ねて配置せずともよい。この場合、外部貫通電極１４は、モジュール１に形成されずともよい。
　また、積層メモリ１１の内部貫通電極１２のうち信号を伝送する電極については、磁界通信や、容量結合通信などの非接触通信手段を用いても良い。また内部貫通電極１２をそれぞれのメモリチップを貫通する電極と、それらの電極を接続面でハイブリッド接続する構造でも良い。これらはバンプレス接続における電気的接続手段の一例である。
１　モジュール
１１　積層メモリ
１２　内部貫通電極
１３　内部再配線層
１４　外部貫通電極
１５　パッケージ部
１６　外部配線
２０　ロジックチップ
３０　制御チップ
１００　メモリウエハ
２００　キャリア基板
ｄ　積層方向

Claims (14)

  1. 　所定数の積層メモリを含むモジュール製造方法であって、
    　複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、
    　前記積層ウエハを前記積層メモリに個片化する個片化工程と、
    　複数の前記積層メモリを所定の形状に再配置する再配置工程と、
    　再配置された前記積層メモリをモールドするモールド工程と、
    　前記積層メモリに外部配線を形成する配線形成工程と、
    　モールドされた前記積層メモリを所定数含むメモリモジュールに分離する分離工程と、
    を備えるモジュール製造方法。
  2. 　前記再配置工程の後、前記モールド工程の前に、前記積層メモリの積層方向に沿う方向に伸びる外部貫通電極を形成する外部貫通電極形成工程をさらに備え、
    　前記再配置工程において、個片化した前記積層メモリを重ねて所定の形状に再配置し、
    　前記モールド工程において、再配置された前記積層メモリと前記外部貫通電極とをモールドする請求項１に記載のモジュール製造方法。
  3. 　前記再配置工程において、前記積層メモリ及びロジックチップを所定の形状に再配置し、
    　前記モールド工程において、前記積層メモリ及びロジックチップをモールドする請求項１又は２に記載のモジュール製造方法。
  4. 　前記再配置工程において、複数の前記積層メモリに前記ロジックチップを積層する請求項３に記載のモジュール製造方法。
  5. 　前記再配置工程において、複数の前記積層メモリに跨って前記ロジックチップを積層する請求項４に記載のモジュール製造方法。
  6. 　前記再配置工程において、前記ロジックチップに前記積層メモリを積層する請求項３に記載のモジュール製造方法。
  7. 　所定数の積層メモリを含むモジュール製造方法であって、
    　複数のメモリウエハをバンプレスで積層した積層ウエハを形成する積層ウエハ形成工程と、
    　前記積層ウエハに含まれる複数の積層メモリに跨ってロジックチップを積層する再配置工程と、
    　前記ロジックチップを配置した前記積層ウエハを所定数の前記積層メモリを含むメモリモジュールに分離する分離工程と、
    を備えるモジュール製造方法。
  8. 　前記再配置工程において、前記積層ウエハの積層方向一面に露出する制御チップであって、前記積層メモリの動作を制御する制御チップに前記ロジックチップを積層する請求項３から７のいずれかに記載のモジュール製造方法。
  9. 　所定数の積層メモリを含むモジュールであって、
    　メモリチップをバンプレス接続により積層した所定数の積層メモリと、
    　所定数の積層メモリをパッケージするパッケージ部と、
    　前記積層メモリの積層方向一面上に配置される外部配線と、
    を備えるモジュール。
  10. 　前記積層メモリに重ねて配置されるロジックチップをさらに備え、
    　前記パッケージ部は、前記ロジックチップ及び前記積層メモリをパッケージする請求項９に記載のモジュール。
  11. 　前記積層メモリの積層方向に交差する方向に並設されるロジックチップをさらに備え、
    　前記パッケージ部は、前記ロジックチップ及び所定数のメモリをパッケージする請求項９に記載のモジュール。
  12. 　前記積層メモリの積層方向に伸びる外部貫通電極をさらに備え、
    　前記積層メモリは積層方向に複数積層され、
    　前記パッケージ部は、前記外部貫通電極をさらにパッケージし、
    　前記外部配線は、前記パッケージ部から露出する前記積層メモリの一面上に配置される請求項９又は１０に記載のモジュール。
  13. 　複数の積層メモリを含むモジュールであって、
    　メモリチップをバンプレス接続により積層した複数の積層メモリと、
    　積層方向に交差する方向に並設された前記積層メモリに跨って、前記積層メモリに重ねて配置されるロジックチップと、
    　を備えるモジュール。
  14. 　前記積層メモリは、複数の前記メモリチップと、積層方向一面に露出する制御チップであって、前記メモリチップの動作を制御する制御チップとを備える請求項９から１３のいずれかに記載のモジュール。
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Citations (4)

* Cited by examiner, † Cited by third party
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US20180076156A1 (en) * 2016-09-12 2018-03-15 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
WO2018220846A1 (ja) * 2017-06-02 2018-12-06 ウルトラメモリ株式会社 半導体モジュール
US20200212018A1 (en) * 2018-12-26 2020-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Package and Method
JP2020174164A (ja) * 2019-04-12 2020-10-22 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180076156A1 (en) * 2016-09-12 2018-03-15 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
WO2018220846A1 (ja) * 2017-06-02 2018-12-06 ウルトラメモリ株式会社 半導体モジュール
US20200212018A1 (en) * 2018-12-26 2020-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Package and Method
JP2020174164A (ja) * 2019-04-12 2020-10-22 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法

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