JP2008147226A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】コントローラチップとメモリチップの積層型一体モジュールにおいて、ワイヤボンディング長を短くすることで等長配線設計の自由度を向上し、かつ薄型の有機配線基板を用いることで配線長を短くし、モジュール全体の薄型化を実現する。
【解決手段】ＢＧＡ基板３上のメモリチップ１とコントローラチップ２の間にロ字型の配線基板１０を設け、ワイヤボンディングの中継用に用いる。配線基板１０は、コントローラチップ２の四辺を包囲する状態で配置され、配線基板１０のワイヤボンディング用端子がメモリチップ１のワイヤボンディング用端子及びＢＧＡ基板３のワイヤボンディング用端子と近接する位置に配置されている。
【選択図】図１
【解決手段】ＢＧＡ基板３上のメモリチップ１とコントローラチップ２の間にロ字型の配線基板１０を設け、ワイヤボンディングの中継用に用いる。配線基板１０は、コントローラチップ２の四辺を包囲する状態で配置され、配線基板１０のワイヤボンディング用端子がメモリチップ１のワイヤボンディング用端子及びＢＧＡ基板３のワイヤボンディング用端子と近接する位置に配置されている。
【選択図】図１
Description
本発明は、メモリチップやコントローラチップが積層された積層型の半導体装置及びその製造方法に関する。
従来、記憶機能を有したチップ（メモリチップ）へのアクセスは、記憶情報の読み込み・書き換えを制御するチップ（コントローラチップ）がマザーボードを介してモジュール間の外部アクセスを行う方式が主であった。また、最近では、ＳｉＰ（System in Package）が実現されることにより、モジュール内でアクセスできるようになってきた。
コントローラチップの外部アクセス方式は、メモリチップのみが例えばリードフレームのような配線基板と封止樹脂（モールド樹脂）によりモジュール化されたＴＳＯＰ（Thin Small Outline Package）の構造があった。コントローラチップはＴＳＯＰモジュールとは別にモジュール化され、マザーボードを介して信号の伝達を行っていた。この方法だと配線長が長くなり、読み込み・書き換えの速度の向上が見込めなかった。
そこで次に、コントローラチップとメモリチップが一体化されたモジュールが考案されている（例えば特許文献１参照）。
この半導体装置では、記憶の読み込み・書き換えが一体のモジュール単独で可能になるので、例えばメモリカード等の持ち運びメモリとして活用されることが可能である。また、マザーボードと切り離しても機能するモジュールとなったことで汎用性が広がる利点がある。
この半導体装置では、記憶の読み込み・書き換えが一体のモジュール単独で可能になるので、例えばメモリカード等の持ち運びメモリとして活用されることが可能である。また、マザーボードと切り離しても機能するモジュールとなったことで汎用性が広がる利点がある。
また最近では、メモリチップの集積度も高密度の傾向になり、さらに積層構造をとることでモジュール全体の容量が大幅に増えてきている。一方、外部モジュールとのデータ間通信量も増えることで、リードフレームの２辺端子から入出力端子の多端子化が可能なＢＧＡボールを用いたボールグリッドアレイ（ＢＧＡ）型が有望視されてきた。
また、積層型の半導体装置では、各半導体チップは金ワイヤによるワイヤボンディングで電気的に接続されており、リードフレームを配線基板として用いていれば、リード数に依存してワイヤ数も限定されてくる。
一方、ＢＧＡ型の配線基板であれば、基板表面に端子のみを露出し、基板内の回路を所望の設計することでＢＧＡ面のＢＧＡボールまで自由に配線を引き回すことができる利点がある。すなわち、ワイヤボンディグの端子数の増加と、設計の自由度向上のための共通の解決がＢＧＡ型配線基板を採用することで可能である。
一方、ＢＧＡ型の配線基板であれば、基板表面に端子のみを露出し、基板内の回路を所望の設計することでＢＧＡ面のＢＧＡボールまで自由に配線を引き回すことができる利点がある。すなわち、ワイヤボンディグの端子数の増加と、設計の自由度向上のための共通の解決がＢＧＡ型配線基板を採用することで可能である。
また、メモリチップとコントローラチップのサイズは、前者が８×１５ｍｍ程度、後者が４×４ｍｍであるように、コントローラチップが寸法的に圧倒的に小さい。このように寸法的に違いがあるチップ間の積層を行う場合、例えばメモリチップ上にコントローラを実装配置する場合、電気的接続を行う金ワイヤのループ長が非常に長くなる。
図４はこのような従来の半導体装置の例を示す平面図である。
図示のように、ＢＧＡ基板（配線基板）３上にメモリチップ１及びコントローラチップ２が実装されており、ＢＧＡ基板３のワイヤボンディング用端子４とメモリチップ１及びコントローラチップ２のワイヤボンディング用端子６、７がそれぞれワイヤ５によって接続されている。
すなわち、このような半導体装置では、メモリチップから配線基板へは非常に短くワイヤボンディングできるのに対して、コントローラチップから配線基板へのワイヤはメモリチップを越えるループ長が必要になる。
図４はこのような従来の半導体装置の例を示す平面図である。
図示のように、ＢＧＡ基板（配線基板）３上にメモリチップ１及びコントローラチップ２が実装されており、ＢＧＡ基板３のワイヤボンディング用端子４とメモリチップ１及びコントローラチップ２のワイヤボンディング用端子６、７がそれぞれワイヤ５によって接続されている。
すなわち、このような半導体装置では、メモリチップから配線基板へは非常に短くワイヤボンディングできるのに対して、コントローラチップから配線基板へのワイヤはメモリチップを越えるループ長が必要になる。
そこで、ループ長を短く改善するために、図５に示すように、メモリチップ１の角部近くにコントローラチップ２を配置し、ループ長の長くなるコントローラチップ２の各辺からのワイヤ５を一旦接続するためのチップ８を設け、チップ８のワイヤボンディング用端子９を中継させることで、ワイヤ５のループ長を短くするものが知られている。
特開２００２−３６８１９０号公報
しかしながら、図５に示す半導体装置では、ループ長を短くすることで電気的な特性（信号の反射や遅延）を向上させているが、コントローラチップと同様の機能を有しているのでなく、ワイヤのループ長を短くするために電気配線の役割をしているものであり、このチップ８の存在により電気抵抗やキャパシタンスが増加し、電気的特性を損なっているという問題がある。
また、上述したＢＧＡ型の配線基板により多端子化を得ても、配線基板上にメモリチップやコントローラチップを積層する構造ではモジュール全体の層厚が厚くなってしまう。特に、携帯電話やＰＤＡ機等は高性能化する傾向にあり、必要な半導体装置の数も増加してきているが、それら半導体装置の実装面積は限られている。すなわち、積層構造をとることにより高性能を発揮する機器を作り出すことができるが、厚み方向も限られた寸法であるために、モジュールの薄型化が必須になる。
しかし、従来のプリント基板技術から作られるＢＧＡ型基板には、２００μｍ以上のガラス繊維等で機械的強度を上げたコア層を有しているため、薄型化が困難である。また、ワイヤボンディグ端子のある面とは他面にＢＧＡボール用のＢＧＡ端子を有する構造であるために、表裏を電気的に接続するスルーホールが存在する。そして、スルーホールは配線長が長く（厚さ方向に長い）電気特性上の信号反射や遅延を引き起こす箇所でもある。すなわち、ワイヤで伝達された信号をさらに劣化させて外部モジュールに伝達することになる問題が生じる。
しかし、従来のプリント基板技術から作られるＢＧＡ型基板には、２００μｍ以上のガラス繊維等で機械的強度を上げたコア層を有しているため、薄型化が困難である。また、ワイヤボンディグ端子のある面とは他面にＢＧＡボール用のＢＧＡ端子を有する構造であるために、表裏を電気的に接続するスルーホールが存在する。そして、スルーホールは配線長が長く（厚さ方向に長い）電気特性上の信号反射や遅延を引き起こす箇所でもある。すなわち、ワイヤで伝達された信号をさらに劣化させて外部モジュールに伝達することになる問題が生じる。
本発明は、上記問題を解決するためになされたものであり、コントローラチップとメモリチップの積層型一体モジュールにおいて、ワイヤボンディング長を短くすることで等長配線設計の自由度を向上し、かつ薄型の有機配線基板を用いることで配線長を短くし、モジュール全体の薄型化を実現することが可能な半導体装置とその製造方法を提供することを目的とする。
上述の目的を達成するため、本発明の半導体装置は、情報信号の記憶機能を有するメモリチップと、前記メモリチップに対する情報信号の読み書きを制御するコントローラチップと、板厚が３００μｍ以下の有機絶縁樹脂を構成材とする少なくとも１つの有機配線基板とを有し、前記メモリチップ、コントローラチップ、及び有機配線基板が互いに積層され、ワイヤボンディグによって電気的に接続されていることを特徴とする。
また、本発明は、硬化封止樹脂により被覆されたボールグリッドアレイ型の半導体装置であることを特徴とする。また本発明は、複数の前記メモリチップと、１つのコントローラチップを有することを特徴とする。また本発明は、前記メモリチップ及びコントローラチップはそれぞれ５０μｍ以上の厚みを有することを特徴とする。また本発明は、前記有機配線基板は２層以上の配線層を有し、前記配線層間の接続が直径φ２０以上、長さ３００μｍ以下のビアプラグにより電気的に接続されていることを特徴とする。さらに本発明は、前記有機配線基板は半導体チップ搭載用のキャビティを有することを特徴とする。
また、本発明は、硬化封止樹脂により被覆されたボールグリッドアレイ型の半導体装置であることを特徴とする。また本発明は、複数の前記メモリチップと、１つのコントローラチップを有することを特徴とする。また本発明は、前記メモリチップ及びコントローラチップはそれぞれ５０μｍ以上の厚みを有することを特徴とする。また本発明は、前記有機配線基板は２層以上の配線層を有し、前記配線層間の接続が直径φ２０以上、長さ３００μｍ以下のビアプラグにより電気的に接続されていることを特徴とする。さらに本発明は、前記有機配線基板は半導体チップ搭載用のキャビティを有することを特徴とする。
また本発明の半導体装置の製造方法は、情報信号の記憶機能を有するメモリチップと、前記メモリチップに対する情報信号の読み書きを制御するコントローラチップと、板厚が３００μｍ以下の有機絶縁樹脂を構成材とする複数の有機配線基板とを有する半導体装置の製造方法であって、第１の有機配線基板にメモリチップを必要数逐次積層する工程と、前記メモリチップを積層した第１の有機配線基板に第２の有機配線基板を積層する工程と、前記第２の有機配線基板にコントローラチップを実装する工程と、前記メモリチップ、コントローラチップ、及び有機配線基板をワイヤボンディングにより接続する工程と、前記メモリチップ、コントローラチップ、及び有機配線基板を熱硬化型の封止樹脂により一体化する工程と、前記一体化された封止体にＢＧＡボールを搭載する工程とを有することを特徴とする。
また本発明の半導体装置の製造方法は、情報信号の記憶機能を有するメモリチップと、前記メモリチップに対する情報信号の読み書きを制御するコントローラチップと、板厚が３００μｍ以下の有機絶縁樹脂を構成材とする少なくとも１つの有機配線基板とを有する半導体装置の製造方法であって、前記有機配線基板の一方の面にコントローラチップを実装する工程と、前記有機配線基板の他方の面にメモリチップを実装する工程と、前記コントローラチップとメモリチップとの間をワイヤボンディングによって接続する工程と、前記コントローラチップとメモリチップとの間をビアプラグによって接続する工程とを有することを特徴とする。
本発明の半導体装置及びその製造方法によれば、コントローラチップとメモリチップの積層型一体モジュールにおいて、ワイヤボンディング長を短くすることにより、等長配線設計の自由度を向上でき、かつ薄型の有機配線基板を用いることにより、配線長を短くし、モジュール全体の薄型化を実現することができる効果がある。
以下、本発明による半導体装置及びその製造方法の実施の形態を図面を用いて具体的に説明する。ここではまず、本実施の形態による半導体装置の構造について説明する。
図１は本発明の実施の形態による半導体装置の概要を示す平面図である。なお、図４及び図５に示すものと同様の構成要素については同一符号を付している。
図示のように、本実施の形態による半導体装置は、ＢＧＡ基板３上のメモリチップ１とコントローラチップ２の間にロ字型の配線基板１０を設け、ワイヤボンディングの中継用に用いるものである。配線基板１０は、コントローラチップ２の四辺を包囲する状態で配置され、長尺方向の２辺間は同方向のメモリチップ１の２辺間より短く、配線基板１０のワイヤボンディング用端子（図示せず）がメモリチップ１のワイヤボンディング用端子と近接する位置に配置され、短尺方向の２辺間は同方向のメモリチップ１の２辺間と同じ長さで、配線基板１０のワイヤボンディング用端子がＢＧＡ基板３のワイヤボンディング用端子と近接する位置に配置されている。
図１は本発明の実施の形態による半導体装置の概要を示す平面図である。なお、図４及び図５に示すものと同様の構成要素については同一符号を付している。
図示のように、本実施の形態による半導体装置は、ＢＧＡ基板３上のメモリチップ１とコントローラチップ２の間にロ字型の配線基板１０を設け、ワイヤボンディングの中継用に用いるものである。配線基板１０は、コントローラチップ２の四辺を包囲する状態で配置され、長尺方向の２辺間は同方向のメモリチップ１の２辺間より短く、配線基板１０のワイヤボンディング用端子（図示せず）がメモリチップ１のワイヤボンディング用端子と近接する位置に配置され、短尺方向の２辺間は同方向のメモリチップ１の２辺間と同じ長さで、配線基板１０のワイヤボンディング用端子がＢＧＡ基板３のワイヤボンディング用端子と近接する位置に配置されている。
一般に携帯電話に代表されるモバイル機器は近年飛躍的な発展を遂げており、その機器の高性能化も驚くべき速度で進展している。モジュール一つを挙げても、従来のようなマザーボードを介したデータ通信を行うよりもシステムを１つのモジュールに一体化したＳｉＰ（System in Package）の構造によりデータ通信を円滑に行う方式が採用されつつある。
ＳｉＰの一つにモジュール化されたメモリチップが挙げられる。一定容量（例えば１Ｇバイト）のメモリチップを複数枚積層し、さらにコントローラチップ（例えばＡＳＩＣ）を備えたモジュールではデータの読み込み・書き換えがモジュール単体で行え、マザーボードを介することのないメモリモジュール（例えばメモリカード、ＵＳＢメモリ）になる。
ＳｉＰ構造に用いられる配線基板（インターポーザ）は二辺端子の場合はリードフレームが採用され、入出力の多端子が要求される場合の配線基板にはＢＧＡ型の配線基板が考えられる。ＳｉＰ内のデータ容量および通信回数の増加が予想される今後はＢＧＡ型の配線基板が有力である。なぜならば二辺端子に比べ、ＢＧＡ型配線基板であればＢＧＡボールを介してＢＧＡ面に格子状に入出力端子を設け、多端子化を図ることができる。
ＢＧＡ型の配線基板３を用いてＳｉＰ構造を考える場合には、配線基板上に必要数メモリチップ１を接着層を介在した積層を行う。接着層が形成されているとその後の積層時のハンドリングを考慮すると好ましい。所定の温度で数秒保持することで、少なくともメモリチップの仮止めが行える程度の接着機能が発揮される材料が望ましい。
金ワイヤのループ長は信号の反射や遅延の観点から短い方が好ましい。従来は図５に示したようにメモリチップ１のある角部近くにコントローラチップ２を配置し、コントローラチップ２からのワイヤ５を一旦接続するためのチップ８を介して、ワイヤ長を短くする施策がとられる場合があった。しかしながら、図５のような配置では接続チップ８を介する配線長が長くなり、等長配線設計が困難であった。また、シリコンで接続チップ８を構成する場合には、チップによる配線抵抗の増加とキャパシタンスの増加が懸念される。加えて半導体を用いることでコスト高も併せて懸念される。
そこで、本実施の形態では、図１に示すように、接続チップ８に替わり、薄型の配線基板１０でコントローラチップ２からのワイヤボンディング、及び配線基板１０からＢＧＡ基板３へワイヤボンディングできる構造を考える。図１に示すような配線基板１０であれば、配線基板内で等長配線を設計できることに加え、ワイヤ長を短く抑え、電気抵抗やキャパシタンスの増加を抑制することが可能である。また半導体に比べ有機配線基板であれば安価な構成部材である。
次に図２は本発明の実施の形態による積層構造の半導体装置の第１の例を示す断面図である。
図示の半導体装置は、基本構成として、ＢＧＡ基板２７と、複数のメモリチップ１１〜１４と、配線基板２６と、コントローラチップ１５を互いに積層したものであり、上方から見た構造は例えば図１に示したものとほぼ共通である。
図示の半導体装置は、基本構成として、ＢＧＡ基板２７と、複数のメモリチップ１１〜１４と、配線基板２６と、コントローラチップ１５を互いに積層したものであり、上方から見た構造は例えば図１に示したものとほぼ共通である。
上述した従来技術によるＢＧＡ型配線基板３では機械ドリルで形成されたスルーホールが存在するが、このスルーホールはそれ自体で厚み方向の配線長を長くし、信号の反射や遅延が考えられる。また、スルーホールでなくとも２００μｍ以上の厚膜配線基板である（例えばメタルコアなど）とモジュール化した全体の薄型化の障害になる。
そこで、本実施の形態では、ＢＧＡ型配線基板の薄型化を工夫し、従来のＢＧＡ配線基板に替わり可撓性を示す薄膜の有機絶縁層１８を挟んだ２層配線基板を採用したものである（すなわち、本例では２メタルＢＧＡ基板２７という）。
そこで、本実施の形態では、ＢＧＡ型配線基板の薄型化を工夫し、従来のＢＧＡ配線基板に替わり可撓性を示す薄膜の有機絶縁層１８を挟んだ２層配線基板を採用したものである（すなわち、本例では２メタルＢＧＡ基板２７という）。
以下、図２に示す構成について詳細に説明する。
まず、２メタルＢＧＡ基板２７において、上下にポリイミド製の２層の有機絶縁層１８、１９を設け、上層の有機絶縁層１８の中央部に開口を形成することで、積層チップを搭載するキャビティ（凹部）２７Ａを形成した構造となっている。
このように、配線基板内にキャビティを設け、ここに積層チップを配置することにより、キャビティ深さ分の薄型化を実現した。またキャビティ内に積層チップが収まっているために上方からのワイヤ長をより短くすることができる。
まず、２メタルＢＧＡ基板２７において、上下にポリイミド製の２層の有機絶縁層１８、１９を設け、上層の有機絶縁層１８の中央部に開口を形成することで、積層チップを搭載するキャビティ（凹部）２７Ａを形成した構造となっている。
このように、配線基板内にキャビティを設け、ここに積層チップを配置することにより、キャビティ深さ分の薄型化を実現した。またキャビティ内に積層チップが収まっているために上方からのワイヤ長をより短くすることができる。
また、２メタルＢＧＡ基板２７の下面には、ＢＧＡボール端子２２が設けられ、ＢＧＡボール２４が接合されている。
２メタルＢＧＡ基板２７の上面には、キャビティ２７Ａの周辺に沿って、ワイヤボンディングを受ける端子（パッド）２１が設けられ、この端子２１は下面のＢＧＡボール端子２２に接続されるビアプラグ２３が設けられている。なお本例において、配線層間の接続には１００μｍ以下の微小径ビアホールを用いるものとし、これは例えばレーザによるドリル加工で容易に形成可能である。
２メタルＢＧＡ基板２７の上面には、キャビティ２７Ａの周辺に沿って、ワイヤボンディングを受ける端子（パッド）２１が設けられ、この端子２１は下面のＢＧＡボール端子２２に接続されるビアプラグ２３が設けられている。なお本例において、配線層間の接続には１００μｍ以下の微小径ビアホールを用いるものとし、これは例えばレーザによるドリル加工で容易に形成可能である。
また、メモリチップ１１〜１４は、それぞれ接着層（フィルム）１６を介して積層されている。なお、これらメモリチップ１１〜１４は、互いに等しいサイズのものであり、それぞれワイヤボンディングが可能なように、所定量だけずらして積層され、ワイヤボンディング用端子が上面に露出する状態に配置されている。
また、コントローラチップ１５及び配線基板２６は、最上部のメモリチップ１４上に接着層（フィルム）１６を介して設けられ、図１に示したようにコントローラチップ１５の４辺が配線基板２６によって包囲される状態で配置され、金ワイヤ１７によってボンディングされている。
また、コントローラチップ１５及び配線基板２６は、最上部のメモリチップ１４上に接着層（フィルム）１６を介して設けられ、図１に示したようにコントローラチップ１５の４辺が配線基板２６によって包囲される状態で配置され、金ワイヤ１７によってボンディングされている。
すなわち、本例の半導体装置は、キャビティ２７Ａのある２メタルＢＧＡ基板２７にメモリチップ１１〜１４を複数枚積層し、さらに従来の接続チップの替わりに、中継用の配線基板２６を設け、コントローラチップ１５からのワイヤ１７を接続し、それぞれのメモリチップ１１〜１４及び２メタルＢＧＡ基板２７へワイヤ接続した構造により、ＳｉＰモジュールを構成している。
そして、このモジュールの上部を、例えばモールド樹脂のような熱硬化形の封止樹脂（エポキシ封止材）２５により被覆し、下面のＢＧＡパッド２２にＢＧＡボール２４を搭載することにより、図２に示す構造が完成する。
そして、このモジュールの上部を、例えばモールド樹脂のような熱硬化形の封止樹脂（エポキシ封止材）２５により被覆し、下面のＢＧＡパッド２２にＢＧＡボール２４を搭載することにより、図２に示す構造が完成する。
次に本実施の形態による半導体装置の製造方法を説明する。
まずメモリチップを搭載するためのキャビティが設けられた２メタルＢＧＡ基板２７を用意する。キャビティの形成方法は、パンチによる打ち抜き法やレーザによる樹脂除去法等が用いることができ、その工法は何ら限定されないものとする。
また、上下の配線層はビアプラグ２３で電気的に接続されているが、ビアホール及びビアプラグの形成方法についても特に限定しないものとする。
まずメモリチップを搭載するためのキャビティが設けられた２メタルＢＧＡ基板２７を用意する。キャビティの形成方法は、パンチによる打ち抜き法やレーザによる樹脂除去法等が用いることができ、その工法は何ら限定されないものとする。
また、上下の配線層はビアプラグ２３で電気的に接続されているが、ビアホール及びビアプラグの形成方法についても特に限定しないものとする。
次に、キャビティ内に所望の容量を満足するメモリチップ１１〜１４を逐次積層する。この際、メモリチップ１５の配線面とは他面に接着層１６を設けておくと積層し易い。なお、接着層はウェハ状態でフィルムを熱ラミネートする等が考えられる。
また、逐次積層は熱負荷と積層圧を制御することにより数秒で完了すると生産性が向上する。また、上述したように同寸法のメモリチップを積層する場合、図２に示すようにワイヤボンディングパッドがそれぞれのメモリチップで露出するような寸法を考慮し、ずらして積層する。
また、逐次積層は熱負荷と積層圧を制御することにより数秒で完了すると生産性が向上する。また、上述したように同寸法のメモリチップを積層する場合、図２に示すようにワイヤボンディングパッドがそれぞれのメモリチップで露出するような寸法を考慮し、ずらして積層する。
次に逐次積層されたメモリチップ１１〜１４上に配線基板２６を積層する。メモリチップと同様に片方の面に接着層１６があらかじめ存在していると簡易的に積層できる。また配線基板２６の中央にはコントローラチップ１５が収納されるデバイスホール２０を設ける。
そして、この配線基板２６のデバイスホール２０内にコントローラチップ１５を実装する。
そして、この配線基板２６のデバイスホール２０内にコントローラチップ１５を実装する。
次に、メモリチップ／メモリチップ、メモリチップ／２メタルＢＧＡ基板、コントローラチップ／配線基板、配線基板／メモリチップ、配線基板／２メタルＢＧＡ基板を適切なループ長により金ワイヤ１７でボンディング接続する。なお、配線基板および２メタルＢＧＡ基板の端子パッドへのワイヤボンディング時は注意が必要である。すなわち、有機材料であるためにガラス転移点以上の温度負荷によりボンディングすると、材料の弾性率が低下してるためボンディング不良が発生する可能性があるため、特に注意すべきである。
次に、ワイヤボンディングにより電気的接続が完了すると、例えばトランスファーモールドのような熱硬化型の封止樹脂２５により一体化する。なお、２メタルＢＧＡ基板２７のキャビティ２７Ａや配線基板２６のデバイスホール２０などが存在するため封止樹脂成型時には適切な圧力下により気泡を除去すべきである。
そして、この封止樹脂硬化後にＢＧＡ面にＢＧＡボール２４を搭載することで、本例の半導体装置が完成する。なお、適切な配線設計をすることで、格子状にＢＧＡボールを搭載しても問題ない。
そして、この封止樹脂硬化後にＢＧＡ面にＢＧＡボール２４を搭載することで、本例の半導体装置が完成する。なお、適切な配線設計をすることで、格子状にＢＧＡボールを搭載しても問題ない。
図３は本発明の実施の形態による積層構造の半導体装置の第２の例を示す断面図である。
図示の半導体装置は、基本構成として、中継用の配線基板を兼用したＢＧＡ基板２９と、このＢＧＡ基板２９の下面（一方の面）に積層されるコントローラチップ１５と、ＢＧＡ基板２９の上面（他方の面）に積層される複数のメモリチップ１１〜１４とを設けたものである。
ＢＧＡ基板２９の下面には配線基板層２９Ｂとキャビティ２９Ａが形成され、このキャビティ２９Ａ内にコントローラチップ１５が配置され、このコントローラチップ１５の周囲に配置された配線基板層２９Ｂの端子（パッド）とコントローラチップ１５の端子がワイヤボンディングされている。また、キャビティ２９Ａは封止樹脂２８にて封止されている。
また、ＢＧＡ基板２９の上面の端子と各メモリチップ１１〜１４の端子がワイヤボンディングされえている。
なお、その他の具体的な構成は図２に示す半導体装置と同様であるものとする。
図示の半導体装置は、基本構成として、中継用の配線基板を兼用したＢＧＡ基板２９と、このＢＧＡ基板２９の下面（一方の面）に積層されるコントローラチップ１５と、ＢＧＡ基板２９の上面（他方の面）に積層される複数のメモリチップ１１〜１４とを設けたものである。
ＢＧＡ基板２９の下面には配線基板層２９Ｂとキャビティ２９Ａが形成され、このキャビティ２９Ａ内にコントローラチップ１５が配置され、このコントローラチップ１５の周囲に配置された配線基板層２９Ｂの端子（パッド）とコントローラチップ１５の端子がワイヤボンディングされている。また、キャビティ２９Ａは封止樹脂２８にて封止されている。
また、ＢＧＡ基板２９の上面の端子と各メモリチップ１１〜１４の端子がワイヤボンディングされえている。
なお、その他の具体的な構成は図２に示す半導体装置と同様であるものとする。
次に、このような半導体装置の製造方法を説明する。
まずコントローラチップ用のキャビティ２９Ａを有する２メタルＢＧＡ基板２９を作製する。ここでは図２と同様に、配線層間の接続にはビアプラグ２３を用いている。
そして、２メタルＢＧＡ基板２９の上面に所望の容量を満足するメモリチップ１１〜１４を逐次積層し、その後、図２同様にワイヤボンディングにより接続し、封止樹脂２５によりメモリチップを被覆する。
まずコントローラチップ用のキャビティ２９Ａを有する２メタルＢＧＡ基板２９を作製する。ここでは図２と同様に、配線層間の接続にはビアプラグ２３を用いている。
そして、２メタルＢＧＡ基板２９の上面に所望の容量を満足するメモリチップ１１〜１４を逐次積層し、その後、図２同様にワイヤボンディングにより接続し、封止樹脂２５によりメモリチップを被覆する。
次に封止樹脂２５の硬化後に、キャビティ内にコントローラチップ１５を実装する。同様にワイヤボンディングによってコントローラチップ１５と２メタルＢＧＡ基板２９との接続を行う。
なお、コントローラチップ１５はＢＧＡボール２４と同一面に存在するため、好ましくはディスペンスによりコントローラチップ部のみを封止樹脂２８で封止する。この際、封止樹脂２８は、プリント基板実装時を考慮して、ＢＧＡボール２４の高さより低くしなければならない。よって、ディスペンス量と樹脂流れを制御する必要があり、適切な樹脂を選定しなければならない。
この後、コントローラチップの封止後にＢＧＡボール２４を搭載することで図３の半導体装置が完成する。
なお、コントローラチップ１５はＢＧＡボール２４と同一面に存在するため、好ましくはディスペンスによりコントローラチップ部のみを封止樹脂２８で封止する。この際、封止樹脂２８は、プリント基板実装時を考慮して、ＢＧＡボール２４の高さより低くしなければならない。よって、ディスペンス量と樹脂流れを制御する必要があり、適切な樹脂を選定しなければならない。
この後、コントローラチップの封止後にＢＧＡボール２４を搭載することで図３の半導体装置が完成する。
次に具体的な実施例１を説明する。
まず、１２μｍ厚の銅と５０μｍ厚のポリイミド１８から成る２メタルＢＧＡ基板２７を作製した。そして、レーザ加工を用いてφ５０μｍのビアホールの形成を行った。また２０×１０ｍｍのキャビティの形成にもレーザを用いた。レーザによる窓枠加工によりキャビティを形成し、キャビティ底に相当する第二の有機絶縁層を加工せず残すこともレーザ光の強度調節を行うことによって可能である。また、公知の電解メッキ法とフォトリソグラフィによる銅配線エッチング、ソルダーマスク形成によって２メタルＢＧＡ基板２７を作製した。
まず、１２μｍ厚の銅と５０μｍ厚のポリイミド１８から成る２メタルＢＧＡ基板２７を作製した。そして、レーザ加工を用いてφ５０μｍのビアホールの形成を行った。また２０×１０ｍｍのキャビティの形成にもレーザを用いた。レーザによる窓枠加工によりキャビティを形成し、キャビティ底に相当する第二の有機絶縁層を加工せず残すこともレーザ光の強度調節を行うことによって可能である。また、公知の電解メッキ法とフォトリソグラフィによる銅配線エッチング、ソルダーマスク形成によって２メタルＢＧＡ基板２７を作製した。
５０μｍ厚のメモリチップ（研削面に１５μｍ厚のダイボンディングフィルム１６をラミネート済み、第一〜第四のメモリチップ１１〜１４）を４枚逐次積層を行った。それぞれのメモリチップのボンディング端子を露出するために１００μｍずつずらしながら積層を行った。ダイボンディングフィルム１６により仮接着効果を引き出すために、積層時に１８０°Ｃ、２秒、１５Ｎで５μｍ押し込み圧着で積層を行った。同様に配線基板２６も積層した。配線基板２６の片面にもダイボンディングフィルム１６がラミネートされている。
配線基板２６のデバイスホール２０の位置にコントローラチップ１５を前記の積層条件により実装した。その後、１６０°Ｃで１０分間本接着のために熱負荷をかけた。配線基板２６は２メタルＢＧＡ基板と同様の配線形成およびソルダーマスク形成、パンチ法によるデバイスホール形成によって作製した。
その後、コントローラチップ１５→配線基板２６、配線基板２６→第四のメモリチップ１４、第四のメモリチップ１４→第三のメモリチップ１３、第三のメモリチップ１３→第二のメモリチップ１２、第二のメモリチップ１２→第一のメモリチップ１１、第一のメモリチップ１１→２メタルＢＧＡ基板２７、第三のメモリチップ１３→２メタルＢＧＡ基板２７、第二のメモリチップ１２→２メタルＢＧＡ基板２７、第一のメモリチップ１１→２メタルＢＧＡ基板２７、配線基板２６→２メタルＢＧＡ基板２７の順にステージ加熱１５０°Ｃ下で半導体側（メモリチップ、コントローラチップ）ワイヤボンディングには３０ｇｆ、２０ｍ秒に加えて超音波負荷、配線基板側（２メタルＢＧＡ基板含む）には５０ｇｆ、４０ｍ秒に加えて超音波負荷によって、金ワイヤ１７のボンディング接続を行った。ワイヤボンディングに関して、前記順序または第一ボンディングと第二ボンディングの順序に何ら限定されるものはない。また、２メタルＢＧＡ基板へのボンディング時にＢＧＡボールパッド上にワイヤボンディング端子があってはならない。ＢＧＡボールパッドはソルダーマスクより低く、ワイヤボンディング時の加重でＢＧＡパッド部の空間がメモリチップからのワイヤボンディングを困難にするためである。２メタルＢＧＡ基板は可撓性を示すために考慮すべき問題である。ワイヤボンディング端子の配置は設計段階で注意されるべきである。
トランスファーモールド法によりエポキシ封止材１５を用いて、金型温度１８０°Ｃ、６０秒加圧によりメモリチップ１１〜１４とコントローラチップ１５、配線基板２６および２メタルＢＧＡ基板２７を封止一体化した。その後、Ｐｂフリー半田ボール（ＢＧＡボール２４）を搭載しリフローを行った。また、リフロー後に超音波映像探傷装置により、内在気泡または剥離を検査し、布線検査により電気的接続の確認を行った。不合格品のサンプルはなかった。これにより図２のＳｉＰモジュールが完成した。
次に具体的な実施例２を説明する。
まず、実施例１同様の手順で１２μｍ厚の銅と５０μｍ厚のポリイミド１８から成る２メタルＢＧＡ基板２９を作製した。レーザ加工を用いてφ５０μｍのビアホールの形成を行った。また５×５ｍｍのキャビティをレーザを用いて形成した。
まず、実施例１同様の手順で１２μｍ厚の銅と５０μｍ厚のポリイミド１８から成る２メタルＢＧＡ基板２９を作製した。レーザ加工を用いてφ５０μｍのビアホールの形成を行った。また５×５ｍｍのキャビティをレーザを用いて形成した。
同じく実施例１同様の手順で５０μｍ厚のメモリチップ（第一〜第四のメモリチップ１１〜１４）を、ボンディング端子を露出するために１００μｍずつずらしながら積層した。ダイボンディングフィルム１６により仮接着効果を引き出すために、積層時に１８０°Ｃ、２秒、１５Ｎで５μｍ押し込み圧着で積層を行った。積層面はキャビティ形成面とは他面に行った。その後、本接着のために１６０°Ｃ、１０分間熱負荷をかけた。
その後、実施例１同様のワイヤボンディング法により第四のメモリチップ１４→第三のメモリチップ１３、第三のメモリチップ１３→第二のメモリチップ１２、第二のメモリチップ１２→第一のメモリチップ１１、第一のメモリチップ１１→２メタルＢＧＡ基板２９の順にステージ加熱１５０°Ｃ下で半導体側（メモリチップ、コントローラチップ）ワイヤボンディングには３０ｇｆ、２０ｍ秒に加えて超音波負荷、２メタルＢＧＡ基板側には５０ｇｆ、４０ｍ秒に加えて超音波負荷によるボンディング接続を行った。メモリチップの電気的接続が金ワイヤ１７によって行われた後、片面のトランスファーモールド法によりエポキシ封止材２５を用いてメモリチップ側を封止一体化した。
モールド側とは他面のキャビティ内にコントローラチップ１５を実装し、金ワイヤ１７により２メタルＢＧＡ基板２９と接続した。コントローラチップ１５とメモリチップ（１１〜１４）は２メタルＢＧＡ基板２９内のビアプラグ２３により電気的接続されている。その後、エポキシ系の注型用液状封止樹脂材２８を用いて２メタルＢＧＡ基板２９のソルダーマスク高さ＋１００μｍとなるように樹脂封止し熱硬化させた。
実施例１同様に、Ｐｂフリー半田ボール（ＢＧＡボール２４）を搭載しリフローを行った。またリフロー後に超音波映像探傷装置により、内在気泡または剥離を検査し、布線検査により電気的接続の確認を行った。不合格品のサンプルはなかった。これにより図３のＳｉＰモジュールが完成した。
次に、実施例１および実施例２のＳｉＰモジュールの厚さを測定したところ、ＢＧＡボール高さを除いた総厚（２メタルＢＧＡ基板のＢＧＡ面からモールド樹脂上面まで）は実施例１および実施例２で５００μｍであった。また、実施例１および実施例２においてＢＧＡボールからの様々な入出力ピン間のキャパシタンスを測定したところ、１５ｐＦ±５ｐＦであった。リファレンスとして従来構造の接続チップを用いたＳｉＰモジュールでは配線長の長短に左右されて１５ｐＦ〜６０ｐＦのキャパシタンスであり、特に配線長の長くなる配線では非常に大きい値を示した。
一方、接続チップを用いた従来のＳｉＰモジュールに比べ本例のＳｉＰモジュールではワイヤ長が最大４０％短く接続できるワイヤもあった。さらに本例では等長配線設計されているためにキャパシタンスの制御に効果的であった。
一方、接続チップを用いた従来のＳｉＰモジュールに比べ本例のＳｉＰモジュールではワイヤ長が最大４０％短く接続できるワイヤもあった。さらに本例では等長配線設計されているためにキャパシタンスの制御に効果的であった。
また、実施例１および実施例２の構造であると、配線基板および２メタルＢＧＡ基板内のＩ／Ｏ接続配線を変えるだけで様々な端子を接続することが可能になる。すなわち配線設計の自由度が向上する。
本発明の実施の形態では以下のような効果を得ることができる。
まず、ＳｉＰモジュールでは５０μｍ厚のメモリチップ４枚と同じく５０μｍコントローラチップ１枚および配線基板ならびに２メタル配線基板で構成されており、ＳｉＰモジュール全体の総厚（ＢＧＡボール高さを除く）は、実施例１および実施例２で５００μｍを達成した。また、配線長に起因したキャパシタンスにおいても従来の同様のＳｉＰモジュールと比較して６６％〜８３％軽減した。特に等長配線設計によりモジュールが構成されているため、入出力ピン間のキャパシタンスは１５ｐＦ±５ｐＦを実現した。また、実施例２では従来構造の接続チップおよび配線基板を用いていないために６０％のコストで製造できた。
まず、ＳｉＰモジュールでは５０μｍ厚のメモリチップ４枚と同じく５０μｍコントローラチップ１枚および配線基板ならびに２メタル配線基板で構成されており、ＳｉＰモジュール全体の総厚（ＢＧＡボール高さを除く）は、実施例１および実施例２で５００μｍを達成した。また、配線長に起因したキャパシタンスにおいても従来の同様のＳｉＰモジュールと比較して６６％〜８３％軽減した。特に等長配線設計によりモジュールが構成されているため、入出力ピン間のキャパシタンスは１５ｐＦ±５ｐＦを実現した。また、実施例２では従来構造の接続チップおよび配線基板を用いていないために６０％のコストで製造できた。
１……メモリチップ、２……コントローラチップ、３……ＢＧＡ基板、４……ワイヤボンディング用端子（配線基板）、５……ワイヤ、６……ワイヤボンディング用端子（メモリチップ）、７……ワイヤボンディング用端子（コントローラチップ）、８……接続チップ、９……ワイヤボンディング用端子（接続チップ）、１０……配線基板、１１……第一のメモリチップ、１２……第二のメモリチップ、１３……第三のメモリチップ、１４……第四のメモリチップ、１５……コントローラチップ、１６……接着層（フィルム）、１７……金ワイヤ、１８……第一の有機絶縁層（ポリイミド）、１９……第二の有機絶縁層、２０……デバイスホール、２１……ワイヤボンディング用端子（２メタルＢＧＡ基板）、２２……ＢＧＡボール端子、２３……ビアプラグ、２４……ＢＧＡボール、２５……封止樹脂（エポキシ封止材）、２６……配線基板、２７……２メタルＢＧＡ基板、２８……封止樹脂、２９……２メタルＢＧＡ基板。
Claims (11)
- 情報信号の記憶機能を有するメモリチップと、前記メモリチップに対する情報信号の読み書きを制御するコントローラチップと、板厚が３００μｍ以下の有機絶縁樹脂を構成材とする少なくとも１つの有機配線基板とを有し、
前記メモリチップ、コントローラチップ、及び有機配線基板が互いに積層され、ワイヤボンディグによって電気的に接続されている、
ことを特徴とする半導体装置。 - 硬化封止樹脂により被覆されたボールグリッドアレイ型の半導体装置であることを特徴とする請求項１記載の半導体装置。
- 複数の前記メモリチップと、１つのコントローラチップを有することを特徴とする請求項１記載の半導体装置。
- 前記メモリチップ及びコントローラチップはそれぞれ５０μｍ以上の厚みを有することを特徴とする請求項１記載の半導体装置。
- 前記有機配線基板は２層以上の配線層を有し、前記配線層間の接続が直径φ２０以上、長さ３００μｍ以下のビアプラグにより電気的に接続されていることを特徴とする請求項１記載の半導体装置。
- 前記有機配線基板は半導体チップ搭載用のキャビティを有することを特徴とする請求項１記載の半導体装置。
- 情報信号の記憶機能を有するメモリチップと、前記メモリチップに対する情報信号の読み書きを制御するコントローラチップと、板厚が３００μｍ以下の有機絶縁樹脂を構成材とする複数の有機配線基板とを有する半導体装置の製造方法であって、
第１の有機配線基板にメモリチップを必要数逐次積層する工程と、
前記メモリチップを積層した第１の有機配線基板に第２の有機配線基板を積層する工程と、
前記第２の有機配線基板にコントローラチップを実装する工程と、
前記メモリチップ、コントローラチップ、及び有機配線基板をワイヤボンディングにより接続する工程と、
前記メモリチップ、コントローラチップ、及び有機配線基板を熱硬化型の封止樹脂により一体化する工程と、
前記一体化された封止体にＢＧＡボールを搭載する工程と、
を有することを特徴とする半導体装置の製造方法。 - 情報信号の記憶機能を有するメモリチップと、前記メモリチップに対する情報信号の読み書きを制御するコントローラチップと、板厚が３００μｍ以下の有機絶縁樹脂を構成材とする少なくとも１つの有機配線基板とを有する半導体装置の製造方法であって、
前記有機配線基板の一方の面にコントローラチップを実装する工程と、
前記有機配線基板の他方の面にメモリチップを実装する工程と、
前記コントローラチップとメモリチップとの間をワイヤボンディングによって接続する工程と、
前記コントローラチップとメモリチップとの間をビアプラグによって接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体装置は硬化封止樹脂により被覆されたボールグリッドアレイ型の半導体装置であることを特徴とする請求項７または８記載の半導体装置の製造方法。
- 前記メモリチップ及びコントローラチップはそれぞれ５０μｍ以上の厚みを有することを特徴とする請求項７または８記載の半導体装置の製造方法。
- 前記有機配線基板は半導体チップ搭載用のキャビティを有することを特徴とする請求項７または８記載の半導体装置の製造方法。
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