JP2006173388A - 多段構成半導体モジュールおよびその製造方法 - Google Patents

多段構成半導体モジュールおよびその製造方法 Download PDF

Info

Publication number
JP2006173388A
JP2006173388A JP2004364586A JP2004364586A JP2006173388A JP 2006173388 A JP2006173388 A JP 2006173388A JP 2004364586 A JP2004364586 A JP 2004364586A JP 2004364586 A JP2004364586 A JP 2004364586A JP 2006173388 A JP2006173388 A JP 2006173388A
Authority
JP
Japan
Prior art keywords
resin substrate
resin
semiconductor module
semiconductor
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004364586A
Other languages
English (en)
Other versions
JP4504798B2 (ja
Inventor
Takeshi Kawabata
毅 川端
Motoaki Sato
元昭 佐藤
Toshiyuki Fukuda
敏行 福田
Toshio Tsuda
俊雄 津田
Kazuhiro Nobori
一博 登
Seiichi Nakatani
誠一 中谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004364586A priority Critical patent/JP4504798B2/ja
Priority to KR1020050059767A priority patent/KR20060069231A/ko
Priority to US11/242,904 priority patent/US7365416B2/en
Priority to CN2005101295330A priority patent/CN1812088B/zh
Priority to TW094144383A priority patent/TW200623355A/zh
Publication of JP2006173388A publication Critical patent/JP2006173388A/ja
Application granted granted Critical
Publication of JP4504798B2 publication Critical patent/JP4504798B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/107Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094Thermal management, e.g. cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15173Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/162Disposition
    • H01L2924/1627Disposition stacked type assemblies, e.g. stacked multi-cavities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【目的】反りの発生が抑制された多段構成の半導体モジュールとその製造方法を提供する。
【解決手段】半導体チップ2を実装した樹脂基板3と、半導体チップ2より大きな開口部が形成され、樹脂基板3上に接着されるシート部材とを交互に積層してなる半導体モジュールであって、樹脂基板3のうち最下段に位置する樹脂基板4の厚みが他の樹脂基板3よりも厚くなっている。
【選択図】図1

Description

本発明は、半導体チップを搭載した樹脂基板とシート部材とを交互に積層して立体的に構成した多段構成半導体モジュールとその製造方法に関する。
携帯電話やデジタルカメラ等の各種電子装置の小型化、高機能化の要請に伴い、電子部品、特に半導体チップを複数個積層し、それらを一体化してなる多段構成の半導体モジュールが提案されている。
このような積層型の半導体モジュールを簡便かつ安価に製造するための方法が従来から提案されている。
従来の半導体モジュールは、所定の配線回路を形成させたプリント基板と、プリント基板上に搭載された半導体チップと、半導体チップを収容可能な開口部が形成され、プリント基板の配線回路に接続可能な導電性バンプを有する層間部材とをひとまとまりとして積層したものである。そして、従来の半導体モジュールは、層間部材となる絶縁性基材の両面に保護フィルムを貼り付ける工程と、絶縁性基材の所定の位置にスルーホールを形成する工程と、スルーホールに導電性ペーストを充填して導電性バンプを形成する工程と、保護フィルムを剥離する工程と、絶縁性基材に半導体チップを収容可能な開口部を形成する工程と、絶縁性基材とプリント基板とを交互に積層して接着する工程とを含む方法によって製造される(例えば、特許文献1参照)。
この方法によれば、両面に保護フィルムを貼りつけた絶縁性基材の所定の位置にスルーホールを形成させ、このスルーホールに導電性ペーストを充填した後に、保護フィルムを剥離することにより、絶縁性基材の両面に突出した導電性バンプを形成することができる。この方法においては、絶縁性基材を貫通するスルーホールに導電性ペーストを充填するため、一方の開口が閉止されたビアホールの場合と比較して、充填の際に孔内に隙間が生じることを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュールを製造することができる。
さらに、ICカードや携帯電話等の電子機器の小型化に伴い、半導体モジュールの更なる高密度化と薄型化を実現するために、半導体チップが実装された回路基板と層間部材とを交互に積層し、加熱プレスすることによって作製された積層型の半導体モジュールも提案されている(例えば、特許文献2参照)。具体的には、半導体チップを予め実装しておいた回路基板と、半導体チップを収容可能な開口部を有する層間部材とを接着剤層を介して交互に積層し、その積層体を加熱プレスする。これにより、半導体チップを層間部材の開口部内に埋設し、層間部材に形成させた導体ポストを介して半導体チップ間の電気的接続をとることができる。この方法によれば、半導体チップ間の距離の短縮化を図り、配線抵抗やインダクタンスに起因する不具合を低減することができる。その結果、遅延なく電気信号を伝達することができ、配線基板の高密度化、高機能化および薄型化を図ることができる。
特開2002−64179号公報 特開2003−218273号公報
近年、半導体チップを研磨して薄くする技術と、その薄い半導体チップを基板に歩留まりよく実装する技術が開発されてきており、多段に積層する場合の積層数はさらに増加する傾向にある。また、例えば、半導体メモリにおいては、メモリ容量の増加に伴ってチップ面積も大きくなってきている。面積の大きな半導体チップを多段に積層してモジュールとした場合、モジュールの反りが問題となる。また、モジュールの反りは、プリント基板の薄型化が進むほど大きくなる傾向にある。そのため、半導体チップを実装したプリント基板と層間部材とを多段に積層するためには、反りの発生を抑制することが重要となってきている。
一方、近年、電子装置の小型、薄型化を実現するために半導体チップや半導体モジュールの実装は、BGA(ボール・グリッド・アレイ)方式等により行われることが多くなっている。このような実装方法においては、マザーボードと接続するために形成する半田ボールやバンプ電極の高さはあまり大きくできない。したがって、常温で反りがある場合や接合時の加熱で反りが発生する場合には、半導体モジュールをマザーボード上に実装することができなくなる。あるいは、反りの発生により部分的に実装不良が生じてしまうことがある。すなわち、半導体モジュールは、電気特性としては良品であっても、実装面では不良品となるという課題がある。なお、メモリを主体とするモジュールでは、例えばDRAMとSRAMとの混載やDRAMとフラッシュメモリとの混載、さらにはこれらを制御する制御用半導体素子の搭載も要求されている。従って、厚みや特性が異なる半導体チップを積層した場合の反りを抑制することも望まれている。
これに対し、上述した従来の方法では、同じ形状の半導体チップを実装した基板を積層する構成およびそのための方法のみが示されている。また、図面においても、混載構成や制御用半導体素子を搭載する構成は示されていない。すなわち、これらの先行例では、積層構成については開示しているが、積層した場合の半導体モジュールの反りを抑制することについては何ら示していない。
本発明は、反りの発生が抑制された多段構成の半導体モジュールとその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体モジュールは、第1の埋め込み導体を有し、上面上に半導体チップが実装された樹脂基板と、前記半導体チップを収納するための開口部が形成され、前記第1の埋め込み導体と電気的に接続された第2の埋め込み導体を有するシート部材とが交互に積層されてなる多段構成半導体モジュールであって、前記樹脂基板および前記シート部材は複数あり、前記樹脂基板のうち最下段に配置された樹脂基板は、他の前記樹脂基板よりも厚い。
この構成により、最下段部の樹脂基板は他の樹脂基板より厚くなっているので、多段構成半導体モジュールを製造する際に発生する反りを抑制することができる。そのため、本発明の多段構成半導体モジュールはマザーボードとの接続を良好にとることができる。
前記シート部材は、樹脂コアと、前記開口部の周囲に設けられた前記第2の埋め込み導体とを有しており、前記樹脂コアの厚みは、前記半導体チップの厚みより大きいことにより、積層時に十分な加圧が可能となり、シート部材と樹脂基板との接続を十分にとることができる。また、反り変形による接続不良や破断の発生を抑制することができる。
前記第1の埋め込み導体は前記樹脂基板の上面から裏面まで貫通しており、前記第1の埋め込み導体に接続される前記第2の埋め込み導体は、前記樹脂コアの上面および裏面から突出していることにより、樹脂基板が上部からその突出部を加圧した際には、十分な加圧力を維持したままで加圧でき、第2の埋め込み導体である導電性樹脂材料を圧縮して埋め込み導体の抵抗を小さくすることができる。
前記最下段に配置された樹脂基板の裏面には、外部機器と接続するための複数の外部接続端子が形成されていてもよい。本発明の多段構成半導体モジュールは例えば半田ボールやバンプなどによってマザーボードに実装することができる。なお、外部接続端子として形成するバンプや半田ボールは樹脂基板の全面に形成してもよいし、ある一定領域に集中して形成してもよい。本発明の多段構成半導体モジュールは反りが小さいため、このような実装方法であっても歩留まり良く実装することができる。
前記最下段に配置された樹脂基板を除く前記樹脂基板上には半導体記憶素子が形成された前記半導体チップが実装され、前記最下段に配置された樹脂基板上には前記半導体記憶素子を制御するための制御用半導体素子が形成された前記半導体チップが実装されていてもよい。この構成により、半導体記憶素子に対する制御を含めたモジュールが実現できる。その上、マザーボードに実装する場合の実装不良の発生を大きく抑制できる。したがって、高価な多段構成半導体モジュールを実装時に不良とすることがなくなり、電子装置の低コスト化も可能となる。
前記樹脂基板のうち最下段および最上段に配置された樹脂基板上に実装された前記半導体チップの少なくとも一方の厚みは、他の樹脂基板上に実装された前記半導体チップよりも厚いことにより、樹脂基板に対して、剛性の高い半導体チップが厚くなっているので、反りの発生をさらに抑制することができる。
また、前記樹脂基板のうち最上段に配置された樹脂基板の上方に、前記樹脂基板よりも熱伝導率の大きい剛性板をさらに備えていてもよい。この構成により、多段構成半導体モジュールの放熱特性を改善するとともに、反りの発生を抑制することができる。また、加熱と加圧によって半導体モジュールを形成する際に、熱伝導率の高い剛性板を介して行うことで、樹脂基板やシート部材に対して比較的均一な温度分布で加熱することもできる。そのために樹脂基板とシート部材との間の接続性を良好にでき、反りによる接続不良を防止できる。
前記樹脂基板のうち最下段および最上段に配置された樹脂基板以外の樹脂基板に設けられた前記第1の埋め込み導体の径は、前記最下段および最上段に配置された樹脂基板に設けられた前記第1の埋め込み導体の径よりも大きくてもよい。加圧および加熱する際に、積層方向からみて中央部近傍に配置された樹脂基板やシート部材には圧力や熱が加わりにくい。本発明の半導体モジュールでは、樹脂基板やシート部材に加わる圧力が不十分であっても中央部付近の第1の埋め込み導体の径を大きくしているので接続抵抗の上昇を抑え全体としての抵抗値のばらつきを抑えることができる。また、第1の埋め込み導体の径を大きくすることで熱伝導を大きくすることができるので、埋め込み導体の硬化の遅れを防止することができる。
前記シート部材のうち、前記最下段および最上段に配置された樹脂基板に接触するシート部材以外のシート部材に設けられた前記第2の埋め込み導体の径は、前記最下段および最上段に配置された樹脂基板に接触するシート部材に設けられた前記第2の埋め込み導体の径よりも大きいことによっても、積層方向から見て中央部近傍での接続抵抗の上昇を抑えることができる。
前記半導体チップの主面上には電極バンプが設けられており、前記樹脂基板は、前記電極バンプに接合された接続端子と、前記接続端子と前記第1の埋め込み導体とを接続する配線とをさらに有していることにより、樹脂基板上に半導体チップを実装した後、必要な電気的検査やバーンイン試験を行い、良品であることを確認してからモジュール化することができる。
前記電極バンプは前記半導体チップの中央領域に設けられており、前記配線は、前記樹脂基板の上面上および裏面上に設けられていることにより、樹脂基板と半導体チップの線膨張率の差により生じる反りを大幅に抑制できるので、マザーボードなどに歩留まり良く実装することが可能となる。
前記半導体チップは、主面の両端部に設けられた互いに高さの等しい突起をさらに有しており、前記樹脂基板は、前記突起と接触するダミー電極をさらに有していることにより、半導体チップを樹脂基板に実装するときに半導体チップが傾くことがなくなる。また、実装後に半導体チップに応力がかかる場合にも、突起とダミー電極との接触部で該応力を受けることができるので、半導体チップのクラック等の発生を抑制することができる。
前記電極バンプに接続された前記第1の埋め込み電極のうち一部の埋め込み電極の径は、他の埋め込み電極の径よりも大きくてもよい。例えば、半導体素子の電源または接地端子、もしくはアナログ端子や100MHz以上の信号用のデジタル端子などに接続された埋め込み電極の径を大きくすることにより、伝送線路としての抵抗値を小さくでき、電気的特性の劣化を防止できる。例えば、電源ラインや高速信号ラインの端子に接続する埋め込み導体の径を大きくすれば、電圧低下や信号のなまりが生じにくくなる。また、半導体モジュールの各層間で生じるおそれのあるインピーダンスのばらつきや不整合による信号の反射を防止することができる。また、電圧低下が生じにくくなれば、モジュールを使用するときに埋め込み導体で生じるジュール熱も小さくでき、半導体モジュール内部での発熱を抑制することもできる。
前記樹脂基板を構成する樹脂基材が、70重量%以上95重量%以下の無機フィラーと熱硬化性樹脂とを含む混合物からなることが好ましい。
本発明の第1の多段構成半導体モジュールの製造方法は、上面に半導体チップが実装され、第1の埋め込み導体を有する第1の樹脂基板と、上面に半導体チップが実装され、前記第1の埋め込み導体を有し、前記第1の樹脂基板よりも厚い第2の樹脂基板と、前記半導体チップを収納するための開口部が形成され、第2の埋め込み導体を有するシート部材とを準備する工程(a)と、前記第2の樹脂基板を最下段とし、前記第2の樹脂基板上に前記シート部材と前記第1の樹脂基板とを交互に積層する工程(b)と、前記工程(b)で積層された前記第1の樹脂基板、前記第2の樹脂基板および前記シート部材を、最下段および最上段から加熱および加圧を行って前記第1の樹脂基板および前記第2の樹脂基板と前記シート部材とを接着させるとともに、前記第1の埋め込み導体と前記第2の埋め込み導体とを接続させる工程(c)とを備えている。
この方法により、第1の樹脂基板に比べて厚い第2の樹脂基板を、最も応力がかかりやすい最下段に配置しているので、工程(c)で加熱および加圧した場合に半導体モジュールの反り量を小さくすることができる。
最上段に配置された前記第1の樹脂基板の上方に、前記第1の樹脂基板および前記第2の樹脂基板よりも熱伝導率の大きい剛性板を接着する工程(d)をさらに備えていることにより、加圧および加熱時に各段の樹脂基板やシート部材に対して比較的均一な温度分布で加熱することができる。
前記工程(d)では、前記工程(c)で生じた前記多段構成半導体モジュールの反り量を求め、得られた反り量に応じて前記剛性板の材料を選択することにより、さらに反り量を小さくすることができる。
本発明の第2の多段構成半導体モジュールの製造方法は、上面に半導体チップが実装され、第1の埋め込み導体を有する第1の樹脂基板と、上面に半導体チップが実装され、前記第1の埋め込み導体を有し、前記第1の樹脂基板よりも厚い第2の樹脂基板と、前記半導体チップを収納するための開口部が形成され、第2の埋め込み導体を有するシート部材とを準備する工程(a)と、前記第2の樹脂基板を最下段とし、前記第2の樹脂基板上に前記シート部材と前記第1の樹脂基板とを交互に積層する工程(b)と、最上段に配置された前記第1の樹脂基板の上方に、前記第1の樹脂基板および前記第2の樹脂基板よりも熱伝導率の大きい剛性板を配置する工程(c)と、前記工程(c)の後、積層された前記第1の樹脂基板、前記第2の樹脂基板、前記シート部材および前記剛性板を、最下段および最上段から加熱および加圧を行って前記第1の樹脂基板および前記第2の樹脂基板と前記シート部材とを接着させるとともに、前記第1の埋め込み導体と前記第2の埋め込み導体とを接続させる工程(d)とを備えている。
この方法により、剛性板の配置後に積層体をまとめて加熱および加圧して半導体モジュールを形成してもよい。
本発明の多段構成半導体モジュールは、最下段部の樹脂基板を他の樹脂基板より厚くしているので、製造工程で発生する反りを抑制することができる。この結果、マザーボードと接続する端子数が増加しても信頼性よく実装でき、電子装置の高機能化と低コスト化に大きな効果を奏する。
(第1の実施形態)
本発明の第1の実施形態に係る多段構成の半導体モジュールについて、図1〜図4を参照して説明する。
図1は、本実施形態の半導体モジュール1の全体構成を示す概略斜視図であり、図2は、図1に示すA−A線に沿って切断したときの断面図である。また、図3(a)〜(c)は、それぞれ本実施形態の樹脂基板の形状を説明するための概略平面図、B−B線における部分断面図、および樹脂基板の裏面を示す概略平面図である。さらに、図4(a)〜(c)は、シート部材の形状を説明するための概略平面図および部分断面図である。なお、これらの図において、半導体モジュール各部の厚みや長さおよび形状等は図示しやすいものを示したため、実際の形状とは異なっている。また、埋め込み導体や外部接続用の外部接続端子の個数や形状も実際のものとは異なり、図示しやすい形状としている。
図1、2に示すように、本実施形態の半導体モジュール1は、上面に半導体チップ2を実装した第1の樹脂基板3とシート部材5とを交互に積層することで形成されている。さらに、半導体モジュール1においては、最下段に用いる樹脂基板を他の樹脂基板より厚くするとともに裏面に外部接続端子を設けている。半導体モジュール1は、これら第1の樹脂基板3、第2の樹脂基板4およびシート部材5を積層し、加熱と加圧により一体化した構造を有している。なお、最下段の樹脂基板と他の樹脂基板とを区別するために、他の樹脂基板を第1の樹脂基板3、最下段の樹脂基板を第2の樹脂基板4として以下の説明を行う。
本実施形態の半導体モジュールの構造についてさらに詳細に説明する。
図2および図3(a)〜(c)に示すように、本実施形態の多段構成の半導体モジュール1に用いる第1の樹脂基板3は、第1の樹脂基材(第1の樹脂コア)8と、第1の樹脂基材8の中央領域に形成され、半導体チップ2と接続するための複数の半導体素子接続端子11と、第1の樹脂基材8の周辺部に設けられ、第1の樹脂基材8を貫通する複数の第1の埋め込み導体7と、第1の埋め込み導体7の両端に設けられた接続用ランド13と、所定の半導体素子接続端子11および接続用ランド13と第1の埋め込み導体7とを接続する複数の配線12とを有している。
ここで、第1の埋め込み導体7の材料としては、導電性樹脂材料またはメッキ導体を用いる。また、第1の樹脂基材(第1の樹脂コア)8は熱硬化樹脂と補強材からなる基材が利用できる。熱硬化樹脂としてはエポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フェノール樹脂、フッ素樹脂及びイソシアネート樹脂から選ばれる少なくとも一つであることが利用できる。補強材としてはガラス繊維よりなる織布や不織布、有機繊維であるアラミド繊維の織布や不織布が利用できる。
また、第2の樹脂基板4は、第1の樹脂基板3と全体としては同様の構造であり、第1の樹脂基材8、半導体素子接続端子11、第1の埋め込み導体7を有しているが、第1の樹脂基板3より厚く、かつマザーボードと接続するための外部接続端子であるランド上に半田ボール17を基板の裏面に所定間隔で形成している。半導体モジュールは、この半田ボール17を用いてマザーボードに接合される。
また、半導体チップ2は、電極バンプ28により第1の樹脂基板3および第2の樹脂基板4の半導体素子接続端子11に接続され、その周囲を封止樹脂24により保護される。この封止樹脂24は半導体チップ2の回路形成面(図1における下面)を外部環境から保護するとともに熱歪等を吸収する作用を有する。
また、図2および図4(a)〜(c)に示すように、シート部材5は、第2の樹脂基材(第2の樹脂コア)18と、第2の樹脂基材18の両面に形成された接着層15と、第1の樹脂基板3の第1の埋め込み導体7と一致する位置に設けられ、導電性樹脂材料からなる第2の埋め込み導体9とを有しており、第2の樹脂基材18の中央領域には半導体チップ2を収容し得る開口部10が形成されている。第2の埋め込み導体9は、第2の樹脂基材18を貫通するとともに、その両端が第2の樹脂基材18の表面から所定の高さだけ突き出た形状をしている。接着層15はガラス織布やアラミド不織布よりなる補強材にエポキシ樹脂を含浸したプリプレグ状の基材を用いても良いし、加圧・加熱により溶融軟化する熱可塑性樹脂を利用することもできる。熱可塑性樹脂としては、有機フィルムを挙げることができ、全芳香族ポリエステル、フッ素樹脂、ポリフェニレンオキサイド樹脂、シンジオタクチックポリスチレン樹脂、ポリイミド樹脂、ポリアミド樹脂、アラミド樹脂及びポリフェニレンサルファイド樹脂を挙げることができる。また、この第2の埋め込み導体9は積層前には半硬化状態であり、積層後の加圧と加熱により圧縮されて硬化するとともに、第1の樹脂基板3および第2の樹脂基板4の第1の埋め込み導体7とは主として機械的な接触により電気的接続を生じる。
以上のようにして、本実施形態の多段構成の半導体モジュール1が構成されている。なお、第1の樹脂基板3と第2の樹脂基板4を構成する第1の樹脂基材8、シート部材5を構成する第2の樹脂基材18は、ともにガラス−エポキシ樹脂やアラミド−エポキシ樹脂等の同一の材料で構成されていてもよいが、異なる材料で構成されていてもよい。例えば、第1の樹脂基板3と第2の樹脂基板4の基材としてガラス−エポキシ樹脂を用い、シート部材5の基材としてアラミド−エポキシ樹脂を用いる等してもよい。なお、平面的な外形寸法は同一とする。
また、本実施形態の多段構成の半導体モジュール1についての各構成部材の主要部の形状の一例を下記に示す。
半導体モジュール全体の形状は例えば直方体であって、半導体チップ2の厚みは30μm以上150μm以下が好ましい。また、第1の樹脂基板3の厚みは60μm以上200μm以下、第1の埋め込み導体7の径は50μm以上500μm以下で、そのピッチは100μm以上750μm以下の範囲で適宜設計する。
また、第2の樹脂基板4の厚みは100μm以上300μm以下の範囲とし、少なくとも第1の樹脂基板3より厚くする。なお、第1の埋め込み導体7の径とピッチは第1の樹脂基板3と同様にする。
シート部材5の構成部材である第2の樹脂基材18の厚みは45μm以上200μm以下とし、この両面に10μm以上100μm以下の厚みを有する接着層を設ける。なお、第2の埋め込み導体9の径とピッチは第1の樹脂基板3と同様にする。これらの範囲を基本にして設計すれば、本実施形態の多段構成の半導体モジュール1を実現できる。
上述した本実施形態の多段構成の半導体モジュール1の構造によれば、第1の樹脂基板3および第2の樹脂基板4については、半導体チップ2を実装後必要な電気検査とバーンイン試験を行い良品のみを用いることができる。第1の樹脂基板3、第2の樹脂基板4およびシート部材5の積層後は、シート部材5の第2の埋め込み導体9が加圧・加熱により圧縮され、硬化するので、第1の埋め込み導体7との電気的接続と第2の埋め込み導体9の低抵抗化を同時に実現できる。さらに、加圧しても半導体チップ2の厚みよりもシート部材5の厚みの方が厚いので、半導体チップ2に対して荷重は加わらない。従って、本モジュールに反りが生じても、半導体チップ2およびその接続部で不良が発生することがない。加えて、上面および裏面からそれぞれ突出した形状を有する第2の埋め込み導体9を、樹脂基板が上部から加圧することになるので、シート部材5の第2の埋め込み導体9である導電性樹脂材料を圧縮して埋め込み導体の抵抗を小さくすることができる。従って、本モジュールに反りが生じても、埋め込み導体の接続部で電気的不良が発生することがない。
また、本発明の半導体モジュールでは第2の樹脂基板4を第1の樹脂基板3よりも厚く形成しているので、多段構成としたときでも反りを非常に小さくすることができる。この結果、半田ボール17を用いてマザーボードに実装する際の不良が発生しにくくなり、低コストで高信頼性を実現できる。
以下、本実施形態の半導体モジュールの製造方法について、図を用いて説明する。図5(a)〜(c)、図6(a)〜(d)、図7(a)〜(d)および図8は、本実施形態の半導体モジュールの製造工程を示す断面図である。
はじめに、図5を用いて所定の形状の半導体チップ2を得る方法について説明する。
図5(a)に示すように、半導体チップに必要な回路加工プロセスが終わった半導体ウェハー30に対して、複数の半導体チップ2の主面のボンディングパッド上に電解メッキやSBB(スタッドバンプボンディング)法等により電極バンプ28を形成する。
次いで、図5(b)に示すように、ダイシング・ソーやレーザーを用いて半導体ウェハー30内の複数の半導体チップ2間に配置されている分離ゾーンを主面側から途中まで切断する。
次に、図5(c)に示すように、半導体ウェハー30の裏面部分をケミカルエッチング、裏面研削あるいはプラズマエッチングのいずれか、もしくは併用による方法で除去し、半導体ウェハーの厚みを30μm以上150μm以下程度にし、半導体チップ2を個片化する。なお、図5で示す方法は一例であり、本発明は半導体チップ2の個片化方法には依存しない。
次に、図6を用いて、半導体チップ2を実装するための第1の樹脂基板3および第2の樹脂基板4を作製する方法の一例について説明する。以下では、第1の樹脂基板3を例として説明する。ここでは、第1の樹脂基板3の構成部材である第1の樹脂基材8としてガラス−エポキシ樹脂を用い、配線12および接続用ランド13として銅箔を用いた場合について説明する。
図6(a)に示すように、第1の樹脂基材8の両面に銅箔19が形成された両面銅張基板29を準備する。この両面銅張基板29は、厚さ70μmの第1の樹脂基材8の両面に厚さ18μmの銅箔19が接着されて、総厚みが106μmとなっている。
次に、図6(b)に示すように、この両面銅張基板29の片面に感光性膜を貼り付け(図示せず)所定の位置の銅箔19を除去し、銅箔19を除去した部分に炭酸ガスレーザーまたはドリルで貫通させた貫通孔70を形成する。
続いて、図6(c)に示すように、両面銅張基板29の両面に感光性膜20を貼り付け、第1の樹脂基材8の一方の面に、半導体素子接続端子11、接続用ランド13、半導体素子接続端子11と接続用ランド13とを接続する配線12をそれぞれ形成する。また、他方の面に接続用ランド13を形成する。この形成は感光性膜20を用いて、フォトリソグラフィーとエッチング技術により形成する。その後、両面の感光性膜20を剥離する。
この後、図6(d)に示すように、貫通孔70に、例えば導電性ペーストを充填する。この導電性ペーストを加熱硬化させれば、第1の埋め込み導体を有する第1の樹脂基板3が得られる。なお、導電性ペーストの充填は、感光膜20によるフォトリソグラフィーとエッチング工程の前、すなわち炭酸ガスレーザで貫通孔を形成した後に行ってもよい。さらに、第1の樹脂基板3および第2の樹脂基板4は、上記の製造方法によるだけでなく、通常作製されている両面配線基板の製造方法と材料を用いて作製してもよい。
次に、図7を用いてシート部材5を作製する方法について説明する。シート部材5の構成部材である第2の樹脂基材18としては例えば半導体チップ2よりも厚い硝子布エポキシ樹脂を用いる。
すなわち、図7(a)に示すように、半導体チップ2の厚みが75μmである場合には、約100μmの厚みとすることが望ましい。この第2の樹脂基材18の両面に厚さが約15μmのエポキシ樹脂のプリプレグ状樹脂あるいは他の熱硬化性樹脂の接着層15を形成する。
次に、図7(b)に示すように、レーザーにより第2の樹脂基材18の所定の位置に貫通孔90を形成する。また、貫通孔90の形成と同時に第2の樹脂基材18の中央領域に半導体チップ2を収容し得る開口部10を形成する。本工程において貫通孔90に対応するマスキングフィルム21を用いて導電性ペーストを充填したが、レーザで貫通孔90を形成した後、形成した貫通孔90に導電性ペーストをスキージング法により充填する方法でも有効である。
次に、図7(c)に示すように、第2の樹脂基材18の両面にマスキングフィルム21を貼った後、例えばスクリーン印刷法で貫通孔90に導電性ペーストを充填する。
次いで、図7(d)に示すように、導電性ペーストを乾燥後、マスキングフィルム21を剥がすとシート部材5が作製される。なお、導電性ペーストが充填された第2の埋め込み導体9は未だ半硬化状態であるので、加圧・加熱すると圧縮と同時に硬化する特性を有しており、マスキングフィルムの厚みに相当する突起が形成されている。なお、マスキングフィルム21としては、有機フィルムを用いることができ、前記した以外に全芳香族ポリエステル、フッ素樹脂、ポリフェニレンオキサイド樹脂、シンジオタクチックポリスチレン樹脂、ポリアミド樹脂、アラミド樹脂及びポリフェニレンサルファイド樹脂を用いることができる。
次に、第1の樹脂基板3および第2の樹脂基板4の上に半導体チップ2を実装する。半導体チップ2の実装は、半導体チップ2の電極バンプ28と第1の樹脂基板3および第2の樹脂基板4の半導体素子接続端子11とを、例えば半田や導電性樹脂を用いて接合する。ここには示さないが、当然ワイヤーボンディングによって半導体チップ2と半導体素子接続端子11とを接続してもよい。さらに、半導体チップ2に封止樹脂24を塗布して硬化させ、接合後の隙間部分を埋める。これにより、半導体チップ2が実装された第1の樹脂基板3と第2の樹脂基板4とが作製される。この後、電気的検査とバーンイン試験を行えば、通常のパッケージされた半導体素子と同様の信頼性を有する半導体素子を得ることができる。
次に、半導体チップ2が実装された第1の樹脂基板3と第2の樹脂基板4とをシート部材5により積層一体化する工程について、図8を用いて説明する。図8は、図1に示す積層構成を分解して示した図である。同図では、説明を容易にするために第1の樹脂基板3を1段目第1の樹脂基板31、2段目第1の樹脂基板32および3段目第1の樹脂基板33と、区別してよぶ。また、シート部材5についても同様に、1段目シート部材51、2段目シート部材52および3段目シート部材53と、区別してよぶ。
図8に示すように、最下段に第2の樹脂基板4を配置し、第2の樹脂基板4の上に1段目シート部材51を配置する。そして、1段目シート部材51の上に1段目第1の樹脂基板31を配置する。これ以降、2段目シート部材52、2段目第1の樹脂基板32、3段目シート部材53および3段目第1の樹脂基板33を順次配置する。
この時、それぞれの第1の樹脂基板3と第2の樹脂基板4に実装された半導体チップ2が、平面的に見て互いにオーバーラップするように配置する。また、それぞれのシート部材5の開口部10に半導体チップ2が収容されるように、それぞれの第1の樹脂基板3と第2の樹脂基板4とを配置する。また、それぞれの第1の樹脂基板3と第2の樹脂基板4の接続用ランド13は、シート部材5の第2の埋め込み導体9の突出部と正確に位置合せを行う。
このような配置で樹脂基板とシート部材とを積層してそれぞれを密着させた後、大気中で加熱および加圧を行う。これにより、1段目シート部材51、2段目シート部材52および3段目シート部材53に設けられた接着層15が軟化し、第2の樹脂基板4および各段の第1の樹脂基板3と各段のシート部材とを接着する。
さらに、第2の樹脂基板4と1段目第1の樹脂基板31、2段目第1の樹脂基板32および3段目第1の樹脂基板33の接続用ランド13とシート部材5の第2の埋め込み導体9とが機械的に接触して電気的接続が行われる。すなわち、樹脂基板とシート部材との積層体を加圧・加熱することにより、接着層15が軟化するとともに導電性ペーストが圧縮されて貫通孔中に密に充填され、かつ接続用ランド13と第2の埋め込み導体9との良好な接触が生じ、低抵抗の接続が達成される。そして、所定時間、加圧および加熱を行った後に冷却して取り出せば、積層一体化した多段構成の半導体素子が得られる。
この後、第2の樹脂基板4の裏面に形成した接続用ランド13に半田ボール17を接合すれば、マザーボードに実装可能な多段構成の半導体モジュール1が得られる。上述した本実施形態の半導体モジュール1の製造方法によれば、第2の樹脂基板を厚くしているので、多段構成の半導体モジュール1としたときおよびマザーボードに実装するときにも反りが生じにくくなり、半導体モジュール1内部での接続の信頼性が向上するとともに、マザーボードとの接続の信頼性を向上させることができる。
なお、本実施形態の半導体モジュール1では、実装される半導体チップの種類は特に限定されないが、例えば2段目以降の第1の樹脂基板3には半導体記憶素子が形成された半導体チップを実装し、第2の樹脂基板4にはこれら半導体記憶素子を制御するための制御用半導体素子が形成された半導体チップを実装することもできる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る多段構成の半導体モジュール100について、図9を用いて説明する。
本実施形態の半導体モジュール100は、最上段の第1の樹脂基板3に実装した半導体チップ2dと最下段の第2の樹脂基板4とに実装した半導体チップ2aとが、他の第1の樹脂基板3に実装された半導体チップ2b、2cに比べて厚いことが特徴である。これに伴い、本実施形態の半導体モジュール100ではシート部材5のうち、下段側のシート部材5aの厚みも厚くなっている。これ以外の点について、本実施形態の半導体モジュール100は、第1の実施形態に係る半導体モジュール1と同じであるので説明を省略する。以下の実施形態についても同様に、それより以前に述べる実施形態と異なっている点について述べるものとする。
半導体モジュール100を上述の構成にすることにより、半導体チップ2a、2dの剛性が大きくなるのでモジュール化するときに反りを抑制することができる。また、加圧・加熱時に圧力が加わりやすい上段と下段に配置した半導体チップ2a、2dを厚くしているので、半導体チップに圧力が加わってもクラック等を生じにくくすることができる。
なお、本実施形態では上段と下段に配置した半導体チップ2a、2dを共に他の半導体チップよりも厚く形成する例を説明したが、半導体チップ2a、2dのいずれか一方のみを厚く形成する場合でもクラック等の発生を抑制する効果はある。
(第3の実施形態)
本発明の第3の実施形態に係る多段構成の半導体モジュール110について、図10を用いて説明する。
図10は、本実施形態の半導体モジュールを示す断面図である。同図に示すように、本実施形態の半導体モジュール110は、第1の実施形態の半導体モジュール1に対して、さらに最上段に第1の樹脂基板3と平面的大きさが同じ剛性板22を貼り合わせた構成を特徴とする。すなわち、本実施形態の半導体モジュール110では、第1の実施形態の半導体モジュール1と比べて最上段の第1の樹脂基板3の上に半導体チップ2を収容可能な開口部を有する基材23と、第1の樹脂基板3と同じ形状で、第1の樹脂基板3よりも熱伝導率が大きな剛性板22とがさらに設けられている。基材23と剛性板22とを貼り付ける方法として、積層するときにこれらも積層しておき加圧・加熱により同時に一体化してもよい。あるいは、多段構成の半導体モジュールとした後に、これらを貼り付けてもよい。
剛性板22は、銅、鉄、アルミニウム、42アロイのように剛性が大きく、かつ熱伝導率の大きい金属板であってもよいし、ジルコニアのようなセラミック材料、金属粉を含むプラスチック板等であってもよい。
さらに、例えば多段構成の半導体モジュール1を加熱および加圧後に反りを測定し、この反りをキャンセルするように剛性板の厚みや材料を選択して用いてもよい。あるいは、一定条件で作製する場合に、決まった方向に反りが生じることが見出されたときに、その反りをキャンセルする剛性板を最上段に配置し、その後加圧・加熱してもよい。反りをキャンセルさせるためには、反り方向に応じて熱膨張係数の異なる材料と厚みを計算により求めればよい。
図11は、本実施形態に係る多段構成の半導体モジュールの変形例を示す図である。
同図に示すように、本変形例の半導体モジュール120は、第1の実施形態の半導体モジュール1において、最上段に配置された第1の樹脂基板3に代えて剛性板22を貼り合せた構成としたことを特徴とする。この場合には、剛性板22としては、少なくとも表面に絶縁層が形成されたものを用いる。この構成においても、反りをキャンセルする特性を有する材料を選択して剛性板22として用いることができる。
以上に述べたいくつかの例の剛性板の構成により、実装後にバーンイン試験等の検査により信頼性を確認した樹脂基板を用いて積層しても、積層時に不良が生じにくくすることができ、かつ最終的なモジュールの反りを小さくできる。特に、樹脂基板およびシート部材を積層後の反りに応じて剛性板を選択できるので、反りを確実になくすことができる。
本実施形態の半導体モジュール110の製造方法は、第1の実施形態の加圧積層時の上部の構成が異なっているだけである。つまり図8において、最上段に位置する樹脂基板上に、さらに樹脂基板より熱伝導率の高い剛性板を接着材で接着する工程を付加してもよい。あるいは、最上段に位置する樹脂基板の代わりにこの樹脂基板より熱伝導率の大きな剛性板を配置して積層した後、加圧および加熱する工程を行う方法としてもよい。特に、剛性板22を貼り付けてから加熱および加圧を行う場合には、樹脂基板やシート部材に比較的均一な温度分布を生じさせることができる。また、剛性板は樹脂基板よりも剛性が高いので、加圧時の各部材に均一に圧力をかけることができる。
これら方法により、実装後にバーンイン試験等の検査により信頼性を確認した樹脂基板を用いて積層しても、積層時に不良が生じにくく、かつ最終的なモジュールの反りを小さくすることができる。
(第4の実施形態)
本発明の第4の実施形態に係る多段構成の半導体モジュール130について、図12を参照して説明する。
図12は、本実施形態の半導体モジュールを示す断面図である。同図に示すように、本実施形態の半導体モジュール130は、中央段のシート部材5cの第2の埋め込み導体9aの径が、上段側および下段側に配置されたシート部材5b、5dの第2の埋め込み導体9bに比べて大きくなっている。また、中央段に配置された第1の樹脂基板3a、3bの第1の埋め込み導体7aの径は、第2の埋め込み導体9aに合わせて、それぞれ上段側および下段側に配置された第1の樹脂基板3cおよび第2の樹脂基板4の第1の埋め込み導体7bの径より大きくしてあってもよい。
これにより、第1の樹脂基板3とシート部材5とを交互に積層し、最下段に第2の樹脂基板4を配置して、加熱と加圧により積層体を一体化するときに、中央段での第2の埋め込み導体9aの抵抗を小さくすることができるので、上段側および下段側に比べて中央段に加わる圧力および熱が十分でない場合であっても、埋め込み導体の抵抗を低くすることができる。従来の多段構成の半導体モジュールにおいては、その中央部近傍に配置された樹脂基板やシート部材には圧力が加わりにくくなるため、第2の導電性樹脂材料を充分圧縮できない場合があったり、またそのために一部の埋め込み導体で接続抵抗が上昇したりする場合があった。半導体モジュールに反りがあればこれらは助長される。
これに対し、本実施形態の半導体モジュールのように、中央段に配置されたシート部材の第2の埋め込み導体9aの径を大きくしておけば、積層されたシート部材5間の加圧ばらつきによらず接続抵抗を低くでき、不十分な加圧によって抵抗が上昇してもそれをカバーできる余地を確保できる。また、径を大きくすることで加熱および加圧時に半導体モジュール内の熱伝導性を向上させることができ、硬化の遅れを防止することができる。以上のように、本実施形態の半導体モジュールによれば、反りにより生じる不具合を効果的に防止することができる。
(第5の実施形態)
本発明の第5の実施形態に係る多段構成の半導体モジュールについて、図13〜図15を参照して説明する。
図13(a)、(b)は、本実施形態の半導体モジュールに用いられる第1の樹脂基板300の上面および裏面を示す図である。
本実施形態の半導体モジュールは、図13に示すように、第1の樹脂基板300および第2の樹脂基板(図示せず)のうち、半導体チップ200が実装される中央領域に集中して半導体素子接続端子11が設けられていることが特徴である。
この配置に伴い、半導体素子接続端子11と接続用ランド13とを接続する配線12も第1の実施形態の半導体モジュール1で形成された配線とは異なっている。すなわち、図13(a)、(b)に示すように、本実施形態の半導体モジュールでは、配線12が樹脂基板の上面および裏面の両側に形成されることで、半導体素子接続端子11をファインピッチとしながら、配線12が比較的粗いピッチで形成されている。
図14(a)、(b)は、本実施形態の第1の樹脂基板に実装される半導体チップ200の平面図、および(a)に示すD−D線に沿った断面図である。同図に示すように、半導体チップ200の中央部に集中的に電極バンプ280が配置されており、長手方向の両端部に互いに高さの等しい突起部310が設けられている。
図15は、本実施形態の半導体チップ200を第1の樹脂基板300上に実装した状態を示す断面図である。同図に示すように、半導体チップ200を実装する際には、第1の樹脂基板300上に半導体チップ200を配置し、電極バンプ280と半導体素子接続端子11とを半田または導電性接着剤により接合する。この位置合せを行なうときに半導体チップ200の突起部310があるため、半導体チップ200は傾くことがなく、第1の樹脂基板300との平行度を良好に保持した状態で接合することができる。さらに、この突起部310を有することにより、半導体チップ200に荷重が加わってもクラック等の発生を防止することができる。
実装後、第1の樹脂基板300と半導体チップ200との隙間に無機フィラーを含んだ液状樹脂240を充填して封止する。第1の樹脂基板300の半導体素子接続端子11の近傍に予め貫通孔250を形成しておけば、実装後に裏面側から液状樹脂240を容易に注入することができる。なお、第1の樹脂基板300のうち、突起部310に対応する位置にダミー電極140を設けておけば、より半導体チップ200平行度を良好に保持することができる。また、液状樹脂240による封止は必ずしも必要ではなく省略することもできる。あるいは、液状樹脂240で封止し、さらに柔軟性のある樹脂材料を用いて突起部310を含めた周辺部も封止してもよい。柔軟性を有する材料を用いれば、線膨張係数の差異による応力を吸収することができる。
なお、第1の樹脂基板300は、第1の樹脂基材80上に半導体素子接続端子11、接続用ランド13、配線12、ダミー電極140および第1の埋め込み導体を有している。この第1の樹脂基板300、あるいは第1の樹脂基板300と同様にして作製した第2の樹脂基板(図示せず)と、この配置に対応する形状としたシート部材とを交互に積層して、加熱と加圧により一体化すると、本実施形態の半導体モジュールが完成する(図示せず)。
このようにして作製した本実施形態の多段構成の半導体モジュールは、半導体チップ200と第1の樹脂基板300および第2の樹脂基板(図示せず)との接合部の面積が小さく、且つ集中して配置されているので、半導体チップ200と第1の樹脂基板300(または第2の樹脂基板)との線膨張率の差によるバイメタル構造の反りを有効に抑制することができる。
(第6の実施形態)
本発明の第6の実施形態に係る多段構成半導体モジュールについて、図16を参照して説明する。
図16は、本実施形態の多段構成の半導体モジュールに用いられる第1の樹脂基板400の平面図である。同図に示すように、本実施形態の多段構成半導体モジュールでは、半導体チップ2上にあらかじめ設定された電極バンプと接続するための接続用ランド131および第1の埋め込み導体の径を他の第1の埋め込み導体に比べて大きく形成していることが特徴である。
ここで、あらかじめ設定された電極バンプとは、例えば半導体チップ2の高速動作(例えば100MHz以上のデジタル信号のやりとり)が要求される入出力端子や電源、接地端子、アナログ端子等のことである。これらの端子は抵抗を低減するとともにインピーダンスを下げて安定化した線路を形成する必要がある。一方、電極バンプおよびこれに接続される配線は高密度に配置する必要があるので、他の端子については信号特性に合わせてできる限り配線、ビア径を小さくする必要がある。ここでは半導体チップ2の高速動作が要求される入出力端子や電源、接地端子、アナログ端子等に接続される電送線路を構成する第1の埋め込み導体(図示せず)の径と、その周囲に形成する接続用ランド131の径を大きくしている。
また、図示していないが、これに対応するシート部材の第2の埋め込み導体の径も大きくしている。このような構成の第1の樹脂基板400と第2の樹脂基板およびシート部材とを、第1の実施形態の製造方法と同様にして積層し、加圧・加熱すれば、本実施形態の多段構成の半導体モジュール(図示せず)が得られる。
本実施形態の半導体モジュールによれば、半導体チップ2の入出力端子を介して処理される信号のなかで、高速動作の信号を送受信する電送線路や、アナログ信号を送受信する電送線路を必要とする場合、電送線路の一部を構成する第1の埋め込み導体および第2の埋め込み導体の径を大きくしているので電気信号を安定に送受信することができる。特に積層構成では積層された樹脂基板やシート部材の各々で、埋め込みのための穴径、導体径が異なるおそれや、埋め込み導体部での接合が不完全となるおそれ、反りによって接続抵抗がばらつくおそれなどがある。そのため、各層間でインピーダンスのばらつきや不整合による信号の反射が生じ、特性変動を生じる可能性があるが、本実施形態の半導体モジュールによれば、このような不具合を防止することができる。さらに、電送線路の抵抗成分を小さくできるので、ジュール熱によるモジュール内部の発熱を抑制することができる。
(その他の実施形態)
なお、第1の実施形態から第6の実施形態までは、第1の樹脂基板としてガラス−エポキシ樹脂等を用いる例を主体にして説明したが、本発明の樹脂基板はこれに限定されない。例えば、第1の樹脂基板や第2の樹脂基板の第1の樹脂基材、あるいはシート部材5の第2の樹脂基材として、70重量%以上95重量%以下の無機フィラーと熱硬化性樹脂とを含む混合物を用いてもよい。また、シート部材5と第1の樹脂基板3、第2の樹脂基板4の樹脂コアを同一材料としてもよい。本実施形態ではこのような材料を用いることにより、熱膨張係数を半導体チップに近づけることができるので反りの抑制に効果的である。
本発明の多段構成半導体モジュールは、反りを抑制して、マザーボードに対して歩留まりよく接合できるので、携帯電話やデジタルカメラ等の各種電子装置の小型化、高機能化に対して有用である。
本発明の第1の実施形態に係る半導体モジュールの全体構成を示す概略斜視図である。 第1の実施形態に係る半導体モジュールを図1に示すA−A線に沿って切断したときの断面図である。 (a)〜(c)は、それぞれ第1の実施形態の樹脂基板の形状を説明するための概略平面図、B−B線における部分断面図、および樹脂基板の裏面を示す概略平面図である。 (a)〜(c)は、第1の実施形態に係るシート部材の形状を説明するための概略平面図および部分断面図である。 (a)〜(c)は、第1の実施形態に係る半導体モジュールの製造工程を示す断面図である。 (a)〜(d)は、第1の実施形態に係る半導体モジュールの製造工程を示す断面図である。 (a)〜(d)は、第1の実施形態に係る半導体モジュールの製造工程を示す断面図である。 図1に示す第1の実施形態に係る半導体モジュールを分解して示した図である。 本発明の第2の実施形態に係る半導体モジュールを示す断面図である。 本発明の第3の実施形態に係る半導体モジュールを示す断面図である。 第3の実施形態に係る半導体モジュールの変形例を示す断面図である。 本発明の第4の実施形態に係る半導体モジュールを示す断面図である。 (a)、(b)は、本発明の第5の実施形態に係る半導体モジュールに用いられる第1の樹脂基板の上面および裏面を示す平面図である。 (a)、(b)は、第5の実施形態に係る第1の樹脂基板に実装される半導体チップの平面図、および(a)に示すD−D線に沿った断面図である。 第5の実施形態に係る半導体モジュールにおいて、半導体チップを第1の樹脂基板上に実装した状態を示す断面図である。 本発明の第6の実施形態に係る半導体モジュールに用いられる第1の樹脂基板を示す平面図である。
符号の説明
1 半導体モジュール
2、2a、2b、2c、2d、200 半導体チップ
3、3a、3b、3c、300、400 第1の樹脂基板
4 第2の樹脂基板
5、5a、5b、5c、5d シート部材
7、7a、7b 第1の埋め込み導体
8 第1の樹脂基材
9、9a、9b 第2の埋め込み導体
10 開口部
11 半導体素子接続端子
12 配線
13 接続用ランド
15 接着層
17 半田ボール
18 第2の樹脂基材
19 銅箔
20 感光性膜
21 マスキングフィルム
22 剛性板
23 基材
24 封止樹脂
28、280 電極バンプ
29 両面銅張基板
30 半導体ウェハー
31 1段目第1の樹脂基板
32 2段目第1の樹脂基板
33 3段目第1の樹脂基板
51 1段目シート部材
52 2段目シート部材
53 3段目シート部材
70、90、250 貫通孔
80 第1の樹脂基材
100、110、120、130 半導体モジュール
131 接続ランド
140 ダミー電極
240 液状樹脂
310 突起部

Claims (18)

  1. 第1の埋め込み導体を有し、上面上に半導体チップが実装された樹脂基板と、前記半導体チップを収納するための開口部が形成され、前記第1の埋め込み導体と電気的に接続された第2の埋め込み導体を有するシート部材とが交互に積層されてなる多段構成半導体モジュールであって、
    前記樹脂基板および前記シート部材は複数あり、
    前記樹脂基板のうち最下段に配置された樹脂基板は、他の前記樹脂基板よりも厚いことを特徴とする多段構成半導体モジュール。
  2. 前記シート部材は、樹脂コアと、前記開口部の周囲に設けられた前記第2の埋め込み導体とを有しており、
    前記樹脂コアの厚みは、前記半導体チップの厚みより大きいことを特徴とする請求項1に記載の多段構成半導体モジュール。
  3. 前記第1の埋め込み導体は前記樹脂基板の上面から裏面まで貫通しており、
    前記第1の埋め込み導体に接続される前記第2の埋め込み導体は、前記樹脂コアの上面および裏面から突出していることを特徴とする請求項1に記載の多段構成半導体モジュール。
  4. 前記最下段に配置された樹脂基板の裏面には、外部機器と接続するための複数の外部接続端子が形成されていることを特徴とする請求項1に記載の多段構成半導体モジュール。
  5. 前記最下段に配置された樹脂基板を除く前記樹脂基板上には半導体記憶素子が形成された前記半導体チップが実装され、
    前記最下段に配置された樹脂基板上には前記半導体記憶素子を制御するための制御用半導体素子が形成された前記半導体チップが実装されていることを特徴とする請求項1に記載の多段構成半導体モジュール。
  6. 前記樹脂基板のうち最下段および最上段に配置された樹脂基板上に実装された前記半導体チップの少なくとも一方の厚みは、他の樹脂基板上に実装された前記半導体チップよりも厚いことを特徴とする請求項1に記載の多段構成半導体モジュール。
  7. 前記樹脂基板のうち最上段に配置された樹脂基板の上方に、前記樹脂基板よりも熱伝導率の大きい剛性板をさらに備えていることを特徴とする請求項1に記載の多段構成半導体モジュール。
  8. 前記樹脂基板のうち最下段および最上段に配置された樹脂基板以外の樹脂基板に設けられた前記第1の埋め込み導体の径は、前記最下段および最上段に配置された樹脂基板に設けられた前記第1の埋め込み導体の径よりも大きいことを特徴とする請求項1に記載の多段構成半導体モジュール。
  9. 前記シート部材のうち、前記最下段および最上段に配置された樹脂基板に接触するシート部材以外のシート部材に設けられた前記第2の埋め込み導体の径は、前記最下段および最上段に配置された樹脂基板に接触するシート部材に設けられた前記第2の埋め込み導体の径よりも大きいことを特徴とする請求項8に記載の多段構成半導体モジュール。
  10. 前記半導体チップの主面上には電極バンプが設けられており、
    前記樹脂基板は、前記電極バンプに接合された接続端子と、前記接続端子と前記第1の埋め込み導体とを接続する配線とをさらに有していることを特徴とする請求項1に記載の多段構成半導体モジュール。
  11. 前記電極バンプは前記半導体チップの中央領域に設けられており、
    前記配線は、前記樹脂基板の上面上および裏面上に設けられていることを特徴とする請求項10に記載の多段構成半導体モジュール。
  12. 前記半導体チップは、主面の両端部に設けられた互いに高さの等しい突起をさらに有しており、
    前記樹脂基板は、前記突起と接触するダミー電極をさらに有していることを特徴とする請求項11に記載の多段構成半導体モジュール。
  13. 前記電極バンプに接続された前記第1の埋め込み電極のうち一部の埋め込み電極の径は、他の埋め込み電極の径よりも大きいことを特徴とする請求項10に記載の多段構成半導体モジュール。
  14. 前記樹脂基板を構成する樹脂基材が、70重量%以上95重量%以下の無機フィラーと熱硬化性樹脂とを含む混合物からなることを特徴とする請求項1に記載の多段構成半導体モジュール。
  15. 上面に半導体チップが実装され、第1の埋め込み導体を有する第1の樹脂基板と、上面に半導体チップが実装され、前記第1の埋め込み導体を有し、前記第1の樹脂基板よりも厚い第2の樹脂基板と、前記半導体チップを収納するための開口部が形成され、第2の埋め込み導体を有するシート部材とを準備する工程(a)と、
    前記第2の樹脂基板を最下段とし、前記第2の樹脂基板上に前記シート部材と前記第1の樹脂基板とを交互に積層する工程(b)と、
    前記工程(b)で積層された前記第1の樹脂基板、前記第2の樹脂基板および前記シート部材を、最下段および最上段から加熱および加圧を行って前記第1の樹脂基板および前記第2の樹脂基板と前記シート部材とを接着させるとともに、前記第1の埋め込み導体と前記第2の埋め込み導体とを接続させる工程(c)とを備えていることを特徴とする多段構成半導体モジュールの製造方法。
  16. 最上段に配置された前記第1の樹脂基板の上方に、前記第1の樹脂基板および前記第2の樹脂基板よりも熱伝導率の大きい剛性板を接着する工程(d)をさらに備えていることを特徴とする請求項15に記載の多段構成半導体モジュールの製造方法。
  17. 前記工程(d)では、前記工程(c)で生じた前記多段構成半導体モジュールの反り量を求め、得られた反り量に応じて前記剛性板の材料を選択することを特徴とする請求項16に記載の多段構成半導体モジュールの製造方法。
  18. 上面に半導体チップが実装され、第1の埋め込み導体を有する第1の樹脂基板と、上面に半導体チップが実装され、前記第1の埋め込み導体を有し、前記第1の樹脂基板よりも厚い第2の樹脂基板と、前記半導体チップを収納するための開口部が形成され、第2の埋め込み導体を有するシート部材とを準備する工程(a)と、
    前記第2の樹脂基板を最下段とし、前記第2の樹脂基板上に前記シート部材と前記第1の樹脂基板とを交互に積層する工程(b)と、
    最上段に配置された前記第1の樹脂基板の上方に、前記第1の樹脂基板および前記第2の樹脂基板よりも熱伝導率の大きい剛性板を配置する工程(c)と、
    前記工程(c)の後、積層された前記第1の樹脂基板、前記第2の樹脂基板、前記シート部材および前記剛性板を、最下段および最上段から加熱および加圧を行って前記第1の樹脂基板および前記第2の樹脂基板と前記シート部材とを接着させるとともに、前記第1の埋め込み導体と前記第2の埋め込み導体とを接続させる工程(d)とを備えていることを特徴とする多段構成半導体モジュールの製造方法。
JP2004364586A 2004-12-16 2004-12-16 多段構成半導体モジュール Expired - Fee Related JP4504798B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004364586A JP4504798B2 (ja) 2004-12-16 2004-12-16 多段構成半導体モジュール
KR1020050059767A KR20060069231A (ko) 2004-12-16 2005-07-04 다단구성의 반도체모듈 및 그 제조방법
US11/242,904 US7365416B2 (en) 2004-12-16 2005-10-05 Multi-level semiconductor module and method for fabricating the same
CN2005101295330A CN1812088B (zh) 2004-12-16 2005-12-06 多层构造半导体微型组件及制造方法
TW094144383A TW200623355A (en) 2004-12-16 2005-12-15 Multi-level semiconductor module and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004364586A JP4504798B2 (ja) 2004-12-16 2004-12-16 多段構成半導体モジュール

Publications (2)

Publication Number Publication Date
JP2006173388A true JP2006173388A (ja) 2006-06-29
JP4504798B2 JP4504798B2 (ja) 2010-07-14

Family

ID=36594646

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004364586A Expired - Fee Related JP4504798B2 (ja) 2004-12-16 2004-12-16 多段構成半導体モジュール

Country Status (5)

Country Link
US (1) US7365416B2 (ja)
JP (1) JP4504798B2 (ja)
KR (1) KR20060069231A (ja)
CN (1) CN1812088B (ja)
TW (1) TW200623355A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147226A (ja) * 2006-12-06 2008-06-26 Toppan Printing Co Ltd 半導体装置及びその製造方法
US7723213B2 (en) 2006-11-02 2010-05-25 Oki Semiconductor Co., Ltd. Manufacturing method of semiconductor chips and semiconductor device having the semiconductor chips
US8039928B2 (en) 2007-10-30 2011-10-18 Samsung Electronics Co., Ltd. Chip stack package

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4340517B2 (ja) * 2003-10-30 2009-10-07 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US7528474B2 (en) * 2005-05-31 2009-05-05 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
JP4897948B2 (ja) * 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
KR100697553B1 (ko) * 2005-12-19 2007-03-21 삼성전자주식회사 멀티 스택 패키지 및 이의 제조 방법
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
CN101449634B (zh) * 2006-05-24 2013-07-24 大日本印刷株式会社 部件内置布线板、部件内置布线板的制造方法
US7884464B2 (en) * 2006-06-27 2011-02-08 Advanced Chip Engineering Technologies Inc. 3D electronic packaging structure having a conductive support substrate
JP2008166381A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2008166440A (ja) * 2006-12-27 2008-07-17 Spansion Llc 半導体装置
TWI340445B (en) 2007-01-10 2011-04-11 Advanced Semiconductor Eng Manufacturing method for integrating passive component within substrate
KR100874926B1 (ko) * 2007-06-07 2008-12-19 삼성전자주식회사 스택 모듈, 이를 포함하는 카드 및 이를 포함하는 시스템
TWI389290B (zh) * 2007-11-08 2013-03-11 Ind Tech Res Inst 晶片結構及其製程、晶片堆疊結構及其製程
US8030752B2 (en) * 2007-12-18 2011-10-04 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing semiconductor package and semiconductor plastic package using the same
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
FR2939963B1 (fr) * 2008-12-11 2011-08-05 St Microelectronics Grenoble Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur
CN101789383B (zh) * 2009-01-23 2012-03-21 欣兴电子股份有限公司 具有凹穴结构的封装基板的制作方法
US20120012371A1 (en) * 2009-04-02 2012-01-19 Panasonic Corporation Manufacturing method for circuit board, and circuit board
JP5340789B2 (ja) * 2009-04-06 2013-11-13 新光電気工業株式会社 電子装置及びその製造方法
US8299366B2 (en) * 2009-05-29 2012-10-30 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8929090B2 (en) * 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
CN102280440A (zh) * 2011-08-24 2011-12-14 北京大学 一种叠层封装结构及制造方法
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8901730B2 (en) 2012-05-03 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8680674B2 (en) * 2012-05-31 2014-03-25 Freescale Semiconductor, Inc. Methods and structures for reducing heat exposure of thermally sensitive semiconductor devices
US9093429B2 (en) 2012-06-27 2015-07-28 Freescale Semiconductor, Inc. Methods and structures for reducing heat exposure of thermally sensitive semiconductor devices
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9356352B2 (en) * 2012-10-22 2016-05-31 Texas Instruments Incorporated Waveguide coupler
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
GB2511087A (en) * 2013-02-22 2014-08-27 Ibm System for electrical testing and manufacturing a 3D chip stack and method
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9589936B2 (en) * 2014-11-20 2017-03-07 Apple Inc. 3D integration of fanout wafer level packages
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9935082B2 (en) * 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9666566B1 (en) * 2016-04-26 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method for hybrid bonding semiconductor wafers
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US20200212536A1 (en) * 2018-12-31 2020-07-02 Texas Instruments Incorporated Wireless communication device with antenna on package
DE102019219238A1 (de) * 2019-12-10 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrlagiges 3D-Folienpackage
US11738482B2 (en) 2020-11-16 2023-08-29 Jack Armstrong Method of potting electrical components into complex finished forms
KR20220155054A (ko) 2021-05-14 2022-11-22 삼성전자주식회사 테스트 보드 및 이를 포함하는 테스트 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232200A (ja) * 1999-02-12 2000-08-22 Rohm Co Ltd 半導体チップおよびチップ・オン・チップ構造の半導体装置
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
JP2002083926A (ja) * 2000-06-29 2002-03-22 Ibiden Co Ltd 半導体チップ実装用回路基板とその製造方法および多層化回路基板
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP2002246536A (ja) * 2001-02-14 2002-08-30 Ibiden Co Ltd 三次元実装パッケージの製造方法、及びその製造用のパッケージモジュール
JP2003158240A (ja) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp メモリ実装方式

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6313522B1 (en) * 1998-08-28 2001-11-06 Micron Technology, Inc. Semiconductor structure having stacked semiconductor devices
JP2001177051A (ja) * 1999-12-20 2001-06-29 Toshiba Corp 半導体装置及びシステム装置
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
JP4365515B2 (ja) 2000-08-21 2009-11-18 イビデン株式会社 半導体モジュールの製造方法
JP2003110091A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2003179099A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置およびその製造方法
JP4022405B2 (ja) 2002-01-23 2007-12-19 イビデン株式会社 半導体チップ実装用回路基板
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
JP4433298B2 (ja) * 2004-12-16 2010-03-17 パナソニック株式会社 多段構成半導体モジュール
JP4520355B2 (ja) * 2005-04-19 2010-08-04 パナソニック株式会社 半導体モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232200A (ja) * 1999-02-12 2000-08-22 Rohm Co Ltd 半導体チップおよびチップ・オン・チップ構造の半導体装置
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
JP2002083926A (ja) * 2000-06-29 2002-03-22 Ibiden Co Ltd 半導体チップ実装用回路基板とその製造方法および多層化回路基板
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP2002246536A (ja) * 2001-02-14 2002-08-30 Ibiden Co Ltd 三次元実装パッケージの製造方法、及びその製造用のパッケージモジュール
JP2003158240A (ja) * 2001-11-26 2003-05-30 Mitsubishi Electric Corp メモリ実装方式

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723213B2 (en) 2006-11-02 2010-05-25 Oki Semiconductor Co., Ltd. Manufacturing method of semiconductor chips and semiconductor device having the semiconductor chips
JP2008147226A (ja) * 2006-12-06 2008-06-26 Toppan Printing Co Ltd 半導体装置及びその製造方法
US8039928B2 (en) 2007-10-30 2011-10-18 Samsung Electronics Co., Ltd. Chip stack package

Also Published As

Publication number Publication date
US20060131740A1 (en) 2006-06-22
KR20060069231A (ko) 2006-06-21
CN1812088A (zh) 2006-08-02
CN1812088B (zh) 2010-10-13
TW200623355A (en) 2006-07-01
US7365416B2 (en) 2008-04-29
JP4504798B2 (ja) 2010-07-14

Similar Documents

Publication Publication Date Title
JP4504798B2 (ja) 多段構成半導体モジュール
JP4520355B2 (ja) 半導体モジュール
KR100987688B1 (ko) 프린트 배선 기판 및 프린트 배선 기판의 제조 방법
JP4830120B2 (ja) 電子パッケージ及びその製造方法
JP5093353B2 (ja) 部品内蔵モジュールの製造方法及び部品内蔵モジュール
KR20060069229A (ko) 다단구성 반도체모듈
KR20060064518A (ko) 반도체적층모듈과 그 제조방법
US20140061951A1 (en) Package on package structure and method for manufacturing same
JP2005191156A (ja) 電気部品内蔵配線板およびその製造方法
JP2014072279A (ja) 部品内蔵配線基板の製造方法
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
US20130070437A1 (en) Hybrid interposer
JP6639934B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2010073838A (ja) 半導体パッケージ及びその製造方法と半導体装置
JP4360240B2 (ja) 半導体装置と半導体装置用多層基板
JP4324732B2 (ja) 半導体装置の製造方法
US10111335B2 (en) Printed wiring board
CN108305864B (zh) 端子
JP4606472B2 (ja) 半導体モジュールおよびその製造方法
JP2000022019A (ja) ピン付きプリント配線板およびその製造方法
JP2004200665A (ja) 半導体装置およびその製造方法
US20220312595A1 (en) Substrate, method for manufacturing substrate, and electronic device
JP2008135483A (ja) 電子部品内蔵基板およびその製造方法
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP2010045104A (ja) 電子部品の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070306

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091013

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100423

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140430

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees