CN102280440A - 一种叠层封装结构及制造方法 - Google Patents

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Abstract

本发明涉及微电子封装领域，具体的公开了一种叠层封装结构及制造方法，所述叠层封装结构包括多个层叠的封装衬底及每层封装衬底上装载的至少一个半导体芯片；所述半导体芯片与其所在层的封装衬底之间为电连接；所述每层封装衬底上设有至少一个通孔，所述通孔中有导电金属柱，所述相邻层的封装衬底上位置相对应的导电金属柱之间通过电互连元件连接；所述相邻的两层封装衬底之间具有与其间的半导体芯片相匹配的凹坑。本发明所提供的叠层封装结构，可以有效缩小封装体积，实现更高的封装密度，更小的互连节距。

Description

一种叠层封装结构及制造方法
技术领域
本发明涉及微电子封装领域，特别涉及一种半导体芯片叠层封装结构及制造方法。
背景技术
封装体叠层技术(Package On Package)：在一个位于底部的封装件上再在依次叠加一个或多个与其相匹配的封装件，组成一个新的封装体。组成封装体叠层的封装件彼此相对独立，可以来自不同的供应商，可以进行单独测试，为系统设计者更大的设计自由度。这些技术优势使得封装体叠层技术在逻辑电路和存储器集成领域有广泛的应用，是业界的首选，主要用于制造高端便携式设备和智能手机使用的先进移动通讯平台。现在，终端消费者期望电子产品的功能更多，体积更小，速度更快，更便捷。这对封装级系统设计者来讲，这就要求越来越多的不同功能的芯片需要集成在同一封装体内，实现更复杂、更强大的功能。伴随着对复杂度、功能性、速度、功耗等方面的急剧上升的需求，POP封装体叠层技术在实现更薄、更小的互连节距方面面临较大的技术挑战。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是提供一种叠层封装结构以克服传统封装体叠层技术在小型化、互连节距方面面临的技术挑战。
(二)技术方案
为了解决上述技术问题，本发明提供了一种叠层封装结构，所述叠层封装结构包括多个层叠的封装衬底及每层封装衬底上装载的至少一个半导体芯片；所述半导体芯片与其所在层的封装衬底之间为电连接；
所述每层封装衬底上设有至少一个通孔，所述通孔中有导电金属柱，所述相邻层的封装衬底上位置相对应的导电金属柱之间通过电互连元件连接；
所述相邻的两层封装衬底之间具有与其间的半导体芯片相匹配的凹坑。
作为上述技术方案的优选，所述凹坑位于所述半导体芯片的上层封装衬底的下表面。
作为上述技术方案的优选，所述封装衬底的上表面设置有至少一层重新布线层，所述重新布线层与所述导电金属柱电连接，所述半导体芯片通过电互连元件或金丝压焊与所述重新布线层连接。
作为上述技术方案的优选，所述封装衬底为单晶硅或玻璃衬底。
作为上述技术方案的优选，所述导电金属柱与所述衬底的接触面之间设置有绝缘层，所述导电金属柱为铜、钨或重掺杂多晶硅。
作为上述技术方案的优选，所述电互连元件的材质为铜锡、金锡、银锡或铅锡。
作为上述技术方案的优选，所述半导体芯片为电子电路芯片、微机电子系统芯片或光电子芯片。
作为上述技术方案的优选，所述电互连元件为微焊球、焊盘、焊球、微凸点或焊垫。
本发明还提供了一种叠层封装结构的制造方法，包括步骤：
S1：对衬底贯穿通孔，并在所述通孔内制作导电金属柱；
S2：在所述衬底的上表面制作重新布线层及电互连元件；
S3：将芯片装配于所述衬底的上表面，并与所述电互连元件连接；
S4：对将位于上层的衬底其下表面制作与其下层衬底上装载的半导体芯片相匹配的凹坑；
S5：将各层衬底通过各自之间位置相对应的导电金属柱经电互连元件电连接，在最底层的衬底的下表面制作焊球，切割分离封装结构。
作为上述技术方案的优选，所述步骤S1具体包括：
光刻，制作通孔的光刻胶掩膜；采用深度反应离子刻蚀硅衬底直至穿通；
氧化衬底或离子体增强化学气相沉积使通孔内形成侧壁绝缘层；通过辅助晶圆，制作铜种子层；
粘和辅助晶圆和衬底，自底向上填充铜，剥离辅助晶圆，形成导电金属柱。
作为上述技术方案的优选，所述步骤S2中重新布线层的制作具体包括：在衬底的上表面沉积二氧化硅层，图形化二氧化硅层，形成与所述导电金属柱互连用的开口；沉积铜金属层，图形化铜金属层，制作互连结构；沉积二氧化硅层，图形化，形成电互连窗口；
所述步骤S2中电互连元件的制作具体包括：沉积下金属层、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，再去除光刻胶、多余的种子层及下金属层形成所述电互连元件；或者，沉积金属层，图形化，在所述重新布线层上制作压焊焊盘，所述压焊焊盘用于通过金丝压焊与所述半导体芯片电连接；再沉积下金属层、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，再去除光刻胶、多余的种子层、下金属层，形成所述电互连元件。
作为上述技术方案的优选，所述步骤S3中将半导体芯片装配于所述衬底的上表面之后还包括有机聚合物下填充的步骤。
作为上述技术方案的优选，所述步骤S4具体包括：光刻，制作刻蚀掩膜，反应离子刻蚀氧化层、深度反应离子刻蚀硅衬底，去除光刻胶，形成凹坑。
(三)有益效果
上述技术方案所提供的叠层封装结构及制造方法中，通过采用所述叠层封装结构包括多个层叠的封装衬底及每层封装衬底上装载的至少一个半导体芯片；所述半导体芯片与其所在层的封装衬底之间为电连接；所述每层封装衬底上设有至少一个通孔，所述通孔中有导电金属柱，所述相邻层的封装衬底上位置相对应的导电金属柱之间通过电互连元件连接；所述相邻的两层封装衬底之间具有与其间的半导体芯片相匹配的凹坑。本发明所提供的叠层封装结构，可以有效缩小封装体积，实现更高的封装密度，更小的互连节距。
附图说明
图1是本发明实施例1的叠层封装结构的结构示意图；
图2是本发明实施例2的叠层封装结构的结构示意图；
图3是本发明实施例的叠层封装结构的第一层衬底制作通孔的示意图；
图4是本发明实施例的叠层封装结构的第一层衬底制作导电金属柱的示意图；
图5是本发明实施例的叠层封装结构第一层衬底制作重新布线层及焊球型电互连元件的示意图；
图6是本发明实施例的叠层封装结构第一层衬底制作金丝压焊用电互连元件的示意图；
图7是本发明实施例的叠层封装结构的半导体芯片与第一层衬底通过焊球型电互连元件装载的示意图；
图8是本发明实施例的叠层封装结构的半导体芯片与第一层衬底通过金丝压焊装载的示意图；
图9是本发明实施例的叠层封装结构的第二层衬底制作导电金属柱的示意图；
图10是本发明实施例的叠层封装结构第二层衬底制作重新布线层的示意图；
图11是本发明实施例的叠层封装结构第二层衬底的下表面制作凹坑的示意图；
图12是本发明实施例的叠层封装结构第二层衬底制作焊球型电互连元件的示意图；
图13是本发明实施例的叠层封装结构第二层衬底制作金丝压焊用电互连元件的示意图；
图14是本发明实施例的叠层封装结构的半导体芯片与第二层衬底通过焊球型电互连元件装载的示意图；
图15是本发明实施例的半导体芯片与第二层衬底通过金丝压焊装载的示意图；
其中，100：第一封装衬底；110：第一封装衬底的下表面；120：第一封装衬底的上表面；101：第一通孔；102：第一通孔侧壁绝缘层；103：第一导电金属柱；121：第一重新布线层；122：第一电互连元件；123：第二电互连元件；124：第一半导体芯片；
200：第二封装衬底；210：第二封装衬底的下表面；220：第二封装衬底的上表面；202：第二通孔侧壁绝缘层；203：第二导电金属柱；221：第二重新布线层；222：第三电互连元件；223：第四电互连元件；224：第二半导体芯片；212：凹坑；211：焊盘；
300：焊球。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
本实施例提供了一种叠层封装结构，如图1所示，包括第一封装衬底100以及第二封装衬底200。第一封装衬底100、第二封装衬底200是单晶硅或玻璃衬底，第二封装衬底200置于第一封装衬底100之上，之间存在电连接。
如图3所示，第一封装衬底100含有垂直贯穿衬底的第一通孔101，该通孔可以是一个也可以是多个，本实施例中第一通孔的个数如图中所示为2个。当衬底上的通孔个数为多个时其可以按照一定的规律排列，如阵列排布。第一通孔101内含有第一导电金属柱103。第一封装衬底的下表面110含有焊球300，焊球300与第一导电金属柱103电连接，其材质优选为铜锡、金锡、银锡或铅锡。第一半导体芯片124以倒装焊方式(Flip-Chip)固定在第一封装衬底的上表面120，通过第一重新布线层121与第一导电金属柱103实现电连接。本实施例中的半导体芯片可以为电子电路芯片、微机电子系统芯片或光电子芯片。第一半导体芯片124通过第二电互连元件123装载在第一封装衬底100上；位于第一封装衬底上的第一电互连元件122用于与上层的封装衬底的电连接；电互连元件的材质优选为铜锡、金锡、银锡或铅锡。本实施例中的第一电互连元件122、第二电互连元件123可为微焊球、焊盘、焊球、微凸点或焊垫。
第二封装衬底200含有垂直贯穿衬底的第二通孔，第二通孔内含有第二导电金属柱203。其第二封装衬底的下表面210含有一凹坑212，凹坑212的容积包容位于第一封装衬底上表面120的第一半导体芯片124；第二半导体芯片224以倒装焊方式(Flip-Chip)方式通过第四电互连元件223固定在第二封装衬底上表面220，通过第二重新布线层221与第二导电金属柱203实现电连接。电互连元件的材质优选为铜锡、金锡、银锡或铅锡。本实施例中的第四电互连元件223可为微焊球、焊盘、焊球、微凸点或焊垫。
第一封装衬底的上表面120与第二封装衬底的下表面210相连接，第一封装衬底100与第二封装衬底200之间通过第一电互连元件122(微焊球)接合，第一导电金属柱103、第二导电金属柱203与第一电互连元件122实现电连接。第二封装衬底200的第二金属导电柱203可以通过位于其上方的第三电互连元件222(结合图12-15所示)可以实现与其上方的封装衬底电连接。第三电互连元件222、第四电互连元件223的材质优选为铜锡、金锡、银锡或铅锡。本实施例中第三电互连元件222、第四电互连元件223可为微焊球、焊盘、焊球、微凸点或焊垫。
如上的，该封装衬底可以为多层，其之间的连接关系与第一封装衬底100与第二封装衬底200之间的连接关系相同，依次层叠，每层封装衬底上装载的半导体芯片可以是一片也可以是多片。半导体芯片位于相邻两层封装衬底之间的凹坑可以位于上层封装衬底的底部也可以位于本层封装衬底的上表面。结合加工工艺等多方面综合的考虑，优选将凹坑设置于半导体芯片上层的封装衬底的下表面。
第一导电金属柱103、第二导电金属柱203与所在层的衬底的接触面之间分别设置有第一通孔侧壁绝缘层102及第二通孔侧壁绝缘层103，第一导电金属柱103、第二导电金属柱203的材质优选为铜、钨或重掺杂多晶硅。
硅穿通技术(Through Silicon Via)是一种新兴的互连技术，它可以提供较小的互连长度、更小的互连节距等受到业界的重视。基于硅穿通技术，设计新型的POP结构成为POP封装体叠层技术小型化的一个重要途径。
实施例2
本实施例提供了一种叠层封装结构，如图2所示，包括第一封装衬底100以及第二封装衬底200。第一封装衬底100、第二封装衬底200是单晶硅或玻璃衬底，第二封装衬底200置于第一封装衬底100之上，之间存在电连接。
第一封装衬底100含有垂直贯穿衬底的第一通孔101，第一通孔101内含有第一导电金属柱103。第一封装衬底的下表面110含有焊球300，焊球300与第一导电金属柱103电连接。第一半导体芯片124以金丝压焊方式(Wire-bonding)固定在第一封装衬底的上表面120，通过第一重新布线层121与第一导电金属柱103实现电连接。
第二封装衬底200含有垂直贯穿该第二封装衬底200的第二通孔，第二通孔内含有第二导电金属柱203。第二封装衬底的下表面210含有一凹坑212，凹坑212的容积包容第一封装衬底的上表面120的第一半导体芯片124；第二半导体芯片224以金丝压焊方式(Wire-bonding)固定在第二封装衬底的上表面220，通过第二重新布线层221与第二导电金属柱203实现电连接。
第一封装衬底的上表面120与第二封装衬底的下表面210相连接，第一封装衬底100与第二封装衬底200之间通过第一电互连元件122(微焊球)接合，第一导电金属柱103、第二导电金属柱203与第一电互连元件122实现电连接。
实施例3
本实施例提供了一种封装叠层结构的制造方法，具体如下：
步骤一、提供硅晶圆作为第一封装衬底100，依次在其上制作垂直贯穿第一封装衬底100的第一通孔101，在第一通孔101内制作第一绝缘层102，制作第一导电金属柱103，在第一封装衬底的上表面120制作第一重新布线层121、第一电互连元件122、第二电互连元件123。具体如下：光刻，制作第一通孔101的光刻胶掩膜；采用深度反应离子刻蚀硅第一封装衬底100直至穿通，形成第一通孔101，如图3所示。氧化第一封装衬底100(本实施例中选用硅晶圆)，第一通孔101内形成第一通孔侧壁绝缘层102。侧壁绝缘层亦可采用等离子体增强化学气相沉积等其他方法制作。提供一辅助晶圆(图中未示出)，制作铜种子层；粘和辅助晶圆和第一封装衬底100(硅晶圆)，自底向上填充铜，剥离辅助晶圆，形成第一导电金属柱103，如图4所示。
在第一封装衬底100下表面120制作重新布线层121，首先在第一封装衬底的下表面120沉积二氧化硅层，图形化二氧化硅层，形成第一导电金属柱103互连用的开口。沉积铜金属层，图形化铜金属层，制作互连结构。沉积二氧化硅层，图形化，形成电互连窗口。重新布线层绝缘层材料亦可采用BCB、PI等有机材料。制作第一电互连元件122和提供第一封装衬底100与待装载第一半导体芯片124电连接的第二电互连元件123。第一半导体芯片124与第一封装衬底100可以采用倒装焊方法电连接，其第一电互连元件122和第二电互连元件123的制作方法如下：沉积下金属层(UBM)、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，去除光刻胶、多余的种子层、下金属层，形成第一电互连元件122和第二电互连元件123，如图5所示。第一半导体芯片124与第一封装衬底100亦可采用金丝压焊方法实现电连接，则第一电互连元件122、第二电互连元件123制作方法如下：沉积金属层，图形化，在重新布线层制作压焊焊盘123(即第二电互连元件123)。沉积下金属层(UBM)、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，去除光刻胶、多余的种子层、下金属层，形成第一电互连元件122和第二电互连元件123，如图6所示。
本步骤中，制作硅穿通互连亦可以采用其他半导体工艺实现。硅通孔填充可以采用多晶硅、钨填充等。
步骤二、装配第一半导体芯片124于第一封装衬底的上表面120，与第一导电金属柱103电连接。具体如下：提供第一半导体芯片124，表面完成焊盘的制作。逐个倒装焊接第一半导体芯片124至第一封装衬底的上表面120，下填充有机聚合物，如图7所示。亦可以采用金丝压焊方式装载第一半导体芯片124，如图8。
步骤三、提供第二封装衬底200，可由硅晶圆或玻璃晶圆制成，在其上制作垂直贯穿第二封装衬底200的第二通孔、第二通孔侧壁绝缘层202、第二导电金属柱203；在第二封装衬底的上表面220制作第二重新布线层221；在第二封装衬底的下表面210制作与第一封装衬底100上的第一电互连元件122结合的焊盘211，在第二封装衬底的下表面210制作凹坑212；在第二封装衬底的上表面220的第二重新布线层221之上制作第三电互连元件222、第四电互连元件223。具体如下：光刻，制作第二通孔的光刻胶掩膜；采用深度反应离子刻蚀硅衬底直至穿通，形成第二通孔。氧化第二封装衬底200即本实施例中所选用的硅晶圆，第二通孔内形成第二通孔侧壁绝缘层202。第二通孔侧壁绝缘层202亦可采用等离子体增强化学气相沉积等其他方法制作。提供一辅助晶圆，制作铜种子层；粘和辅助晶圆和第二封装衬底200即硅晶圆，自底向上填充铜，剥离辅助晶圆，形成第二导电金属柱203，如图9所示。在第二封装衬底的上表面220制作第二重新布线层221，首先在第二封装衬底的上表面220沉积二氧化硅层，图形化二氧化硅层，形成第一导电金属柱互连用的开口。沉积铜金属层，图形化铜金属层，制作互连结构。沉积二氧化硅层，图形化，形成电互连窗口，如图10所示。重新布线层绝缘层材料亦可采用BCB、PI等有机材料。制作第三电互连元件222和提供第二封装衬底200与待装载第二半导体芯片224电连接的第四电互连元件223。在第二封装衬底的下表面210制作与第一封装衬底200的第一电互连元件122结合的焊盘211，具体如下：光刻，形成焊盘图形，沉积金属层，剥离，形成焊盘。在第二封装衬底的下表面210制作凹坑212：光刻，制作刻蚀掩膜，反应离子刻蚀氧化层、深度反应离子刻蚀硅衬底，去除光刻胶，形成凹：212，如图11所示。第二半导体芯片224与第二封装衬底200可以采用倒装焊方法实现电连接，其第三、第四电互连元件制作方法如下：沉积下金属层(UBM)、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，去除光刻胶和多余的种子层阻挡层形成第三电互连元件222和第四电互连元件223，如图12所示。第二半导体芯片224与第二封装衬底200亦可采用金丝压焊方法实现电连接，则第三、第四电互连元件制作方法如下：沉积金属层，图形化，在重新布线层制作压焊焊盘223(即第四电互连元件223)；沉积下金属层(UBM)、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，去除光刻胶和多余的种子层阻挡层，形成第三电互连元件222，如图13所示。
步骤四、装配第二半导体芯片224于第二封装衬底的上表面220。具体如下：提供第二半导体芯片224，表面完成焊盘的制作，减薄。逐个倒装焊接第二半导体芯片224至第二封装衬底的上表面220，下填充有机聚合物，如图14所示。亦可以采用金丝压焊方式装载第二半导体芯片224，如图15。
步骤五、第一封装衬底100与第二封装衬底200键合，凹坑212包容第一半导体芯片124。在第一封装衬底的下表面110制作焊球300，切割分离封装结构，如图1或2所示。
由以上实施例可以看出，本发明实施例提供一种叠层封装结构，叠层封装结构包括多个层叠的封装衬底及每层封装衬底上装载的至少一个半导体芯片；半导体芯片与其所在层的封装衬底之间为电连接；每层封装衬底上设有至少一个通孔，通孔中有导电金属柱，相邻层的封装衬底上位置相对应的导电金属柱之间通过电互连元件连接；相邻的两层封装衬底之间具有与其间的半导体芯片相匹配的凹坑。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (13)

1.一种叠层封装结构，其特征在于，所述叠层封装结构包括多个层叠的封装衬底及每层封装衬底上装载的至少一个半导体芯片；所述半导体芯片与其所在层的封装衬底之间为电连接；
所述每层封装衬底上设有至少一个通孔，所述通孔中有导电金属柱，所述相邻层的封装衬底上位置相对应的导电金属柱之间通过电互连元件连接；
所述相邻的两层封装衬底之间具有与其间的半导体芯片相匹配的凹坑。
2.如权利要求1所述的叠层封装结构，其特征在于，所述凹坑位于所述半导体芯片的上层封装衬底的下表面。
3.如权利要求1所述的叠层封装结构，其特征在于，所述封装衬底的上表面设置有至少一层重新布线层，所述重新布线层与所述导电金属柱电连接，所述半导体芯片通过电互连元件或金丝压焊与所述重新布线层连接。
4.如权利要求1所述的叠层封装结构，其特征在于，所述封装衬底为单晶硅或玻璃衬底。
5.如权利要求1所述的叠层封装结构，其特征在于，所述导电金属柱与所述衬底的接触面之间设置有绝缘层，所述导电金属柱为铜、钨或重掺杂多晶硅。
6.如权利要求1所述的叠层封装结构，其特征在于，所述电互连元件的材质为铜锡、金锡、银锡或铅锡。
7.如权利要求1所述的叠层封装结构，其特征在于，所述半导体芯片为电子电路芯片、微机电子系统芯片或光电子芯片。
8.如权利要求1至7中任一项所述的叠层封装结构，其特征在于，所述电互连元件为微焊球、焊盘、焊球、微凸点或焊垫。
9.一种如权利要求1至8中任一项所述的叠层封装结构的制造方法，其特征在于，包括步骤：
S1：对衬底贯穿通孔，并在所述通孔内制作导电金属柱；
S2：在所述衬底的上表面制作重新布线层及电互连元件；
S3：将芯片装配于所述衬底的上表面，并与所述电互连元件连接；
S4：对将位于上层的衬底其下表面制作与其下层衬底上装载的半导体芯片相匹配的凹坑；
S5：将各层衬底通过各自之间位置相对应的导电金属柱经电互连元件电连接，在最底层的衬底的下表面制作焊球，切割分离封装结构。
10.如权利要求9所述的叠层封装结构的制造方法，其特征在于，所述步骤S1具体包括：
光刻，制作通孔的光刻胶掩膜；采用深度反应离子刻蚀硅衬底直至穿通；
氧化衬底或离子体增强化学气相沉积使通孔内形成侧壁绝缘层；通过辅助晶圆，制作铜种子层；
粘和辅助晶圆和衬底，自底向上填充铜，剥离辅助晶圆，形成导电金属柱。
11.如权利要求9所述的叠层封装结构的制造方法，其特征在于，
所述步骤S2中重新布线层的制作具体包括：在衬底的上表面沉积二氧化硅层，图形化二氧化硅层，形成与所述导电金属柱互连用的开口；沉积铜金属层，图形化铜金属层，制作互连结构；沉积二氧化硅层，图形化，形成电互连窗口；
所述步骤S2中电互连元件的制作具体包括：沉积下金属层、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，再去除光刻胶、多余的种子层及下金属层形成所述电互连元件；或者，沉积金属层，图形化，在所述重新布线层上制作压焊焊盘，所述压焊焊盘用于通过金丝压焊与所述半导体芯片电连接；再沉积下金属层、电镀种子层，光刻，制作电镀掩膜，电镀银锡微焊球，再去除光刻胶、多余的种子层、下金属层，形成所述电互连元件。
12.如权利要求9所述的叠层封装结构的制造方法，其特征在于，所述步骤S3中将半导体芯片装配于所述衬底的上表面之后还包括有机聚合物下填充的步骤。
13.如权利要求9所述的叠层封装结构的制造方法，其特征在于，所述步骤S4具体包括：光刻，制作刻蚀掩膜，反应离子刻蚀氧化层、深度反应离子刻蚀硅衬底，去除光刻胶，形成凹坑。
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