JP2001077298A - マルチチップパッケージ - Google Patents
マルチチップパッケージInfo
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- JP2001077298A JP2001077298A JP25435599A JP25435599A JP2001077298A JP 2001077298 A JP2001077298 A JP 2001077298A JP 25435599 A JP25435599 A JP 25435599A JP 25435599 A JP25435599 A JP 25435599A JP 2001077298 A JP2001077298 A JP 2001077298A
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- chip
- intermediate wiring
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Abstract
(57)【要約】
【課題】中間配線基板の片面化に適したマルチチップパ
ッケージを提供する。 【解決手段】第１の半導体チップ（１０）と、第２の半
導体チップ（１２）とを、該第１の半導体チップ（１
０）のパッド形成面上に配設された中間配線基板（１
４）の露呈面を介して接続する。
ッケージを提供する。 【解決手段】第１の半導体チップ（１０）と、第２の半
導体チップ（１２）とを、該第１の半導体チップ（１
０）のパッド形成面上に配設された中間配線基板（１
４）の露呈面を介して接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチチップパッ
ケージに関し、特に、中間配線基板の片面化に適したマ
ルチチップパッケージに関する。
ケージに関し、特に、中間配線基板の片面化に適したマ
ルチチップパッケージに関する。
【０００２】
【従来の技術】１つのパッケージ内に複数の半導体チッ
プ（例えば、ロジックとメモリ）を備えたマルチチップ
パッケージが知られている。これら複数の半導体チップ
は、通常、積層配置され、パッケージの薄型化が図られ
る。
プ（例えば、ロジックとメモリ）を備えたマルチチップ
パッケージが知られている。これら複数の半導体チップ
は、通常、積層配置され、パッケージの薄型化が図られ
る。
【０００３】さらに、コストの低減を図るため、上記各
半導体チップには、汎用サイズのものが使用される。汎
用サイズのロジックとメモリは、通常チップサイズが異
なるため、この両者が組み込まれる場合は、該各チップ
の配線に中間配線基板を利用することが望ましい。
半導体チップには、汎用サイズのものが使用される。汎
用サイズのロジックとメモリは、通常チップサイズが異
なるため、この両者が組み込まれる場合は、該各チップ
の配線に中間配線基板を利用することが望ましい。
【０００４】従来この種の中間配線基板には、セラミッ
クの両面多層基板が用いられ、該多層基板の表裏面に
は、それぞれ配線パターンが形成される。該表裏面の配
線パターンには、それぞれ別のチップが搭載され、該各
チップは、その搭載された配線パターンに接続される。
クの両面多層基板が用いられ、該多層基板の表裏面に
は、それぞれ配線パターンが形成される。該表裏面の配
線パターンには、それぞれ別のチップが搭載され、該各
チップは、その搭載された配線パターンに接続される。
【０００５】しかし、両面多層基板は製造コストが高
く、また、セラミック基板は厚いため、パッケージのコ
スト低減および薄型化を進展させるためには、さらなる
改善が望まれる。
く、また、セラミック基板は厚いため、パッケージのコ
スト低減および薄型化を進展させるためには、さらなる
改善が望まれる。
【０００６】
【発明が解決しようとする課題】本発明は、中間配線基
板の片面化に適したマルチチップパッケージを提供する
ことを課題とする。
板の片面化に適したマルチチップパッケージを提供する
ことを課題とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、第１および第２の半導体チップが該第
１の半導体チップのパッド形成面上に配設された中間配
線基板の露呈面を介して接続される。
め、本発明では、第１および第２の半導体チップが該第
１の半導体チップのパッド形成面上に配設された中間配
線基板の露呈面を介して接続される。
【０００８】上記構成により、第１の半導体チップと第
２の半導体チップの接続パターンを中間配線基板の露呈
面に集中させることができるため、片面基板の使用が可
能になる。
２の半導体チップの接続パターンを中間配線基板の露呈
面に集中させることができるため、片面基板の使用が可
能になる。
【０００９】
【発明の実施の形態】図１は、本発明の第１の形態の構
成を示す断面図である。以下、同図に基いて該第１の形
態の構成を説明する。
成を示す断面図である。以下、同図に基いて該第１の形
態の構成を説明する。
【００１０】第１の半導体チップ１０は、リードフレー
ム２０のダイパッド上に載置され、チップ積層構造の土
台となる。土台という観点からすれば、第１の半導体チ
ップ１０は、プロセッサ等の比較的大きなチップである
ことが好ましい。この第１の半導体チップ１０は、ワイ
ヤー２２によってインナーリードに接続される。
ム２０のダイパッド上に載置され、チップ積層構造の土
台となる。土台という観点からすれば、第１の半導体チ
ップ１０は、プロセッサ等の比較的大きなチップである
ことが好ましい。この第１の半導体チップ１０は、ワイ
ヤー２２によってインナーリードに接続される。
【００１１】ダイパッドは、同図に示すように、インナ
ーリードよりも下方に形成し該チップの厚さを吸収させ
て、パッケージ１８の薄型化を図ることが好ましい。
ーリードよりも下方に形成し該チップの厚さを吸収させ
て、パッケージ１８の薄型化を図ることが好ましい。
【００１２】中間配線基板１４は、第１の半導体チップ
１０のパッド形成面上に載置され、その上面に配線パタ
ーン１６を備える。この中間配線基板１４は、テープ基
板で構成することが好ましい。これは、テープ基板が従
来のセラミック基板よりも安価で薄く形成できるためで
ある。また、テープ基板を用いれば、配線設計の自由度
が向上するという利点もある。
１０のパッド形成面上に載置され、その上面に配線パタ
ーン１６を備える。この中間配線基板１４は、テープ基
板で構成することが好ましい。これは、テープ基板が従
来のセラミック基板よりも安価で薄く形成できるためで
ある。また、テープ基板を用いれば、配線設計の自由度
が向上するという利点もある。
【００１３】第２の半導体チップ１２は、上記配線パタ
ーン１６上に載置され、ワイヤー２２によって該配線パ
ターン１６に接続される。この第２の半導体チップ１２
は、メモリ等の比較的小さなチップであることが好まし
い。
ーン１６上に載置され、ワイヤー２２によって該配線パ
ターン１６に接続される。この第２の半導体チップ１２
は、メモリ等の比較的小さなチップであることが好まし
い。
【００１４】同図を参照すれば明らかであるように、上
記各構成要素の大きさには、「第２の半導体チップ１２
＜中間配線基板１４＜第１の半導体チップ１０」の関係
がある。この関係により、配線パターン１６および第１
の半導体チップ１０の上面が部分的に露呈することにな
る。各要素を接続するワイヤー２２は、この露呈面にボ
ンディングされる。
記各構成要素の大きさには、「第２の半導体チップ１２
＜中間配線基板１４＜第１の半導体チップ１０」の関係
がある。この関係により、配線パターン１６および第１
の半導体チップ１０の上面が部分的に露呈することにな
る。各要素を接続するワイヤー２２は、この露呈面にボ
ンディングされる。
【００１５】上記構造では、第２の半導体チップ１２が
中間配線基板１４を介して、一旦第１の半導体チップ１
０に接続され、該第１の半導体チップ１０の露呈面とイ
ンナーリードとがワイヤー２２によって接続される。即
ち、第２の半導体チップ１２の配線は、一旦、第１の半
導体チップ１０のパッド形成面上に集中し、ここからイ
ンナーリードへと導かれる。
中間配線基板１４を介して、一旦第１の半導体チップ１
０に接続され、該第１の半導体チップ１０の露呈面とイ
ンナーリードとがワイヤー２２によって接続される。即
ち、第２の半導体チップ１２の配線は、一旦、第１の半
導体チップ１０のパッド形成面上に集中し、ここからイ
ンナーリードへと導かれる。
【００１６】このような配線構造は、第２の半導体チッ
プ１２が第１の半導体チップ１０の専用チップ（例え
ば、プロセッサ用のメモリ）である場合に有用である。
このような場合には、第２の半導体チップ１２からの配
線を第１の半導体チップ１０の入力端子にのみ接続すれ
ばよいので、第２の半導体チップ１２の配線をインナー
リードに中継するためのワイヤーは不要である。
プ１２が第１の半導体チップ１０の専用チップ（例え
ば、プロセッサ用のメモリ）である場合に有用である。
このような場合には、第２の半導体チップ１２からの配
線を第１の半導体チップ１０の入力端子にのみ接続すれ
ばよいので、第２の半導体チップ１２の配線をインナー
リードに中継するためのワイヤーは不要である。
【００１７】このように、本発明の第１の形態によれ
ば、中間配線基板１４の配線パターン１６は、少なくと
も第２の半導体チップ１２が載置される側にのみ設けれ
ばよいため、中間配線基板１４を片面基板で構成するこ
とが可能になる。その結果、両面多層基板を用いた場合
に比べて、パッケージの薄型化および製造コストの低減
が期待できる。
ば、中間配線基板１４の配線パターン１６は、少なくと
も第２の半導体チップ１２が載置される側にのみ設けれ
ばよいため、中間配線基板１４を片面基板で構成するこ
とが可能になる。その結果、両面多層基板を用いた場合
に比べて、パッケージの薄型化および製造コストの低減
が期待できる。
【００１８】図２は、本発明の第２の形態の構成を示す
断面図である。同図に示すように、インナーリードへの
ワイヤー接続は、中間配線基板１４の配線パターン１６
から行ってもよい。この構造は、第２の半導体チップ１
２の配線をインナーリードに直接導きたい場合に有用で
ある。
断面図である。同図に示すように、インナーリードへの
ワイヤー接続は、中間配線基板１４の配線パターン１６
から行ってもよい。この構造は、第２の半導体チップ１
２の配線をインナーリードに直接導きたい場合に有用で
ある。
【００１９】図３は、本発明の第３の形態の構成を示す
断面図である。同図に示すように、中間配線基板は、テ
ープ基板２４を２層重ねて形成してもよい。この場合、
各層間の接続は、ビアホール２６を介して行う。この場
合、テープ基板２４と第１の半導体チップ１０の接続
は、配線パターン１６の露呈部分を利用して行う。
断面図である。同図に示すように、中間配線基板は、テ
ープ基板２４を２層重ねて形成してもよい。この場合、
各層間の接続は、ビアホール２６を介して行う。この場
合、テープ基板２４と第１の半導体チップ１０の接続
は、配線パターン１６の露呈部分を利用して行う。
【００２０】図４は、本発明の第４の形態の構成を示す
断面図である。同図に示すように、複数のテープ基板２
４を階段状に積層し、各テープ基板２４の露呈面からワ
イヤーを引き出すことも可能である。
断面図である。同図に示すように、複数のテープ基板２
４を階段状に積層し、各テープ基板２４の露呈面からワ
イヤーを引き出すことも可能である。
【００２１】図５は、本発明の第５の形態の構成を示す
断面図である。同図に示すように、テープ基板２４は、
両面に配線パターンを形成したものを用いてもよい。
断面図である。同図に示すように、テープ基板２４は、
両面に配線パターンを形成したものを用いてもよい。
【図１】本発明の第１の形態の構成を示す断面図であ
る。
る。
【図２】本発明の第２の形態の構成を示す断面図であ
る。
る。
【図３】本発明の第３の形態の構成を示す断面図であ
る。
る。
【図４】本発明の第４の形態の構成を示す断面図であ
る。
る。
【図５】本発明の第５の形態の構成を示す断面図であ
る。
る。
１０…第１の半導体チップ、１２…第２の半導体チッ
プ、１４…中間配線基板、１６…配線パターン、１８…
パッケージ、２０…リードフレーム、２２…ワイヤー、
２４…テープ基板、２６…ビアホール
プ、１４…中間配線基板、１６…配線パターン、１８…
パッケージ、２０…リードフレーム、２２…ワイヤー、
２４…テープ基板、２６…ビアホール
Claims (3)
- 【請求項１】 第１および第２の半導体チップの少なく
とも一方がリードフレームに接続されたマルチチップパ
ッケージにおいて、 前記第１および第２の半導体チップは、該第１の半導体
チップのパッド形成面上に配設された中間配線基板の露
呈面を介して接続されることを特徴とするマルチチップ
パッケージ。 - 【請求項２】 前記中間配線基板の露呈面と、前記第１
および第２の半導体チップのパッド形成面とは、ワイヤ
ーにより接続されることを特徴とする請求項１記載のマ
ルチチップパッケージ。 - 【請求項３】 前記中間配線基板は、片面基板で構成さ
れることを特徴とする請求項１または２記載のマルチチ
ップパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435599A JP2001077298A (ja) | 1999-09-08 | 1999-09-08 | マルチチップパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25435599A JP2001077298A (ja) | 1999-09-08 | 1999-09-08 | マルチチップパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077298A true JP2001077298A (ja) | 2001-03-23 |
Family
ID=17263850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25435599A Pending JP2001077298A (ja) | 1999-09-08 | 1999-09-08 | マルチチップパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077298A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261234A (ja) * | 2001-03-05 | 2002-09-13 | Oki Electric Ind Co Ltd | 再配置用シート、半導体装置およびその製造方法 |
| US6812575B2 (en) | 2000-08-29 | 2004-11-02 | Nec Corporation | Semiconductor device |
| CN1296998C (zh) * | 2002-06-27 | 2007-01-24 | 富士通株式会社 | 半导体器件、半导体封装以及用于测试半导体器件的方法 |
| JP2008016810A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | スタックパッケージ |
| JP2008091396A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体モジュールおよび半導体装置 |
| JP2008147226A (ja) * | 2006-12-06 | 2008-06-26 | Toppan Printing Co Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-09-08 JP JP25435599A patent/JP2001077298A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812575B2 (en) | 2000-08-29 | 2004-11-02 | Nec Corporation | Semiconductor device |
| JP2002261234A (ja) * | 2001-03-05 | 2002-09-13 | Oki Electric Ind Co Ltd | 再配置用シート、半導体装置およびその製造方法 |
| CN1296998C (zh) * | 2002-06-27 | 2007-01-24 | 富士通株式会社 | 半导体器件、半导体封装以及用于测试半导体器件的方法 |
| JP2008016810A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | スタックパッケージ |
| JP2008091396A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体モジュールおよび半導体装置 |
| JP2008147226A (ja) * | 2006-12-06 | 2008-06-26 | Toppan Printing Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041215 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050517 |