KR20150120570A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 기술의 반도체 패키지는, 인터포저; 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 제1 반도체 칩 주변에 배치된 제2 반도체 칩; 및 인터포저의 제2 면에 배치된 열팽창 보강 패턴을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and the method for manufacturing of the same}
본 출원은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일 제품의 수요가 증가됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법가운데 하나로 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 이 경우 패키징하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있는 이점이 있다.
멀티 칩 패키지를 구성하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자 제품의 특징으로 인하여, 복수 개의 반도체 칩들을 수직 방향으로 쌓는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 스택형 멀티 칩 패키지는 수직 방향으로 반도체 칩들을 적층할 수 있어 한정된 공간에서 밀집도를 높일 수 있는 이점이 있다. 이러한 스택 패키지의 한 예로, 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극을 채용한 패키지는, 각 칩을 관통하는 관통 전극을 형성하여 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
최근 모바일 기기, 가전제품 등 반도체 소자의 적용 영역이 확대됨에 따라, 같은 종류 또는 서로 다른 종류의 반도체 소자를 수직으로 적층하고, 관통 전극을 통해 적층된 반도체 소자들을 연결하여 하나의 패키지로 만드는 시스템 인 패키지(SIP: System In Package)가 주목받고 있다. 이러한 시스템 인 패키지는 기존의 단일칩 패키지와 달리 수직 방향으로 칩을 쌓게 되므로, 동종 칩을 적층시 저장밀도를 높일 수 있고, 이종 칩들을 배치하여 복합 기능의 패키지를 제조할 수 있다.
본 출원은 시스템 인 패키지 제조시 적층되는 칩들 사이의 열팽창 계수 차이에 의해 유발되는 와피지(warpage) 특성을 개선할 수 있는 반도체 패키지 및 그 제조 방법을 제공한다.
본 출원의 일 관점에 따른 반도체 패키지는, 인터포저; 상기 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩 주변에 배치된 제2 반도체 칩; 및 상기 인터포저의 제2 면에 배치된 열팽창 보강 패턴을 포함한다.
본 출원에 있어서, 상기 인터포저를 관통하는 관통 전극을 더 포함한다.
상기 인터포저의 제2 면 표면으로부터 소정 깊이를 가지는 트렌치를 더 포함하고, 상기 열팽창 보강 패턴은 상기 트렌치를 채우게 형성된다.
상기 트렌치는 상기 관통 전극의 외측벽으로부터 소정 거리만큼 이격하여 형성된다.
상기 인터포저는, 상기 인터포저를 관통하는 관통 전극을 더 포함하되, 상기 관통 전극의 외측벽을 소정 높이만큼 노출시키게 리세스된 제2 면을 포함하여 형성된다.
상기 열팽창 보강 패턴은 상기 인터포저의 리세스된 제2면의 전면에 형성된다.
상기 열팽창 보강 패턴은 상기 외측벽이 소정 높이만큼 노출된 관통 전극들 사이의 갭을 채우게 형성된다.
상기 열팽창 보강 패턴은 열팽창 계수가 5ppm/℃ 이상인 물질을 포함한다.
상기 열팽창 보강 패턴은 비씨비(BCB : Benzocyclobutene) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 형성된다.
상기 제1 반도체 칩은 로직 소자 등을 포함하는 시스템 온 칩(SoC)을 포함하고, 상기 제2 반도체 칩은 메모리 반도체 칩을 포함한다.
상기 반도체 패키지는 상기 제1 반도체 칩 하부에 배치되어 상기 인터포저와 연결되는 복수 개의 제1 연결전극; 상기 제2 반도체 칩 하부에 배치되어 상기 인터포저와 연결되는 복수 개의 제2 연결전극; 및 상기 제1 연결전극들 또는 제2 연결전극들 사이에 개재된 절연층을 더 포함한다.
상기 인터포저와 상기 제1 반도체 칩 및 제2 반도체 칩 사이에 도전 물질로 구성된 회로 배선 패턴이 내부에 배치된 패시베이션층을 더 포함한다.
상기 패시베이션층과 상기 제1 반도체 칩 및 제2 반도체 칩 사이에 배치된 절연층을 더 포함한다.
상기 패시베이션층은 질화물 또는 산화물 등의 절연 물질로 구성된다.
본 출원의 다른 예에 따른 반도체 패키지는, 제1 면 및 상기 제1 면과 반대면인 제2 면이 구비된 인터포저 바디; 상기 인터포저 바디의 제1 면 상부에 배치된 반도체 칩; 상기 인터포저 바디와 상기 반도체 칩 사이에 배치된 절연층; 및 상기 인터포저 바디의 제2 면에 배치된 열팽창 보강 패턴을 포함한다.
본 출원의 일 예에 따른 반도체 패키지의 제조방법은, 제1 면 및 제2 면이 구비된 인터포저 바디를 준비하는 단계; 상기 인터포저 바디의 제2 면에 열팽창 보강 패턴을 형성하는 단계; 및 상기 인터포저 바디의 제1 면 상부에 제1 반도체 칩 및 제2 반도체 칩을 실장하는 단계를 포함한다.
본 기술에 따르면, 시스템 인 패키지 제조시 적층되는 칩들 사이의 열팽창 계수 차이를 보완하는 열팽창 보강 패턴을 도입하여 웨이퍼 또는 칩들이 휘어지는 와피지가 발생하는 것을 방지할 수 있다.
도 1은 본 출원의 일 예에 따른 반도체 패키지를 나타내보인 도면이다.
도 2는 본 출원의 다른 예에 따른 반도체 패키지를 나타내보인 도면이다.
도 3 내지 도 9는 본 출원의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 10 내지 도 14는 본 출원의 다른 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 예에 따른 반도체 패키지를 나타내보인 도면이다.
도 1을 참조하면, 본 출원의 일 예에 따른 반도체 패키지는 제1 면(10a) 및 열팽창 보강 패턴(17)이 배치된 제2 면(10b)을 포함하는 인터포저 바디(interposer body, 10) 및 인터포저 바디(10)의 제1 면(10a)의 상부에 배치된 패시베이션층(11)을 포함하는 인터포저(12)와, 인터포저 바디(10)를 관통하는 관통 전극(15)과, 패시베이션층(11) 상부에 배치된 제1 반도체 칩(20) 및 제2 반도체 칩(22, 24)들을 포함한다.
인터포저 바디(10)는 실리콘(Si)을 포함하는 반도체 물질로 구성되거나 유리(Glass) 또는 실리콘 산화물(SiO2)을 포함하는 절연 물질로 구성될 수 있다. 관통 전극(15)은 인터포저 바디(10)의 제1 면(10a)으로부터 제2 면(10b)까지 관통하는 관통 홀(13)이 관통 금속(14)으로 채워진 형상으로 구성될 수 있다. 관통 금속(14)은 일 예에서, 구리(Cu)를 포함할 수 있다. 이 때, 관통 전극(15)과 인터포저 바디(10) 사이의 계면에는 실리콘 산화물층과 같은 절연층(미도시함)이 배치되어 관통 전극(15)과 인터포저 바디(10) 사이의 단락 또는 누전을 방지할 수 있다.
인터포저 바디(10)의 제1 면(10a) 상에는 절연 물질로 이루어진 패시베이션층(11)이 배치된다. 패시베이션층(11)은 질화물 또는 산화물 등의 절연 물질로 구성될 수 있다. 패시베이션층(11) 내부에는 도전 물질로 구성된 회로 배선 패턴(미도시함)이 구비될 수 있다.
패시베이션층(11)을 포함하는 인터포저(12) 상부에는 제1 반도체 칩(20) 및 제2 반도체 칩(22, 24)들이 실장된다. 제1 반도체 칩(20)은 단일 칩으로 인터포저(12) 상에 실장되며, 인터포저(12)의 중심 부분에 배치될 수 있다. 일 예에서, 제1 반도체 칩(20)은 로직 소자 등을 포함하는 시스템 온 칩(SoC: System on chip)으로 구성될 수 있다. 제2 반도체 칩(22, 24)들은 고집적화 및 고용량화가 요구되는 반도체 칩, 예컨대, 메모리 반도체 칩들이 2개 이상 적층된 구조로 구비될 수 있다.
제1 반도체 칩(20)은 제1 연결전극(26)을 통해 인터포저(12)와 전기적으로 연결되고, 제2 반도체 칩(22, 24)들은 제2 연결전극(28, 29)들을 통해 인터포저(12)와 전기적으로 연결된다. 이 때, 인접하는 제1 연결전극(26) 사이에는 제1 절연층이 배치되고, 제2 연결전극(28, 29)들 사이에는 제2 절연층(23, 27)들이 배치된다. 제1 절연층(21) 또는 제2 절연층(23, 27)은 레진을 포함하는 언더필(underfill)층으로 구성될 수 있다. 또한, 인터포저 바디(10)와 제1 반도체 칩(20) 및 제2 반도체 칩(22, 24)들 사이에는 도전 물질로 구성된 회로 배선 패턴(미도시함)이 내부에 구비된 패시베이션층(11)이 배치되어 있다. 패시베이션층(11) 내부의 회로 배선 패턴에 의해 제1 반도체 칩(20) 및 제2 반도체 칩(22, 24)들이 인터포저(12)의 관통 전극(15)과 전기적으로 연결될 수 있다. 여기서 관통 전극(15)의 일 단부 표면은 인터포저 바디(10)의 제1 면(10a)에서 노출되어 패시베이션층(11)과 연결된다. 관통 전극(15)의 타 단부 표면은 인터포저 바디(10)의 제2 면(10b)에서 노출되어 솔더 볼 또는 솔더 범프 등과 같은 외부 접속 단자(18)와 연결된다.
인터포저 바디(10)의 제2면(10b)에는 열팽창 보강 패턴(17)이 배치된다. 일 예에서, 인터포저 바디(10)의 제2면(10b)에 트렌치(16)가 배치되고, 열팽창 보강 패턴(17)이 트렌치(16)를 채우는 형상으로 구성될 수 있다. 여기서 트렌치(16)는 관통 전극(15) 사이의 인터포저 바디(10)의 제2면(10b)에 표면으로부터 소정 깊이를 가지게 형성되고, 관통 전극(15)의 외측으로부터 소정 거리(w)만큼 이격한 위치에 배치된다. 열팽창 보강 패턴(17)은 높은 열팽창 계수(CTE: Coefficient of Thermal Expansion)를 가지는 물질, 예를 들어, 열팽창 계수가 5ppm/℃ 이상인 물질을 포함하여 구성될 수 있다. 구체적으로, 열팽창 보강 패턴(17)은 비씨비(BCB : Benzocyclobutene) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다.
인터포저(12) 상에는 제1 반도체 칩(20) 및 제2 반도체 칩(22, 24)들이 배치되고, 인터포저 바디(10)와 제1, 제2 반도체 칩(20, 22, 24)들 사이에 패시베이션층(11), 제1 절연층(21) 또는 제2 절연층(23, 27) 등이 배치된다. 여기서, 인터포저 바디(10)와 패시베이션층(11), 제1 절연층(21) 또는 제2 절연층(23, 27)등은 열팽창 계수(CTE)가 각각 상이한 물질로 구성된다. 패시베이션층(11)이나 제1 절연층(21) 또는 제2 절연층(23, 27)보다 인터포저 바디(10)의 열팽창 계수가 작기 때문에, 인터포저(12)가 냉각되면 인터포저 바디(10)의 제1 면(10a) 부분이 상대적으로 더 많이 수축되어 인터포저 바디(10)의 제1 면(10a) 방향으로 휘는 힘이 작용한다. 반대로, 인터포저(12)가 가열되면 인터포저 바디(10)의 제1 면(10a) 부분이 상대적으로 더 많이 팽창하므로 인터포저 바디(10)의 제2 면(10b) 방향으로 휘는 힘이 작용한다. 그러나, 일 실시예에 따라 열 팽창 보강 패턴(17)이 도입된 반도체 패키지에서는 인터포저(12)의 온도가 변화하는 경우에도, 인터포저 바디(10)의 제2면(10b)의 트렌치(16)를 채우는 열팽창 보강 패턴(17)이 수축 또는 팽창되면서 이러한 응력이 상쇄됨에 따라 인터포저(12)가 휘어지면서 발생하는 와피지를 방지할 수 있다.
도 2는 본 출원의 다른 예에 따른 반도체 패키지를 나타내보인 도면이다.
도 2를 참조하면, 반도체 패키지는 제1 면(30a) 및 제2 면(30b)이 구비된 인터포저 바디(30) 및 제1 면(30a) 상에 배치된 패시베이션층(31)을 포함하는 인터포저(32)와, 인터포저 바디(30)를 관통하고 제2 면(30b)으로부터 소정 높이(36)만큼 돌출된 형상을 가지는 관통 전극(35)과, 인터포저 바디(30)의 제2 면(30b) 상에 배치된 열팽창 보강 패턴(37)과, 패시베이션층(31) 상부에 배치된 제1 반도체 칩(40) 및 제2 반도체 칩(42, 44)들을 포함하여 구성된다.
인터포저 바디(30)는 실리콘(Si), 유리(Glass) 또는 실리콘 산화물(SiO2)을 포함하여 구성될 수 있다. 관통 전극(35)은 인터포저 바디(30)의 제1 면(30a)으로부터 제2 면(30b)을 관통하고, 제2 면(30b)로부터 소정 높이(36)만큼 돌출된 형상을 가지게 형성된다. 이 때, 관통 전극(35)과 인터포저 바디(30) 사이의 계면에는 실리콘 산화물층과 같은 절연층(미도시함)이 배치되어 관통 전극(35)과 인터포저 바디(30) 사이의 단락 또는 누전을 방지할 수 있다. 여기서 관통 전극(35)은 관통 홀(33) 및 관통 홀(33)을 채우는 관통 금속(34)을 포함한다.
인터포저 바디(30)의 제1 면(30a) 상에는 절연 물질로 이루어진 패시베이션층(31)이 배치된다. 패시베이션층(31) 내부에는 도전 물질로 구성된 회로 배선 패턴(미도시함)이 구비될 수 있다.
패시베이션층(31)을 포함하는 인터포저(32) 상부에는 중심 부분에 배치된 제1 반도체 칩(40) 및 제1 반도체 칩(40) 주위에 배치된 제2 반도체 칩(42, 44)들이 실장된다. 제1 반도체 칩(40)은 단일 칩으로 실장되며, 제2 반도체 칩(42, 44)들은 2개 이상의 칩들이 적층된 구조로 구비될 수 있다. 여기서 제1 반도체 칩(40)은 제1 연결전극(46)을 통해 인터포저(32)와 전기적으로 연결되고, 제2 반도체 칩(42, 44)들은 제2 연결전극(48, 49)을 통해 인터포저(32)와 전기적으로 연결된다. 이 때, 인접하는 제1 연결전극(46) 사이에는 제1 절연층(41)이 배치되고, 제2 연결전극(48, 49)들 사이에는 제2 절연층(43, 47)이 배치된다. 제1 절연층(41) 또는 제2 절연층(43, 47)들은 레진을 포함하는 언더필층으로 구성될 수 있다.
인터포저(32)의 패시베이션층(31) 내부에 배치된 회로 배선 패턴(미도시함)을 통해 제1 반도체 칩(40) 및 제2 반도체 칩(42, 44)들이 인터포저(32)의 관통 전극(35)과 전기적으로 연결될 수 있다.
한편, 관통 전극(35)의 일 단부 표면은 패시베이션층(31)과 연결되고, 관통 전극(35)의 타 단부 표면은 인터포저 바디(30)의 제2 면(30b)에서 노출되어 솔더 볼 또는 솔더 범프 등과 같은 외부 접속 단자(38)와 연결될 수 있다.
인터포저 바디(30)의 제2면(30b) 상에는 열팽창 보강 패턴(37)이 배치된다. 일 예에서, 관통 전극(35)은 인터포저 바디(30)의 제2 면(30b)으로부터 소정 높이(34)만큼 돌출되어 노출됨에 따라, 인접하는 관통 전극(35)들 사이에 갭(gap, 39)이 발생된다. 열팽창 보강 패턴(37)은 인터포저 바디(30)의 제2 면(30b)에서 관통 전극(35)들 사이의 갭(39)을 채우는 형상으로 구성될 수 있다. 열팽창 보강 패턴(37)은 관통 전극(35)의 타 단부 표면과 동일한 높이까지 채워질 수 있다. 열팽창 보강 패턴(37)은 높은 열 팽창 계수(CTE)를 가지는 물질, 예를 들어, 열팽창 계수가 5ppm/℃ 이상인 물질을 포함하여 구성될 수 있다. 구체적으로, 열팽창 보강층(37)은 비씨비(BCB) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다.
인터포저 바디(30)의 제2면(30b)의 전면에 열팽창 보강 패턴(37)이 배치됨에 따라, 열팽창 보강 패턴(37)이 수축 또는 팽창되면서 인터포저 바디(30), 패시베이션(31), 제1 절연층(41) 또는 제2 절연층(43, 47)들의 열팽창 계수 차이로 인해 발생되는 응력이 상쇄됨에 따라 인터포저(32)가 휘어지면서 발생하는 와피지를 방지할 수 있다.
한편, 본 출원의 실시예에서는 인터포저와 인터포저 상부에 배치된 제1 반도체 칩 및 제2 반도체 칩을 외부 접속 단자와 전기적으로 연결시키기 위해 인터포저 내부를 관통하는 관통 전극을 채택한 구조에 대해서 기재하였으나, 관통전극을 채택하지 않고 인터포저 바디의 제1 면 상에 배선 패턴이 형성된 인터포저에도 적용할 수 있다.
도 3 내지 도 9는 본 출원의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 3을 참조하면, 관통 전극(TSV; Through silicon via, 215)이 내부를 관통하는 인터포저 바디(interposer body; 200)를 준비한다.
인터포저 바디(200)는 실리콘(Si)을 포함하는 반도체 물질로 구성된 기판일 수 있으며, 유리(Glass)를 포함하는 절연 기판일 수 있다. 인터포저 바디(200) 내에는 관통 전극(215)이 형성될 수 있다. 관통 전극(215)은 인터포저 바디(200)의 제1 면(200a)에서 제2 면(200b) 방향으로 소정 깊이를 가지게 형성된 트렌치 홀(205) 및 트렌치 홀(205)을 채우는 관통 금속(210)으로 이루어질 수 있다.
관통 전극(215)은 인터포저(202) 상에 적층 구조로 이루어진 반도체 칩을 상호 이격하여 다수 개 배치될 때를 고려하여 인터포저 바디(200) 내부에 다수 개의 관통 전극(215)들이 소정 거리만큼 이격하여 배치될 수 있다. 트렌치 홀(205)을 채우는 관통 금속(210)은 구리(Cu), 은(Ag) 또는 주석(Sn)을 포함하는 금속 물질로 형성될 수 있다. 이 때, 관통 전극(215)과 인터포저 바디(200) 사이의 계면에는 실리콘 산화물층과 같은 절연층(미도시함)이 배치되어 관통 전극(215)과 인터포저 바디(200) 사이의 단락 또는 누전을 방지할 수 있다. 이러한 절연층은 인터포저 바디(200)가 유리와 같은 절연 기판으로 구성될 때에는 생략될 수 있다.
관통 전극(215)은 인터포저 바디(200)의 제1 면(200a)에 전기적 연결을 위한 제1 단부 표면(215a)이 트렌치 홀(205) 외측으로 노출하여 형성될 수 있다. 또한 관통 전극(215)은 인터포저(200) 바디의 제2 면(200b)에서 전기적 연결을 위한 제2 단부 표면(215b)이 트렌치 홀(205) 외측으로 노출하여 형성될 수 있다.
도 4를 참조하면, 패시베이션층(202)을 인터포저 바디(200)의 제1 면(200a) 상에 배치한다. 패시베이션층(202)은 질화물 또는 산화물 등의 절연 물질로 구성될 수 있다. 패시베이션층(202) 내부에는 도전 물질로 구성된 회로 배선 패턴(미도시함)이 구비될 수 있다. 이에 따라, 인터포저(204)는 인터포저 바디(200) 및 인터포저 바디(200) 상에 배치된 패시베이션층(202)을 포함하여 구성될 수 있다.
도 5를 참조하면, 인터포저(204)의 표면 일부를 노출시키는 마스크 패턴(230)을 형성한다. 마스크 패턴(230)은 인터포저 바디(200)의 제2 면(200b) 상에 배치될 수 있다. 이를 위해 인터포저 바디(200)의 제2 면(200b) 상에 마스크 물질, 예를 들어, 포토레지스트를 도포한다. 다음에 포토레지스트 상에 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 인터포저 바디(200)의 제2 면(200b)의 표면 일부를 노출시키는 개구부(230a)를 포함하는 마스크 패턴(230)을 형성한다. 여기서 마스크 패턴(230)은 관통 전극(215)의 제2 단부 표면(215b)과 인터포저 바디(200)의 표면까지 일부 덮도록 연장하여 형성될 수 있다. 마스크 패턴(230)에 의해 정의된 개구부(230a)는 이후 트렌치가 형성될 영역을 정의한다.
도 6을 참조하면, 인터포저 바디(200) 내에 소정 깊이를 갖는 트렌치(235)를 형성한다. 이를 위해 마스크 패턴(230, 도 5 참조)을 식각 마스크로 한 식각 공정을 수행한다. 식각 공정은 플라즈마(plasma)를 이용한 선택적 건식 식각 방식으로 수행할 수 있다. 트렌치(235)는 관통 전극(215) 사이의 인터포저 바디(200) 내에 형성되며, 제1 면(200a)에까지는 연장되지 않게 형성한다. 그리고 마스크 패턴(230)을 제거한다. 그러면 도 5의 마스크 패턴(230)으로 덮여 있던 부분, 예를 들어, 관통 전극(215)의 제2 단부 표면(215b) 및 제2 단부 표면(215b)과 인접한 인터포저 바디(200)의 표면 일부(a)가 노출된다.
도 7을 참조하면, 인터포저 바디(200) 내의 트렌치(235)를 채우는 열팽창 보강층(240)을 형성한다. 열팽창 보강층(240)은 흐름성이 충분한 겔(gel) 상태의 물질을 스핀 코팅(spin-coating) 방식으로 도포하여 형성한다. 열팽창 보강층(240)은 인터포저 바디(200) 내에 형성된 트렌치(235)를 모두 메우고 관통 전극(215)의 제2 단부 표면(215b) 상부도 덮이는 두께로 형성될 수 있다. 열팽창 보강층(240)은 높은 열 팽창 계수(CTE)를 가지는 물질, 예를 들어, 5ppm/℃ 이상인 폴리머 물질을 포함하여 구성될 수 있다. 여기서 열팽창 보강층(240)이 5ppm/℃ 미만인 물질로 이루어지면 열 팽창에 따른 크랙(crack)이 발생함에 따라, 5ppm/℃ 이상인 물질로 형성하는 것이 바람직하다. 구체적인 실시예에서 열팽창 보강층(240)은 비씨비(BCB) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다.
도 8을 참조하면, 열팽창 보강층(240, 도 7 참조) 상에 평탄화 공정을 진행하여 열팽창 보강 패턴(245)을 형성한다. 열팽창 보강 패턴(245)을 형성하는 공정은 화학적계적연마(CMP) 방식의 평탄화 공정을 이용하여 수행할 수 있다. 또한, 플라즈마를 이용한 건식 식각 방식으로 열팽창 보강층(240)을 식각하여 제거할 수 있다. 평탄화 공정은 관통 전극(215)의 제2 단부 표면(215b) 및 인터포저 바디(200)의 제2 면(200b)이 노출되는 지점에서 정지할 수 있다. 그러면 인터포저 바디(200) 내에 형성된 트렌치(235)를 매립하는 열팽창 보강 패턴(245)이 형성된다.
도 9를 참조하면, 인터포저(204)의 패시베이션층(202) 상부에 제1 반도체 칩(300) 및 제2 반도체 칩(305, 310)들을 배치한다. 제1 반도체 칩(300)은 시스템 온 칩(SoC)을 포함하며, 메모리, 마이크로프로세서, 로직 소자 등의 반도체 소자를 포함하여 형성될 수 있다. 제2 반도체 칩(305, 310)들은 제1 반도체 칩(300) 주변에 배치되고, 디램(DRAM) 등과 같은 메모리 소자를 포함하여 형성될 수 있다. 제2 반도체 칩(305, 310)들을 메모리 소자로 형성하는 경우, 적어도 2개 이상의 칩들이 적층된 구조로 이루어질 수 있다. 비록 도면에서는 제1 반도체 칩(300) 및 제2 반도체 칩(305, 310)이 동일한 높이를 가지게 도시하고 있지만, 제2 반도체 칩(305, 310)이 복수 개의 칩들이 적층된 구조로 이루어진 경우, 제1 반도체 칩(300)과 서로 다른 높이를 가지게 형성될 수 있다.
제1 반도체 칩(300) 및 제2 반도체 칩(305, 310)의 하부에는 인터포저(200)와 전기적 연결을 위한 제1 연결전극(303) 및 제2 연결전극(307, 313)이 배치되어 있다. 이 때, 인접하는 제1 연결전극(303) 사이에 제1 절연층(304)을 배치한다. 또한, 인접하는 제2 연결전극(307, 313) 사이에도 각각 제2 절연층(306) 및 제3 절연층(312)을 배치한다. 제1 절연층(304), 제2 절연층(306) 및 제3 절연층(312)은 레진을 포함하는 언더필층으로 구성될 수 있다.
제1 반도체 칩(300), 제2 반도체 칩(305, 310)과 인터포저(200) 사이에는 내부에 회로 배선 패턴(미도시함)이 형성된 패시베이션층(202)이 배치되어 있다. 패시베이션층(202) 내부에 배치된 회로 배선 패턴에 의해 제1 반도체 칩(300) 및 제2 반도체 칩(305, 310)이 인터포저(204)의 관통 전극(215)과 체결되어 전기적으로 연결시킬 수 있다.
다음에 관통 전극(215)의 노출된 제2 단부 표면(215b)에 외부 접속 전극(250)을 형성한다. 외부 접속 전극(250)은 솔더 볼이나, 솔더 범프 또는 도전성을 지닌 범프 형태로 형성될 수 있다.
인터포저(204) 상에 열팽창 보강 패턴(245)이 배치됨에 따라, 반도체 패키지의 온도가 상승 또는 냉각하여 인터포저 바디(200)의 제1 면(200a) 부분에서 팽창 또는 수축되는 경우에도, 인터포저 바디(200)의 제2면(200b)에 트렌치(235)를 채우는 열팽창 보강 패턴(245)이 팽창 또는 수축되는 양에 의해 상쇄됨에 따라 인터포저 바디(200가 휘어지면서 발생하는 와피지를 방지할 수 있다.
이후, 비록 도면에 도시하지는 않았지만, 제1 반도체 칩(300) 및 제2 반도체 칩(305, 310)을 몰딩재를 이용하여 매몰하고 표면을 평탄화하여 시스템 인 패키지를 형성할 수 있다.
이하 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타낸 도 10 내지 도 14를 참조하여 설명하되 전술한 부분과 중복되는 내용은 생략하거나 간단히 설명하도록 한다.
도 10을 참조하면, 관통 전극(415)이 내부를 관통하는 인터포저(404)를 준비한다. 인터포저(404)는 제1 면(400a) 및 제2 면(400b)이 구비된 인터포저 바디(400) 및 제1 면(400a) 상에 형성된 패시베이션층(402)을 포함하여 구성된다.
인터포저 바디(400)는 실리콘(Si) 또는 유리(Glass)를 포함하는 기판일 수 있다. 인터포저 바디(400) 내에는 인터포저 바디(400)의 제1 면(400a)에서 제2 면(400b) 방향으로 소정 깊이를 가지게 형성된 트렌치 홀(405) 및 트렌치 홀(405)을 채우는 관통 금속(410)으로 이루어진 관통 전극(415)이 배치될 수 있다. 인터포저 바디(400) 내부에는 다수 개의 관통 전극(415)들이 소정 거리만큼 이격하여 배치될 수 있다. 트렌치 홀(405)을 채우는 관통 금속(410)은 구리(Cu), 은(Ag) 또는 주석(Sn)을 포함하는 금속 물질로 형성될 수 있다. 이 때, 관통 전극(415)과 인터포저 바디(400) 사이의 계면에는 실리콘 산화물층과 같은 절연층(미도시함)이 배치되어 관통 전극(415)과 인터포저 바디(400) 사이의 단락 또는 누전을 방지할 수 있다. 이러한 절연층은 인터포저 바디(400)가 절연 기판으로 구성될 때에는 생략될 수 있다.
관통 전극(415)은 제1 단부 표면(415a)이 인터포저 바디(400)의 제1 면(400a)에서 노출하여 형성되고, 제2 단부 표면(415b)은 인터포저 바디(400)의 제2 면(400b)에서 노출하여 형성될 수 있다.
인터포저 바디(400)의 제1 면(400a) 상에 배치된 패시베이션층(402)은 질화물 또는 산화물 등의 절연 물질로 구성될 수 있다. 패시베이션층(402) 내부에는 도전 물질로 구성된 회로 배선 패턴(미도시함)이 구비될 수 있다.
도 11을 참조하면, 인터포저 바디(400)를 도 10의 제2 면(400b)으로부터 소정 두께만큼 제거하여 관통 전극(415)의 일부를 노출시킨다. 이를 위해 관통 전극(415)은 남기고 인터포저 바디(400)만 식각하는 선택적 식각을 진행하여 인터포저 바디(400)를 관통 전극(415)의 제2 단부 표면(415b)의 아래로 리세스시킬 수 있다. 선택적 식각은 건식 식각 또는 습식 식각 방식으로 진행할 수 있고, 건식 식각으로 진행하는 경우, 플라즈마를 이용한 식각 방식으로 수행할 수 있다. 이에 따라 관통 전극(415)은 인터포저 바디(400)의 리세스된 제2 면(400c)으로부터 소정 높이(r)만큼 돌출된 형태로 노출될 수 있다. 그리고 돌출된 형태로 노출되어 있는 관통 전극(415)들 사이에 갭(425)이 배치될 수 있다.
도 12를 참조하면, 인터포저 바디(400)의 리세스된 제2 면(400c) 상에 열팽창 보강층(440)을 형성한다. 열팽창 보강층(440)은 관통 전극(415)들 사이의 갭(425)을 채우는 두께로 형성할 수 있다. 열팽창 보강층(440)은 폴리머 물질을 스핀 코팅 방식으로 도포하여 형성한다. 열팽창 보강층(440)은 인터포저 바디(400)의 리세스된 제2 면(400c), 관통 전극(415)의 돌출된 부분(r) 및 관통 전극(415)들 사이의 갭(425)을 모두 매립하는 두께로 형성된다. 열팽창 보강층(440)은 높은 열 팽창 계수(CTE)를 가지는 물질, 예를 들어, 열팽창 계수가 5ppm/℃ 이상인 물질을 포함하여 구성될 수 있다. 구체적인 실시예로, 열팽창 보강층(440)은 비씨비(BCB) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다.
도 13을 참조하면, 열팽창 보강층(440) 상에 평탄화 공정을 진행하여 열팽창 보강 패턴(445)을 형성한다. 열팽창 보강 패턴(445)을 형성하는 공정은 화학적계적연마(CMP) 방식의 평탄화 공정을 이용하여 수행할 수 있다. 평탄화 공정은 관통 전극(415)의 제2 단부 표면(415b)이 노출되는 지점에서 정지할 수 있다. 그러면 관통 전극(415) 사이의 갭(425)을 채우는 열팽창 보강 패턴(445)이 형성된다.
도 14를 참조하면, 인터포저(404) 상에 제1 반도체 칩(500) 및 제2 반도체 칩(505, 510)을 배치한다.
제1 반도체 칩(500)은 시스템 온 칩(SoC)을 포함하며, 메모리, 마이크로프로세서, 로직 소자 등의 반도체 소자를 포함하여 형성될 수 있다. 제1 반도체 칩(500)은 인터포저(404)의 중심부에 배치될 수 있고, 제2 반도체 칩(505, 510)은 제1 반도체 칩(500) 주변에 수평 방향으로 배치될 수 있다. 여기서 제2 반도체 칩(505, 510)은 메모리 소자를 포함하여 형성될 수 있다. 제2 반도체 칩(505, 510)을 메모리 소자로 형성하는 경우, 적어도 2개 이상의 칩들이 수직 방향으로 적층된 구조로 이루어질 수 있다. 한편, 도면에서는 제1 반도체 칩(500) 및 제2 반도체 칩(505, 510)이 동일한 높이를 가지게 도시하고 있지만, 제2 반도체 칩(505, 510)이 복수 개의 칩들이 적층된 구조로 이루어진 경우, 제1 반도체 칩(500)과 서로 다른 높이를 가지게 형성될 수 있다.
제1 반도체 칩(500) 및 제2 반도체 칩(505, 510)의 하부에는 인터포저(404)와 전기적 연결을 위한 제1 연결전극(503) 및 제2 연결전극(507, 513)이 배치되어 있다. 이 때, 인접하는 제1 연결전극(503) 사이에는 언더필층을 포함하는 제1 절연층(504)이 배치되고, 제2 연결전극(507, 513) 사이에는 각각 제2 절연층(506) 및 제3 절연층(512)이 배치된다.
패시베이션층(402) 내부에 배치된 회로 배선 패턴(미도시함)에 의해 제1 반도체 칩(500) 및 제2 반도체 칩(505, 510)이 인터포저(404)의 관통 전극(415)과 체결되어 전기적으로 연결될 수 있다. 다음에 관통 전극(415)의 노출된 제2 단부 표면(415b)에 외부 접속 전극(450)을 형성한다. 외부 접속 전극(450)은 솔더 볼이나, 솔더 범프 또는 도전성을 지닌 범프 형태로 형성될 수 있다.
인터포저 바디(400)의 제2 면(400b)에 배치된 열 팽창 보강 패턴(445)은 인터포저(404)의 온도가 변화하는 경우, 수축 또는 팽창되면서 인터포저 바디(400)의 제1 면(400a)에서 수축 또는 팽창되는 응력을 상쇄시켜 인터포저(404)가 휘어지는 것을 방지한다. 이에 따라, 인터포저(404)가 휘어지면서 발생하는 와피지를 방지할 수 있다.
12, 32, 204, 404 : 인터포저
15, 35, 215, 415 : 관통 전극
20, 40, 300, 500 : 제1 반도체 칩
22, 24, 42, 44, 305, 310, 505, 510 : 제2 반도체 칩
17, 37, 245, 445 : 열팽창 보강 패턴

Claims (35)

  1. 인터포저;
    상기 인터포저의 제1 면 상에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩 주변에 배치된 제2 반도체 칩; 및
    상기 인터포저의 제2 면에 배치된 열팽창 보강 패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 인터포저를 관통하는 관통 전극을 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 인터포저의 제2 면 표면으로부터 소정 깊이를 가지는 트렌치를 더 포함하고, 상기 열팽창 보강 패턴은 상기 트렌치를 채우게 형성된 반도체 패키지.
  4. 제2항 또는 제3항에 있어서,
    상기 트렌치는 상기 관통 전극의 외측벽으로부터 소정 거리만큼 이격하여 형성된 반도체 패키지.
  5. 제1항에 있어서, 상기 인터포저는,
    상기 인터포저를 관통하는 관통 전극을 더 포함하되, 상기 관통 전극의 외측벽을 소정 높이만큼 노출시키게 리세스된 제2 면을 포함하여 형성된 반도체 패키지.
  6. 제1항 또는 제5항에 있어서,
    상기 열팽창 보강 패턴은 상기 인터포저의 리세스된 제2면의 전면에 형성된 반도체 패키지.
  7. 제5항 또는 제6항에 있어서,
    상기 열팽창 보강 패턴은 상기 외측벽이 소정 높이만큼 노출된 관통 전극들 사이의 갭을 채우게 형성된 반도체 패키지.
  8. 제1항에 있어서,
    상기 열팽창 보강 패턴은 열팽창 계수가 5ppm/℃ 이상인 물질을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 열팽창 보강 패턴은 비씨비(BCB : Benzocyclobutene) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 형성된 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 반도체 칩은 로직 소자 등을 포함하는 시스템 온 칩(SoC)을 포함하고, 상기 제2 반도체 칩은 메모리 반도체 칩을 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1 반도체 칩 하부에 배치되어 상기 인터포저와 연결되는 복수 개의 제1 연결전극;
    상기 제2 반도체 칩 하부에 배치되어 상기 인터포저와 연결되는 복수 개의 제2 연결전극; 및
    상기 제1 연결전극들 또는 제2 연결전극들 사이에 개재된 절연층을 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 인터포저와 상기 제1 반도체 칩 및 제2 반도체 칩 사이에 도전 물질로 구성된 회로 배선 패턴이 내부에 배치된 패시베이션층을 더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 패시베이션층과 상기 제1 반도체 칩 및 제2 반도체 칩 사이에 배치된 절연층을 더 포함하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 패시베이션층은 질화물 또는 산화물 등의 절연 물질로 구성된 반도체 패키지.
  15. 제1 면 및 상기 제1 면과 반대면인 제2 면이 구비된 인터포저 바디;
    상기 인터포저 바디의 제1 면 상부에 배치된 반도체 칩;
    상기 인터포저 바디와 상기 반도체 칩 사이에 배치된 절연층; 및
    상기 인터포저 바디의 제2 면에 배치된 열팽창 보강 패턴을 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 인터포저 바디는 실리콘(Si)을 포함하여 구성된 반도체 패키지.
  17. 제15항에 있어서,
    상기 인터포저 바디를 관통하는 관통 전극을 더 포함하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 인터포저 바디의 제2 면 표면으로부터 소정 깊이를 가지는 트렌치를 더 포함하고, 상기 열팽창 보강 패턴은 상기 트렌치를 채우게 형성된 반도체 패키지.
  19. 제17항 또는 제178에 있어서,
    상기 트렌치는 상기 관통 전극의 외측벽으로부터 소정 거리만큼 이격하여 형성된 반도체 패키지.
  20. 제15항에 있어서,
    상기 열팽창 보강 패턴은 상기 인터포저 바디의 제2면의 전면에 형성된 반도체 패키지.
  21. 제15항에 있어서,
    상기 열팽창 보강 패턴은 열팽창 계수가 5ppm/℃ 이상인 물질을 포함하는 반도체 패키지.
  22. 제15항에 있어서,
    상기 반도체 칩은 상기 인터포저 바디의 제1 면 상부에 배치된 제1 반도체 칩 및 상기 제1 반도체 칩 주변에 배치된 제2 반도체 칩을 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 제1 반도체 칩은 로직 소자 등을 포함하는 시스템 온 칩(SoC)을 포함하고, 상기 제2 반도체 칩은 메모리 반도체 칩을 포함하는 반도체 패키지.
  24. 제15항에 있어서,
    상기 절연층은 레진 등을 포함하는 언더필층을 포함하는 반도체 패키지.
  25. 제1 면 및 제2 면이 구비된 인터포저 바디를 준비하는 단계;
    상기 인터포저 바디의 제2 면에 열팽창 보강 패턴을 형성하는 단계; 및
    상기 인터포저 바디의 제1 면 상부에 제1 반도체 칩 및 제2 반도체 칩을 실장하는 단계를 포함하는 반도체 패키지의 제조방법.
  26. 제25항에 있어서,
    상기 인터포저 바디의 제1면 상에 패시베이션층을 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  27. 제26항에 있어서,
    상기 인터포저 바디는 내부를 관통하는 관통 전극을 포함하는 반도체 패키지의 제조방법.
  28. 제25항에 있어서, 상기 열팽창 보강 패턴을 형성하는 단계는,
    상기 인터포저 바디를 준비하는 단계 이후에,
    상기 인터포저 바디의 제2 면에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로한 식각 공정으로 상기 인터포저 바디의 제2 면에 소정 깊이의 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 상기 인터포저 바디의 제2 면에 열팽창 보강층을 형성하는 단계; 및
    상기 열팽창 보강층에 평탄화 공정을 진행하여 상기 트렌치를 채우는 상기 열팽창 보강 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  29. 제28항에 있어서,
    상기 트렌치는 플라즈마를 이용한 선택적 건식 식각 방식으로 형성하는 반도체 패키지의 제조방법.
  30. 제28항에 있어서,
    상기 트렌치는 상기 인터포저 바디의 제1 면에까지 연장되지 않게 형성하는 반도체 패키지의 제조방법.
  31. 제25항에 있어서, 상기 인터포저 바디를 준비하는 단계는,
    상기 인터포저 바디를 관통하는 관통 전극을 형성하는 단계; 및
    상기 인터포저 바디의 제2면 상에 선택적 식각을 진행하여 상기 관통 전극이 상기 인터포저 바디의 식각된 제2면으로부터 소정 높이만큼 돌출하게 리세스시키는 단계를 포함하는 반도체 패키지의 제조방법.
  32. 제25 또는 제31항에 있어서, 상기 열팽창 보강 패턴을 형성하는 단계는,
    상기 관통 전극이 돌출되어 있는 상기 인터포저 바디의 식각된 제2 면 전면에 열팽창 보강층을 형성하는 단계; 및
    상기 열팽창 보강층 상에 평탄화 공정을 진행하여 상기 관통 전극의 단부 표면과 동일한 높이의 열팽창 보강 패턴을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  33. 제25항에 있어서,
    상기 열팽창 보강 패턴은 열팽창 계수가 5ppm/℃ 이상인 물질을 포함하는 반도체 패키지의 제조방법.
  34. 제33항에 있어서,
    상기 열팽창 보강 패턴은 비씨비(BCB : Benzocyclobutene) 또는 폴리이미드의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 형성된 반도체 패키지의 제조방법.
  35. 제25항에 있어서,
    상기 제1 반도체 칩은 로직 소자 등을 포함하는 시스템 온 칩(SoC)을 포함하고, 상기 제2 반도체 칩은 메모리 반도체 칩을 포함하는 반도체 패키지의 제조방법.
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