JP5137179B2 - 半導体装置 - Google Patents

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Description

本発明は、モジュール基板にメモリチップとデータプロセッサチップとを搭載した、ＳＩＰ（システム・イン・パッケージ）のような半導体装置に関し、例えばＳＩＰ形態の樹脂封止型の半導体モジュールに適用して有効な技術に関する。
特許文献１にはモジュール基板に２個のＤＤＲ２−ＳＤＲＡＭ（ダブル・データ・レート２−シンクロナス・ダイナミック・ランダム・アクセス・メモリ）とデータプロセッサを夫々平置きで搭載した半導体モジュールについて記載がある。これは、データ及びデータストローブ系統の配線（ＲＴｄｑ／ｄｑｓ）がアドレス・コマンド系統の配線（ＲＴｃｍｄ／ａｄｄ）よりも短くなるように、データプロセッサのメモリアクセス端子に対するＤＤＲ２−ＳＤＲＡＭのデータ系端子の配置が決定されている。データ及びデータストローブ系統の配線（ＲＴｄｑ／ｄｑｓ）はＤＤＲ２−ＳＤＲＡＭの間の領域を利用して敷設される。アドレス・コマンド系統の配線（ＲＴｃｍｄ／ａｄｄ）はモジュール基板の側方を迂回する。
特許文献２にはスタックされたフラッシュメモリチップとコントローラチップを搭載したＩＣカードについて記載がある。フラッシュメモリチップとコントローラチップの対応端子の接続にボンディングワイヤを用いている。
特開２００６−２３７３８５号公報 特開２００１−２０９７７３号公報
複数のメモリチップとデータプロセッサチップとを搭載した半導体モジュールにおいて、動作速度の高速化および動作電圧の低電圧化により、チップ間配線の等長化、データとデータストローブ信号に係るチップ間配線の間におけるノイズ低減について、更に厳しく制限されることになる。これに対して本発明者は以下の検討を行った。チップ間配線にモジュール基板の複数の配線層と配線層間を結合する貫通スルーホールを用いた構造では、どこにでも貫通スルーホールを形成できない等の制約により、チップ間配線の等長化には限界がある。また、高速化が進む場合には特許文献１のようにアドレス・コマンド系配線を等長化の対象から除外することは望ましくない。また、特許文献２に記載されるように、モジュール基板上の配線パターンのボンディングリードをチップのボンディングパッドにワイヤ接続する場合には、ワイヤ間でのクロストークや容量性カップリングによるノイズの影響を小さくしなければならない。特に、チップの一辺に配列されたボンディングパッドに対してボンディングリードを複数列配置しなければならないときは、ワイヤの左右間だけではなく、上下間でもクロストークや容量性カップリングの影響を緩和しなければならない。
本発明の目的は、データ系だけでなくアドレス系のチップ間配線についても等長化が容易な半導体装置を提供することにある。
本発明の別の目的は、チップ間のデータ系配線同士のクロストーク及び容量性カップリングによるノイズの影響を緩和することができる半導体装置を提供することにある。
本発明の別の目的は、チップ間のデータ配線とストローブ信号配線との間のクロストーク及び容量性カップリングによるノイズの影響を緩和することができる半導体装置を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、データプロセッサチップが並列アクセスする複数個のメモリチップをモジュール基板にスタック状態で搭載する。データプロセッサのアドレス系ボンディングパッドにワイヤで一端が接続するモジュール基板配線の他端のボンディングリードには、複数のメモリチップの対応するアドレス系ボンディングパッドがワイヤで共通接続される。前記データプロセッサチップのデータ系ボンディングパッドは個別にメモリチップのデータ系ボンディングパッドに接続され、特に、データプロセッサチップの複数のデータ系ボンディングパッドの配列に対してデータ系配線で接続されるメモリチップの対応するデータ系ボンディングパッドの配列は順次メモリチップが交互に相違する配列になっている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、データ系だけでなくアドレス系のチップ間配線についても等長化が容易である。
チップ間のデータ系配線同士のクロストーク及び容量性カップリングによるノイズの影響を緩和することができる。
チップ間のデータ配線とストローブ信号配線との間のクロストーク及び容量性カップリングによるノイズの影響を緩和することができる。
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態に係る半導体装置は、モジュール基板（５）に搭載された、重ねられた状態の複数個のメモリチップ（３，４）と、前記複数個のメモリチップを並列アクセス可能なデータプロセッサチップ（２）とを有する。前記データプロセッサチップの前記メモリチップに対するアクセス用のアドレス及びコマンドに係る複数のアドレス系ボンディングパッド（ＢＰｐｃａ）は前記複数個のメモリチップ間で共通のアドレス系配線（ＭＬｃａ）を介してメモリチップの対応するアドレス系ボンディングパッド（ＢＰｍｃａ＿Ａ、ＢＰｍｃａ＿Ｂ）に接続される。前記データプロセッサチップの前記メモリチップに対するアクセス用のデータ及びデータストローブ信号に係る複数のデータ系ボンディングパッド（ＢＰｐｄ１，ＢＰｐｄ２）は前記複数個のメモリチップ間で個別のデータ系配線（ＭＬｄ１，ＭＬｄ２）を介してメモリチップの対応するデータ系ボンディングパッド（ＢＰｍｄ＿Ａ，ＢＰｍｄ＿Ｂ）に接続される。特に、前記データプロセッサチップの複数のデータ系ボンディングパッドの配列に対して前記データ系配線で接続されるメモリチップの対応するデータ系ボンディングパッドの配列は順次メモリチップが交互に相違する配列とされる。
上記より、複数のメモリチップがスタックされることにより、メモリチップ間で相互に対応するアドレス系ボンディングパッドの近傍まで、データプロセッサチップの対応アドレス系ボンディングパッドに接続する単一のモジュール内配線を延在させることが容易である。そのモジュール内配線の延在端であるボンディングリード（ＢＬｍｃａ）を当該アドレス系配線の分岐点にすることができ、アドレス系のチップ間配線の等長化に資することができる。分岐点はメモリチップのアドレス受端に近いから、信号反射ノイズの抑制にも役立つ。
データプロセッサチップの複数のデータ系ボンディングパッドの配列に対してデータ系配線で接続されるメモリチップの対応するデータ系ボンディングパッドの配列は順次メモリチップが交互に相違する配列になっているから、複数のデータ系配線を交差させることは全く必要にならず、モジュール基板の単一配線層だけでデータ系のモジュール内配線を構成することができ、データ系配線の等長化を容易に実現することができる。
一つの具体的な形態として、前記複数個のメモリチップはスペーサ（６）を介して重ねられ、下側メモリチップのボンディングパッドは上側メモリチップから離間されている。チップの平行な２辺の夫々に沿ってボンディングパッドが配置されたメモリチップのスタック構造に好適である。
チップの平行な２辺の夫々に沿ってボンディングパッドが配置されたメモリチップにおいて、データ系ボンディングパッドが配列（１４Ａ）される辺と、アドレス系ボンディングパッドが配列（１４Ｂ）される辺を分けることにより、アドレス系に比べてタイミングマージンの厳しいデータ系配線を最短でデータプロセッサチップに接続可能になる。即ち、前記メモリチップのデータ系ボンディングパッドに沿った辺は、データプロセッサチップのデータ系ボンディングパッドが配置された辺に臨むようにされる。
このとき、前記データプロセッサチップの複数のアドレス系ボンディングパッドは当該データプロセッサチップのデータ系ボンディングパッドを備えた辺の隣の辺に沿って配置され、前記モジュール基板のアドレス系基板配線は前記モジュール基板のデータ系基板配線の側方に形成されるのがよい。
別の具体的な形態として、前記メモリチップはその１辺に沿ってボンディングパッドを有するとき、前記複数個のメモリチップ（３Ｂ，４Ｂ）は、相互に前記1辺が平行にずらされて、下側メモリチップのボンディングパッドが露出されればよい。
〔２〕アドレス系信号配線におけるノイズの抑圧に関し、更に具体的な形態として、前記アドレス系配線は、モジュール基板に形成された基板配線と、基板配線の一端に接続するボンディングリード（ＢＬｐｃａ）にデータプロセッサチップの対応するボンディングパッド（ＢＰｐｃａ）を接続するボンディングワイヤ（ＷＲｐｃａ）と、基板配線の他端に接続するボンディングリード（ＢＬｍｃａ）に複数のメモリチップの対応するボンディングパッド（ＢＰｍｃａ＿Ａ，ＢＰｍｃａ＿Ｂ）を共通接続するボンディングワイヤ（ＷＲｍｃａ＿Ａ，ＷＲｍｃａ＿Ｂ）とから成る。上記より、アドレス系の基板配線の延在端であるボンディングリード（ＢＬｍｃａ）が当該アドレス系配線の分岐点になるから、アドレス系のチップ間配線の等長化に資することができ、また、分岐点はメモリチップのアドレス受端に近いから、信号反射ノイズの抑制にも役立つ。
〔３〕データ系信号配線におけるノイズの抑圧に関し、更に具体的な形態として、前記データ系配線は、モジュール基板に形成された基板配線（ＭＬｄ１，ＭＬｄ２）と、基板配線の一端側に接続するデータ系ボンディングリード（ＢＬｐｄ１，ＢＬｐｄ２）と、前記一端側のデータ系ボンディングリードにデータプロセッサチップの対応するボンディングパッド（ＢＰｐｄ１，ＢＰｐｄ２）を接続するボンディングワイヤ（ＷＲｐｄ１，ＷＲｐｄ２）と、基板配線の他端側に接続するデータ系ボンディングリード（ＢＬｍｄ１，ＢＬｍｄ２）と、前記他端側のデータ系ボンディングリードにメモリチップの対応するボンディングパッド（ＢＰｍｄ＿Ａ，ＢＰｍｄ＿Ｂ）を接続するボンディングワイヤ（ＷＲｍｄ１、ＷＲｍｄ２）とから成る。
データ系配線がデータ配線とデータストローブ信号配線とから成るとき、データ配線を構成するデータ系ボンディングリードの列と、データストローブ信号配線を構成するデータ系ボンディングリードの列とは異なるボンディングリード列に配置するのがよい。データ配線用のボンディングワイヤとデータストローブ信号配線用のボンディングワイヤとの間のクロストーク及びカップリングによる影響を小さくすることができる。例えばデータストローブ信号のエッジ変化に同期してチップがデータを取り込む場合、チップの出力データの変化はデータストローブ信号のハイレベル又はローレベル期間になる。前記クロストーク又は容量性カップリングが大きい場合には、そのような出力データの変化によってデータストローブ信号のハイレベル又はローレベルが大きく変動し、その変動がデータストローブ信号のエッジ変化として誤って検出される虞がある。
データストローブ信号配線を構成するボンディングワイヤ（ＷＲ＿ＤＱＳ）の上に電源・グランド系のボンディングワイヤ（ＷＲ＿ＶＳ）を配置することにより、それら電位的に安定な電源・グランド系のボンディングワイヤはデータストローブ信号配線用のボンディングワイヤに対する電位シールド線として機能し、データストローブ信号に対する耐ノイズ性が更に向上する。
更に具体的な形態として、データストローブ信号配線を構成する基板配線の配線層（Ｌ６）とデータ配線を構成する基板配線の配線層（Ｌ１）とを相違させる。モジュール基板内においてもデータストローブ信号配線とデータ配線との距離を大きくすることができる。
例えば、データストローブ信号配線を構成する基板配線はデータ配線を構成する基板配線の配線層から貫通スルーホールを介して異なる配線層に接続される。前記異なる配線層は、前記基板配線の配線層から最も離間した配線層であることが望ましい。
〔４〕別の具体的な形態として、前記モジュール基板は、表面に信号配線層（Ｌ１）を有し、裏面に半田ボール電極が形成される導電層（Ｌ６）を有し、前記半田ボール電極が形成される導電層と前記信号配線層との間に、電解メッキのための電極配線層（Ｌ３）を有する。電解メッキのための電極配線層は半田ボール電極が形成される導電層と前記信号配線層とを離間させるのに役立つ。
別の具体的な形態として、前記モジュール基板は、表面に信号配線層（Ｌ１）を有し、裏面に半田ボール電極が形成される導電層（Ｌ６）を有し、前記信号配線層の直下にグランドプレーンが形成される導電層（Ｌ２）を有し、前記半田ボール電極が形成される導電層の直上に電源プレーンが形成される導電層（Ｌ４，Ｌ５）を有し、グランドプレーンが形成される導電層と電源プレーンが形成される導電層との間に電解メッキのための電極配線層（Ｌ３）を有する。電解メッキのための電極配線層は半田ボール電極が形成される導電層と前記信号配線層とを離間させるのに役立ち、グランドプレーンは表面の信号配線層と電解メッキのための電極配線層との間の容量性カップリングを緩和し、電源プレーンは半田ボール電極が形成される導電層と電解メッキのための電極配線層との間の容量性カップリングを緩和する。
〔５〕別の観点による半導体装置は、モジュール基板に、重ねられた状態の複数個のメモリチップと、前記複数個のメモリチップを並列アクセス可能なデータプロセッサチップとを有する。前記データプロセッサチップの前記メモリチップに対するアクセス用のアドレス及びコマンドに係る複数のアドレス系ボンディングパッドは前記複数個のメモリチップ間で共通のアドレス系配線を介してメモリチップの対応するアドレス系ボンディングパッドに接続される。前記アドレス系配線は、モジュール基板に形成された基板配線と、基板配線の一端に接続するボンディングリードにデータプロセッサチップの対応するボンディングパッドを接続するボンディングワイヤと、基板配線の他端に接続するボンディングリードに複数のメモリチップの対応するボンディングパッドを共通接続するボンディングワイヤとから成る。
更に別の観点による半導体装置は、モジュール基板に、重ねられた状態の複数個のメモリチップと、前記複数個のメモリチップを並列アクセス可能なデータプロセッサチップとを有する。前記データプロセッサチップの前記メモリチップに対するアクセス用のデータ及びデータストローブ信号に係る複数のデータ系ボンディングパッドは前記複数個のメモリチップ間で個別のデータ系配線を介してメモリチップの対応するデータ系ボンディングパッドに接続され、前記データプロセッサチップの複数のデータ系ボンディングパッドの配列に対して前記データ系配線で接続されるメモリチップの対応するデータ系ボンディングパッドの配列は順次メモリチップが交互に相違する配列とされる。前記データ系配線は、モジュール基板に形成された基板配線と、基板配線の一端側に接続するデータ系ボンディングリードと、前記一端側のデータ系ボンディングリードにデータプロセッサチップの対応するボンディングパッドを接続するボンディングワイヤと、基板配線の他端側に接続するデータ系ボンディングリードと、前記他端側のデータ系ボンディングリードにメモリチップの対応するボンディングパッドを接続するボンディングワイヤとから成る。
前記メモリチップは、外部クロックの１周期に２サイクル以上のデータインタフェース動作を外部との間で行い、前記外部クロックのサイクル単位で内部メモリ動作を行うクロック同期型メモリである。
２．実施の形態の詳細
実施の形態について更に詳述する。
《メモリアクセス配線経路》
図１には本発明に係る半導体装置の縦断面が例示される。半導体装置１はデータプロセッサチップ（ＳＯＣ）２と、データプロセッサチップ２が並列アクセスする複数個のメモリチップ（ＳＤＲＡＭ_Ａ、ＳＤＲＡＭ_Ｂ）３，４をモジュール基板（ＰＣＢ）５にスタック状態で搭載している。
データプロセッサチップ２はマイクロコンピュータであってもよいし、画像処理や通信プロトコル処理等の特定のデータ処理に特化された回路モジュールを備えたデータプロセッシング用チッププであってもよく、所謂ＳＯＣ形態の半導体集積回路チップとされる。このデータプロセッサチップ２はメモリチップ３，４を並列アクセスするためのメモリインタフェース及びメモリコントローラを備えており、マイクロコンピュータであればその他に、中央処理装置、ＲＡＭ、ＰＲＯＭ、バスステートコントローラ、割込みコントローラ、ＤＭＡＣ、タイマ・カウンタ、入出力ポート等の回路を備える。
メモリチップ３，４は、特に制限されないが、並列データ入出力ビット数が３２ビットのＭＯＢＩＬＥ−ＤＤＲ、あるいはＤＤＲ２−ＳＤＲＡＭとされる。ＤＤＲ２−ＳＤＲＡＭについては例えばＪＥＤＥＣ標準（ＪＥＤＥＣ ＳＴＡＮＤＡＲＤ：ＪＥＳＤ７９）にインタフェース機能等について記載がある。なお、ＪＥＤＥＣ標準で規定される端子配列はパッケージの端子配列であり、チップの端子配列については規定していない。ＭＯＢＩＬＥ−ＤＤＲ、あるいはＤＤＲ２−ＳＤＲＡＭは、特に図示はしないが、外部クロックの立ち上がり及び立ち下がりの両エッジに同期してデータインタフェース動作を外部との間で行い、前記外部クロックのサイクル単位で内部メモリ動作を行うクロック同期型メモリである。インタフェース端子として、データ入出力端子、データストローブ端子、アドレス入力端子、クロック入力端子等を有する。メモリチップ３，４は対向する２辺の夫々に沿ってチップの外部端子としてボンディングパッドが配列されている。メモリチップ３とメモリチップ４の間にはスペーサ（ＳＰＣ）６が介在され、下のメモリチップ３のボンディングパッドがボンディング可能に露出されるよいになっている。
モジュール基板５は複数の導電層を有し、チップ２，３，４が実装される表面は信号配線が形成され、裏面には半導体装置１の外部端子としてＢＧＡ（ボール・グリッド・アレイ）を構成する多数の半田ボール電極(ＢＡＬ)７が形成される。８はモジュール基板５の表面層に形成された基板配線を代表的に示す。９は基板配線のボンディングリードとチップのボンディングパッドを接続するボンディングワイヤを代表的に示す。チップ２，３，４及びボンディングワイヤ９は樹脂（ＲＳＮ）１０で封止されることによって保護されている。
図２には半導体装置１のメモリアクセスのための配線トポロジが示される。ＢＰｍｄ＿Ａはメモリチップ３の４バイトのデータＤＡＴ（4byte）入出力に用いるデータ系ボンディングパッドの一つを示す。ＢＰｍｃａ＿Ａはメモリチップ３のコマンド、アドレス、クロックＣＭＤ・ＡＤＲ・ＣＫの入力インタフェースに用いるアドレス・コマンド系ボンディングパッドの一つを示す。同様にメモリチップ４には一つのデータ系ボンディングパッドＢＰｍｄ＿Ｂと、一つのアドレス・コマンド系ボンディングパッドＢＰｍｃａ＿Ｂが例示される。同様にデータプロセッサチップ２には４バイトのデータＤＡＴ（4byte）の１ビットを代表する一つのデータ系ボンディングパッドＢＰｐｄ１、残りの４バイトのデータＤＡＴ（4byte）の１ビットを代表する一つのデータ系ボンディングパッドＢＰｐｄ２、及びコマンド、アドレス、クロックＣＭＤ・ＡＤＲ・ＣＫの出力インタフェースに用いる一つのアドレス・コマンド系ボンディングパッドＢＰｐｃａが例示される。ＭＬｄ１，ＭＬｄ２，ＭＬｃａはモジュール基板に形成された基板配線を代表的に示すものである。
ＢＬｐｄ１、ＢＬｍｄ１はデータ系の基板配線ＭＬｄ１の両端に形成されたボンディングリードであり、ＢＬｐｄ２、ＢＬｍｄ２はデータ系の基板配線ＭＬｄ２の両端に形成されたボンディングリードである。データプロセッサチップ２のデータ系ボンディングパッドはメモリチップ３，４のデータ系ボンディングパッドに一対一対応され、例えばボンディングパッドＢＰｐｄ１、ＢＰｐｄ2とメモリチップ３のボンディングパッドＢＰｍｄ＿Ａ、ＢＰｍｄ_Ｂが対応されるとき、ＢＰｐｄ１はＢＬｐｄ１にボンディングワイヤＷＲｐｄ１で結合され、且つ、ＢＰｍｄ_ＡはＢＬｍｄ１にボンディングワイヤＷＲｍｄ１で結合される。同様に、ＢＰｐｄ２はＢＬｐｄ２にボンディングワイヤＷＲｐｄ２で結合され、且つ、ＢＰｍｄ_ＢはＢＬｍｄ２にボンディングワイヤＷＲｍｄ２で結合される。その他のデータ系経路については図示しないが、前記同様にして、データプロセッサチップ２のメモリアクセス用のデータ系ボンディングパッドはメモリチップ２，３の間で個別のデータ系配線経路を介してメモリチップ３，４の対応するデータ系ボンディングパッドに接続される。
《アドレス系配線の等長化とノイズ抑制》
図２においてＢＬｐｃａ、ＢＬｍｃａはアドレス系基板配線ＭＬｃａの両端に形成されたボンディングリードである。データプロセッサチップ２のアドレス・コマンド系ボンディングパッドはメモリチップ３，４間で共通のアドレス系配線を介してメモリチップ３，４の対応するアドレス系ボンディングパッドに接続される。例えばボンディングパッドＢＰｐｃａとメモリチップ３、４のボンディングパッドＢＰｍｃａ＿Ａ，ＢＰｍｃａ＿Ｂが対応されるとき、ＢＰｐｃａはＢＬｐｃａにボンディングワイヤＷＲｐｃａで結合され、且つ、ＢＰｍｃａ_Ａ及びＢＰｍｃａ＿ＢはＢＬｍｃａにボンディングワイヤＷＲｍｃａ＿Ａ，ＷＲｍｃａ＿Ｂで共通結合される。これにより、夫々３２ビット並列出力可能な２個のメモリチップ３，４を並列動作させて６４ビットデータの並列入出力が可能にされる。さらに、メモリチップ３，４は図２に例示されるようにスタックされているからメモリチップ３と４の間で相互に同一機能を有するアドレス系端子は上下に離間してほぼ同じ位置にある。したがって、メモリチップ間で相互に対応するアドレス系ボンディングパッドＢＰｍｃａ＿Ａ，ＢＰｍｃａ＿Ｂの近傍まで、データプロセッサチップ２の対応アドレス系ボンディングパッドＢＰｐｃａに接続するアドレス系基板配線ＭＬｃａを延在させることが容易になる。その基板配線ＭＬｃａの延在端であるボンディングリードＢＬｍｃａを当該アドレス系配線の分岐点にすることができ、アドレス系のチップ間配線の等長化に資することができる。分岐点はメモリチップ３，４のアドレス系信号の受端ＢＰｍｃａ＿Ａ，ＢＰｍｃａ＿Ｂに近いから、信号反射ノイズの抑制も実現される。図４には双方のメモリチップ３，４のボンディングパッドＢＰｍｃａ＿Ａ，ＢＰｍｃａ＿Ｂにおけるアドレス系信号波形の例として、差動クロックＣＫ，／ＣＫの波形が例示される。上述のように、アドレス系信号配線の等長化と信号反射の抑制により、当該クロック波形はメモリチップ３，４の間でほぼ等しくなり、図において双方の波形は紙面の表裏方向に重なっていて実質的に差異なく図示されている。
《データ系配線の等長化》
図３にはメモリチップのスタック状態に則ったデータ系配線の接続形態が例示される。ここでデータプロセッサチップ２とメモリチップ３，４との間でインタフェースされるデータ系端子は８バイトのデータ入出力端子ＤＱ０〜ＤＱ６３、バイトデータ単位のデータストローブ端子ＤＱＳ０〜ＤＱＳ７、バイトデータ単位のデータマスク端子ＤＭ０〜ＤＭ７とされる。メモリチップ３，４においてデータストローブ端子とデータマスク端子は対応データ入出力端子の近傍に配置される。図においてメモリチップ３には代表的に示されたＤＱ０〜ＤＱ７，ＤＭ０、ＤＱＳ０の１バイト分のデータ系端子（（Ｃ）Ｂｙｔｅ）とＤＱ８〜ＤＱ１５，ＤＭ１、ＤＱＳ１の１バイト分のデータ系端子（（Ｄ）Ｂｙｔｅ）が順番に配列される。同様に、メモリチップ４には代表的に示されたＤＱ３２〜ＤＱ３９，ＤＭ４、ＤＱＳ４の１バイト分のデータ系端子（（Ａ）Ｂｙｔｅ）とＤＱ４０〜ＤＱ４７，ＤＭ５、ＤＱＳ５の１バイト分のデータ系端子（（Ｂ）Ｂｙｔｅ）が順番に配列される。これに対してデータプロセッサチップ２の端子配列は、メモリチップのスタック状態を考慮して、メモリチップ３との対応端子とメモリチップ４の対応端子が交互に現れるように配置される。これにより、データ系配線は途中で交差することはない。データプロセッサチップ２の端子配列に、メモリチップと同様に、（Ａ）Ｂｙｔｅ、（Ｂ）Ｂｙｔｅ、（Ｃ）Ｂｙｔｅ、（Ｄ）Ｂｙｔｅと同じバイト単位の配列を採用する場合にはデータ系配線が途中で交差しなければならなくなる。要するに、図２のＭＬｄ１、ＭＬｄ２に代表されるデータ系基板配線の配線層を貫通スルーホールを介して途中で別層に迂回させて電気的なリークを回避させなければならない。そのようなモジュール基板内の配線手法ではデータ系配線の等長化が難しい。図３に例示したようにデータ系配線に全く交差部分がなければ、それら全てをモジュール基板の同一配線層を用いて形成することができ、データ系配線を等長化するのが容易になる。
図５は半導体装置１の平面的なレイアウトと共にボンディングワイヤによる接続状態を例示する。図６には図５に示される半導体装置１の裏面から見た半田ボール電極の配置が例示される。図７は半導体装置１の平面的なレイアウトと共にメモリアクセス用の配線経路を全体的に示す。
図５において１１Ａ〜１１Ｄはデータプロセッサチップ２のボンディングパッド列であり、１２Ａ〜１２Ｄ，１３Ａ〜１３Ｄはボンディングパッド列１１Ａ〜１１Ｄに対応される複数列のボンディングリード列である。ボンディングパッド列１１Ａには図２で説明したボンディングパッドＢＰｐｄ１，ＢＰｐｄ２が含まれ、ボンディングパッド列１１Ｂには図２で説明したボンディングパッドＢＰｐｃａが含まれる。ボンディングリード列１２Ａ，１３Ａには図２で説明したボンディングリードＢＬｐｄ１，ＢＬｐｄ２が含まれ、ボンディングリード列１２Ｂ，１３Ｂには図２で説明したボンディングリードＢＬｐｃａが含まれる。
１４Ａ，１４Ｂはメモリチップ４（３）のボンディングパッド列であり、当該チップの平行な２辺に沿って配置される。１５はボンディングパッド列１４Ａに対応される４列のボンディングリード列、１６はボンディングパッド列１４Ｂに対応されるボンディングリード列である。ボンディングパッド列１４Ａはデータ及びデータストローブ信号などのデータ系信号のインタフェースに割り当てられ、図２で説明したボンディングパッドＢＰｍｄ＿Ａ，ＢＰｍｄ＿Ｂが含まれる。ボンディングパッド列１４Ｂはコマンド・アドレス・クロックのアドレス系信号のインタフェースに割り当てられ、図２で説明したボンディングパッドＢＰｍｃａ＿Ａ，ＢＰｍｃａ＿Ｂが含まれる。ボンディングリード列１５には図２で説明したボンディングリードＢＬｍｄ１，ＢＬｍｄ２が含まれ、ボンディングリード列１６には図２で説明したボンディングリードＢＬｍｃａが含まれる。
図５には対応するボンディングパッドとボンディングリードの間には図２で説明したボンディングワイヤＷＲｐｄ１，ＷＲｐｄ２，ＷＲｍｄ１，ＷＲｍｄ２，ＷＲｐｃａ，ＷＲｍｃａ＿Ａ，ＷＲｍｃａ＿Ｂが例示されている。
図７において１１Ａ＿ＤＡＴ、１１Ｂ＿ＡＣＫはメモリチップ４，３のアクセスに割り当てられたメモリインタフェース用のボンディングパッド列を意味する。特に、ボンディングパッド列１１Ａ＿ＤＡＴはデータ及びデータストローブ信号などのデータ系信号のインタフェースに割り当てられ、隣接辺に配置されたボンディングパッド列１１Ａ＿ＣＡＫはコマンド・アドレス・クロックのアドレス系信号のインタフェースに割り当てられる。前記メモリチップ３，４のデータ系ボンディングパッド列１４Ａはデータプロセッサチップのデータ系ボンディングパッド１１Ａ＿ＤＡＴに臨むように配置される。このようにデータ系ボンディングパッド列１１Ａ＿ＤＡＴが配列されるチップ２の辺と、アドレス系ボンディングパッド列１１Ｂ＿ＣＡＫが配列されるチップ２の辺を分けることにより、アドレス系配線経路ＰＡＳＳ＿ＡＣＫとデータ系配線経路ＰＳＳ＿ＤＡＴを分離することができる。そして、前記メモリチップ３，４のデータ系ボンディングパッド列１４Ａがデータプロセッサチップのデータ系ボンディングパッド１１Ａ＿ＤＡＴに臨むように配置されるから、アドレス系に比べてタイミングマージンの厳しいデータ系配線を最短でデータプロセッサチップに接続可能になり、データ系配線の等長化に資することができる。前記モジュール基板５のアドレス系基板配線は前記モジュール基板５のデータ系基板配線の側方に形成されている。
《データ系信号配線のノイズ抑制》
図８には半導体装置１のデータ系配線系を例示する縦断面を示し、図９には図８に対応されるデータ系配線経路の平面的構成を例示する。
図８に例示されるように、モジュール基板５は、特に制限されないがＬ１〜Ｌ６の６層の導電層を有する。Ｌ１は信号配線を形成する導電層、Ｌ２はグランド電位Ｖｓｓが与えられるグランドプレーンが形成される導電層、Ｌ３は各種導電パターンを電界メッキ用の一方の電極に接続可能にするメッキ線を形成する導電層、Ｌ４はチップ２，３，４の外部インタフェース用ＩＯ電源等が与えられるＩＯ電源プレーンが形成される導電層、Ｌ５はチップ２，３，４の論理回路に対するコア用電源が与えられるコア電源プレーンが形成される導電層、Ｌ６は半田ボール電極７等が形成される導電層である。導電層間の接続は代表的に示された貫通スルーホールＴＨを用いて行われる。
データ系配線の内のデータ配線は図８の破線で示されるようにボンディングワイヤＷＲ＿ＤＱに接続されたＬ１層の基板配線Ｌ１＿ＤＱを通る。データ系配線の内のデータストローブ信号配線は図８の実線で示されるようにボンディングワイヤＷＲ＿ＤＱＳに接続されたＬ１層配線をから貫通スルーホールＴＨを経由してＬ６層の基板配線Ｌ６＿ＤＱＳを通る。Ｌ１とＬ６は最も離れた配線層であり、その間には電位的な安定なグランドプレーンや電源プレーンが介在されて電位的シールドとして機能され、基板配線Ｌ１＿ＤＱと基板配線Ｌ６＿ＤＱＳとの間のクロストークや容量性カップリングによるノイズの影響を相互に受け難い。
図９に例示されるようにデータプロセッサチップ２のボンディングパッドの配列ピッチはメモリチップ３，４のそれに比べて小さくされる。データプロセッサチップ２にとってメモリチップ３，４に対するメモリインタフェース機能は一つの周辺機能に過ぎず、データ処理に必要なその他種々の信号インタフェース機能のための外部端子を多数配置しなければならないからである。図９において上側のメモリチップ４のボンディングパッドと下側のメモリチップ３のボンディングは作図上平面的に僅かにずらして図示してある。データプロセッサチップ２のボンディングパッドは各辺に沿って千鳥状に２列で配置される。図９においてボンディングパッドには図３で説明したデータ系端子の名称が付記されている。
データプロセッサチップ２におけるデータ系ボンディングパッドの配列は、図９に例示されるように、チップ２の縁辺方向に沿ってＤＱ８，ＤＱ４０等のデータ端子及びＤＭ１等のデータマスク端子とＤＱＳ１，ＤＱＳ５等のデータストローブ端子とはランダムに混在されず、その種類毎に塊って配置される。そして、ＤＱ８，ＤＱ４０に代表されるデータ端子及びＤＭ１，ＤＭ５に代表されるデータマスク信号端子のボンディングパッドはチップ２の縁辺から第２列目に配置され、ＤＱＳ１，ＤＱＳ５，ＤＱＳ０，ＤＱＳ４に代表されるデータストローブ端子のボンディングパッドはチップ２の縁辺から第１列目に配置される。データマスク端子でインタフェースされるデータマスク信号は書込みデータの選択的なマスク信号であり、書込み動作においてデータストローブ信号の立ち上がり及び立ち下がりタイミングを基準にデータマスクの可否を指示する信号とされる。即ち、データストローブ信号にとってデータマスク信号はデータ信号と同様のタイミングで変化される。このように、データマスク信号はデータストローブ信号にとってデータ信号と同様にノイズ源として位置付けられる。この観点より、データマスク信号端子をデータ端子と同様に扱う。
上述のように、データストローブ端子とデータ端子が混在されず、しかも、対応するボンディングパッド列も前後に相違させることにより、データ配線用のボンディングワイヤとデータストローブ信号配線用のボンディングワイヤとの間のクロストーク及びカップリングによる影響を小さくすることができる。
さらに、チップ２の縁辺よりの第１列目に配置されたＤＱＳ１，ＤＱＳ５，ＤＱＳ０，ＤＱＳ４に代表されるデータストローブ端子のボンディングパッドの位置に対応される、第２列目には電源又はグランド電位を受ける電源端子ＶＤＤＱ及びグランド端子ＶＳＳのボンディングパッドが配置される。これにより、図９のデータ端子ＤＱＳ１，ＤＱＳ５，ＤＱＳ０，ＤＱＳ４と対応するボンディングリードとを結合するボンディングワイヤＷＲ＿ＤＱＳの上側に、電源端子ＶＤＤＱ及びグランド端子ＶＳＳと対応するボンディングリードを結合するボンディングワイヤＷＲ＿ＶＳが位置する。相互に遠いパッド間を接続するボンディングワイヤは大きなループ形状にされ、相互に近いパッド間を接続するボンディングワイヤは小さなループ形状にされることにより、ワイヤ間での接触を防止するからである。データストローブ信号配線を構成するボンディングワイヤＷＲ＿ＤＱＳの上に電源・グランド系のボンディングワイヤＷＲ＿ＶＳを配置することにより、電位的に安定な電源・グランド系のボンディングワイヤＷＲ＿ＶＳはデータストローブ信号配線用のボンディングワイヤＷＲ＿ＤＱＳに対する電位シールド線として機能し、データストローブ信号に対する耐ノイズ性が更に向上する。図１１にはデータストローブ信号配線を構成するボンディングワイヤＷＲ＿ＤＱＳと電源・グランド系のボンディングワイヤＷＲ＿ＶＳとの結合状態と重なり状態が実際に近い形態で例示される。
図１０には図９のデータストローブ信号ＤＱＳ１，ＤＱＳ５，ＤＱＳ０，ＤＱＳ４に対応するＬ６導電層の基板配線Ｌ６＿ＤＱＳのパターンが例示される。
図１２に例示されるように、データストローブ信号ＤＱＳのエッジ変化に同期して、書込み動作ではメモリチップ３，４がデータを取り込む。このとき、出力されるデータＤＱ（データマスク信号ＤＭ）変化はデータストローブ信号ＤＱＳのハイレベル又はローレベル期間になる。前記クロストーク又は容量性カップリングが大きい場合には、そのような出力データＤＱの変化によってデータストローブ信号ＤＱＳのハイレベル又はローレベルが大きく変動すれば、その変動がデータストローブ信号ＤＱＳのエッジ変化として誤って検出される虞がある。ノイズによるＤＱＳのハイレベル側における不所望な電圧降下がハイレベルの論理閾値電圧の最小電圧（ViHmin）を下回れば、それがデータストローブ信号ＤＱＳのエッジ変化として検出されてしまう。ノイズによるＤＱＳのローレベル側における不所望な電圧上昇がローレベルの論理閾値電圧の最大電圧（ViLmax）を上回れば、それがデータストローブ信号ＤＱＳのエッジ変化として検出されてしまう。
図８及び図９で説明したようにデータＤＱ又はデータマスク信号ＤＭの変化に対するデータストローブ信号ＤＱＳに対する耐ノイズ性が向上されることにより、図１２のノイズレベルが小さく抑えられ、データ誤認識による誤動作の防止が他製される。これに対し、比較例を示す図１３及び図１４のように、データとストローブ信号の基板配線をＬ１導電層だけで構成し、また、データとストローブ信号のボンディングパッドをデータプロセッサチップ（ＳＯＣ）の同一パッド列に配置した場合には上述したデータストローブ信号に対する耐ノイズ性の効果を得ることはできず、誤動作の虞がある。
図１５には差動クロック信号に対して耐ノイズ性を向上させる構成が例示される。同図に示される構成は図８及び図９で説明した原理を差動クロック配線にも適用したものである。即ち、データプロセッサチップ２からメモリチップ３，４に供給される差動クロック信号端子ＣＫ，／ＣＫのボンディングパッドをチップ２の縁辺よりの第１列目のボンディングパッド列に配置し、その後ろの第２列目のボンディングパッド列には電源又はグランド端子に対応されるボンディングパッド例えばグランド端子ＶＳＳのグランドパッドを配置する。差動クロック信号端子ＣＫ，／ＣＫのボンディングパッドとこれに対応するボンディングリードとを結合するボンディングワイヤＷＲ＿ＣＫの上に、グランド端子ＶＳＳのボンディングパッドとこれに対応するボンディングリードとを結合するボンディングワイヤＷＲ＿ＶＳが配置されることになるから、差動クロック信号の耐ノイズ性が向上される。
図１６には導電層Ｌ３のメッキ線と信号線との接続状態が例示される。Ｌ１＿ＳＩＧは導電層Ｌ１に形成された信号配線を総称し、ＷＲ＿Ｍはメモリチップ３，４のボンディングパッドと信号配線Ｌ１＿ＳＩＧの一端部に配置されたボンディングリードとを接続するボンディングワイヤを総称し、ＷＲ＿Ｐはデータプロセッサチップ２のボンディングパッドと信号配線Ｌ１＿ＳＩＧの他端部に配置されたボンディングリードとを接続するボンディングワイヤを総称する。導電層Ｌ３のメッキ線Ｌ３＿ＣＡＴは所定の貫通スルーホールＴＨを介して信号配線Ｌ１＿ＳＩＧに接続する。組み立て工程においてメッキ線Ｌ３ＣＡＴはモジュール基板５の周縁端で切断されている。組み立て前には全てのメッキ線は電気的に導通され、電解メッキの一方の電極に用いられる。メッキ線はモジュール基板５内部で接続されている信号線の電位に応じて電位変化されることになる。このメッキ線Ｌ３＿ＣＡＴとＬ１の信号配線との間には電位的に安定なＬ２のグランドプレーンが介在される。また、このメッキ線Ｌ３＿ＣＡＴとＬ６のボールランドや信号配線との間には電位的に安定なＬ４、Ｌ５の電源プレーンが介在される。これにより、メッキ線Ｌ３＿ＣＡＴの電位変化による信号配線のクロストークや不所望な容量性カップリングによるノイズの影響を受け難い。ちなみに、別層の導電層間での信号配線の距離を大きくするために、信号配線とボールランドの形成層を表裏のＬ１とＬ６に設定し、各層Ｌ１，Ｌ６における信号線の基準を安定的に規定すると言う意味でＬ１，Ｌ６の隣にグランドプレーン又は電源プレーンを配置するのが得策である。このとき、メッキ線を電源プレーンやグランドプレーン等の電位的に安定な導電層で挟むことが、表裏導電層の信号配線の耐ノイズ性を向上させる上で最も優れた配置形態であるということができる。
図１７には半導体装置の別の例が示される。Ａは平面図、Ｂは正面図、Ｃはデータ系のボンディングパッド配置領域近傍を通る正面断面図である。同図に示される半導体装置１Ａは、片辺パッドのメモリチップ３Ａ，４Ａを用いた点が上記とは相違される。片辺パッドのメモリチップ３Ａ，４Ａは其の長手辺の一方にがけボンディングパッドが配列される。データ系（ＤＡＴ）のボンディングパッド配置領域２０とコマンド・アドレス・クロック系（ＣＭＤ・ＡＤＲ・ＣＫ）のボンディングパッド配置領域２１とが分離されている。データ系のボンディングパッド配置領域２０は、上記と同じくデータプロセッサチップ２Ａの前記データ及びストローブ信号系のボンディングパッド列１１Ａに対向させて、データ配線の等長化、経路短縮を実現し易くしている。図５の場合に比べてコマンド・アドレス・クロック系の配線長を多少短くすることが可能である。その他の構成は半導体装置１と同様でありその詳細な説明は省略する。
図１８には半導体装置の更に別の例が示される。Ａは平面図、Ｂは正面図、Ｃはデータ系のボンディングパッド配置領域近傍を通る正面断面図である。同図に示される半導体装置１Ｂは、スペーサを用いずに片辺パッドのメモリチップ３Ｂ，４Ｂをずらしてスタックさせた点が上記とは相違される。片辺パッドのメモリチップ３Ｂ，４Ｂはその長手辺の一方にだけボンディングパッドが配列される。データ系（ＤＡＴ）のボンディングパッド配置領域２０とコマンド・アドレス・クロック系（ＣＭＤ・ＡＤＲ・ＣＫ）のボンディングパッド配置領域２１とが分離されている。メモリチップ４Ｂ，３Ｂは、相互に1辺が平行にずらされて、下側メモリチップ３Ｂのボンディングパッドも露出されていればよい。データ系のボンディングパッド配置領域２０は、上記と同じくデータプロセッサチップ２Ｂの前記データ及びストローブ信号系のボンディングパッド列１１Ａに対向させて、データ配線の等長化、経路短縮を実現し易くしている。図５の場合に比べてコマンド・アドレス・クロック系の配線長を多少短くすることが可能である。その他の構成は半導体装置１と同様でありその詳細な説明は省略する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、メモリチップはＭＯＢＩＬＥ−ＤＤＲ、あるいはＤＤＲ２−ＳＤＲＡＭに限定されず、さらに高速動作を行うＤＤＲ３−ＳＤＲＡＭ、或いはそれよりも低速なＤＤＲ−ＳＤＲＡＭであってもよい。また、クロック同期型にシンクロナスＳＲＡＭ、フラッシュメモリ等でもよい。データプロセッサチップはマイクロコンピュータであってもよいし、画像処理、音声処理、暗号化復号、又は通信プロトコル処理等の、特定のデータ処理を担うアクセラレータ若しくはＳＯＩと称するシステムオンチップ形態の半導体チップであってよく、メモリチップをアクセス制御するメモリインタフェース機能を備えデータ処理を行な条件のものであればよい。並列アクセスデータビット数は６４ビットに限定されず適宜変更可能である。メモリチップは２個に限定されず、２個スタックしたペアを複数組搭載してもよい。モジュール基板における配線層数やＢＧＡのような外部接続構成は適宜変更可能である。
本発明に係る半導体装置を例示する縦断面図である。 図１の半導体装置のメモリアクセスのための配線トポロジを示す説明図である。 メモリチップのスタック状態に則ったデータ系配線の接続形態を例示する説明図である。 双方のメモリチップに入力される差動クロックＣＫ、／ＣＫの入力波形を例示する波形図である。 図１の半導体装置の平面的なレイアウトと共にボンディングワイヤによる接続状態を例示する平面図である。 図５に示される半導体装置の裏面から見た半田ボール電極の配置を例示する裏面図である。 図５の半導体装置の平面的なレイアウトと共にメモリアクセス用の配線経路を全体的に示す平面図である。 半導体装置のデータ系配線系を例示する縦断面図である。 図８に対応されるデータ系配線経路の平面的構成を例示する平面図である。 図９のデータストローブ信号に対応するＬ６導電層の基板配線のパターンを例示する平面図である。 データストローブ信号配線を構成するボンディングワイヤＷＲ＿ＤＱＳと電源・グランド系のボンディングワイヤＷＲ＿ＶＳとの結合状態と重なり状態を実際に近い形態で例示する平面図である。 データの変化によってデータストローブ信号が不所にレベル変化する様子を例示する波形図である。 図８に対する比較例を示す縦断面図である。 図９に対する比較例を示す平面図である。 差動クロック信号に対して耐ノイズ性を向上される構成を概略的に示す平面図である。 導電層Ｌ３のメッキ線と信号線との接続状態を例示する縦断面図である。 片辺パッドのメモリチップをスペーサを用いてスタックした別の半導体装置の例を示す説明図である。 片辺パッドのメモリチップをスペーサを用いずにずらしてスタックした更に別の半導体装置の例を示す説明図である。
符号の説明
１ 半導体装置
２ データプロセッサチップ（ＳＯＣ）
３，４ メモリチップ（ＳＤＲＡＭ_Ａ、ＳＤＲＡＭ_Ｂ）
５ モジュール基板（ＰＣＢ）
６ スペーサ（ＳＰＣ）
７ 半田ボール電極(ＢＡＬ)
８ 基板配線
９ ボンディングワイヤ
１０ 樹脂（ＲＳＮ）
ＢＰｍｄ＿Ａ、ＢＰｍｄ＿Ｂ メモリチップのデータ系ボンディングパッド
ＢＰｍｃａ＿Ａ、ＢＰｍｃａ＿Ｂ メモリチップのアドレス・コマンド系ボンディングパッド
ＢＰｐｄ１、ＢＰｐｄ２ データプロセッサチップのデータ系ボンディングパッド
ＢＰｐｃａ データプロセッサチップのアドレス・コマンド系ボンディングパッド
ＭＬｄ１，ＭＬｄ２，ＭＬｃ 基板配線
ＢＬｐｄ１、ＢＬｍｄ１ 基板配線ＭＬｄ１のボンディングリード
ＢＬｐｄ２、ＢＬｍｄ２ 基板配線ＭＬｄ２のボンディングリード
ＷＲｐｄ１、ＷＲｍｄ１、ＷＲｐｄ２、ＷＲｍｄ２ ボンディングワイヤ
ＢＬｐｃａ、ＢＬｍｃａ アドレス系基板配線ＭＬｃａボンディングリード
ＷＲｐｃａ、ＷＲｍｃａ＿Ａ、ＷＲｍｃａ＿Ｂ ボンディングワイヤ
Ｌ１〜Ｌ６ 導電層
ＷＲ＿ＤＱ ボンディングワイヤ
Ｌ１＿ＤＱ Ｌ１層の基板配線
ＷＲ＿ＤＱＳ ボンディングワイヤ
Ｌ６＿ＤＱＳ Ｌ６層の基板配線
１Ａ，１Ｂ 半導体装置
２Ａ，２Ｂ データプロセッサチップ
３Ａ，３Ｂ，４Ａ，４Ｂ メモリチップ
１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ データプロセッサチップのボンディングパッド列
１１Ａ＿ＤＡＴ，１１Ｂ＿ＣＡＫ 上記データプロセッサチップのメモリインターフェース用のボンディングパッド列
１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ データプロセッサチップのボンディングリード列
１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ データプロセッサチップのボンディングリード列
１４Ａ，１４Ｂ メモリチップのボンディングパッド列
１５，１６ メモリチップのボンディングリード列
ＰＡＳＳ＿ＤＡＴ データ系配線経路
ＰＡＳＳ＿ＣＡＫ アドレス系配線経路

Claims (18)

  1. モジュール基板に、重ねられた状態の複数個のメモリチップと、前記複数個のメモリチップを並列アクセス可能なデータプロセッサチップとが搭載され、
    前記データプロセッサチップの前記メモリチップに対するアクセス用のアドレス及びコマンドに係る複数のアドレス系ボンディングパッドは前記複数個のメモリチップ間で共通のアドレス系配線を介してメモリチップの対応するアドレス系ボンディングパッドに接続され、
    前記データプロセッサチップの前記メモリチップに対するアクセス用のデータ及びデータストローブ信号に係る複数のデータ系ボンディングパッドは前記複数個のメモリチップ間で個別のデータ系配線を介してメモリチップの対応するデータ系ボンディングパッドに接続され、前記データプロセッサチップの複数のデータ系ボンディングパッドの配列は、前記データ系配線で接続される前記複数個のメモリチップのうちの相違するメモリチップの対応するデータ系ボンディングパッドが交互に現れるように配置される、半導体装置。
  2. 前記複数個のメモリチップはスペーサを介して重ねられ、下側メモリチップのボンディングパッドは上側メモリチップから離間されている、請求項１記載の半導体装置。
  3. 前記メモリチップはその平行な２辺の夫々に沿ってボンディングパッドを有し、その内の一方の辺に沿ってデータ系ボンディングパッドを備え、他方の辺に沿ってアドレス系ボンディングパッドを有する、請求項２記載の半導体装置。
  4. 前記メモリチップのデータ系ボンディングパッドに沿った辺は、データプロセッサチップのデータ系ボンディングパッドが配置された辺に臨む、請求項３記載の半導体装置。
  5. 前記データプロセッサチップの複数のアドレス系ボンディングパッドは当該データプロセッサチップのデータ系ボンディングパッドを備えた辺の隣の辺に沿って配置され、前記モジュール基板のアドレス系基板配線は前記モジュール基板のデータ系基板配線の側方に形成された、請求項４記載の半導体装置。
  6. 前記メモリチップはその１辺に沿ってボンディングパッドを有し、前記複数個のメモリチップは、相互に前記1辺が平行にずらされて、下側メモリチップのボンディングパッドが露出されている、請求項１記載の半導体装置。
  7. 前記アドレス系配線は、モジュール基板に形成された基板配線と、基板配線の一端に接続するボンディングリードにデータプロセッサチップの対応するボンディングパッドを接続するボンディングワイヤと、基板配線の他端に接続するボンディングリードに複数のメモリチップの対応するボンディングパッドを共通接続するボンディングワイヤとから成る、請求項１記載の半導体装置。
  8. 前記データ系配線は、モジュール基板に形成された基板配線と、基板配線の一端側に接続するデータ系ボンディングリードと、前記一端側のデータ系ボンディングリードにデータプロセッサチップの対応するボンディングパッドを接続するボンディングワイヤと、基板配線の他端側に接続するデータ系ボンディングリードと、前記他端側のデータ系ボンディングリードにメモリチップの対応するボンディングパッドを接続するボンディングワイヤとから成る、請求項１記載の半導体装置。
  9. データ系配線はデータ配線とデータストローブ信号配線とから成り、データ配線を構成するデータ系ボンディングリードの列と、データストローブ信号配線を構成するデータ系ボンディングリードの列とは異なるボンディングリード列に配置された請求項８記載の半導体装置。
  10. データストローブ信号配線を構成するボンディングワイヤの上に電源・グランド系のボンディングワイヤが配置された、請求項９記載の半導体装置。
  11. データストローブ信号配線を構成する基板配線の配線層とデータ配線を構成する基板配線の配線層とは相違される、請求項８記載の半導体装置。
  12. データストローブ信号配線を構成する基板配線はデータ配線を構成する基板配線の配線層から貫通スルーホールを介して異なる配線層に接続される、請求項１１記載の半導体装置。
  13. 前記異なる配線層は、前記基板配線の配線層から最も離間した配線層である、請求項１２記載の半導体装置。
  14. 前記モジュール基板は、表面に信号配線層を有し、裏面に半田ボール電極が形成される導電層を有し、前記半田ボール電極が形成される導電層と前記信号配線層との間に、電解メッキのための電極配線層を有する、請求項１記載の半導体装置。
  15. 前記モジュール基板は、表面に信号配線層を有し、裏面に半田ボール電極が形成される導電層を有し、前記信号配線層の直下にグランドプレーンが形成される導電層を有し、前記半田ボール電極が形成される導電層の直上に電源プレーンが形成される導電層を有し、グランドプレーンが形成される導電層と電源プレーンが形成される導電層との間に電解メッキのための電極配線層を有する、請求項１記載の半導体装置。
  16. モジュール基板に、重ねられた状態の複数個のメモリチップと、前記複数個のメモリチップを並列アクセス可能なデータプロセッサチップとが搭載され、
    前記データプロセッサチップの前記メモリチップに対するアクセス用のアドレス及びコマンドに係る複数のアドレス系ボンディングパッドは前記複数個のメモリチップ間で共通のアドレス系配線を介してメモリチップの対応するアドレス系ボンディングパッドに接続され、
    前記アドレス系配線は、モジュール基板に形成された基板配線と、基板配線の一端に接続するボンディングリードにデータプロセッサチップの対応するボンディングパッドを接続するボンディングワイヤと、基板配線の他端に接続するボンディングリードに複数のメモリチップの対応するボンディングパッドを共通接続するボンディングワイヤとから成る、請求項１記載の半導体装置。
  17. モジュール基板に、重ねられた状態の複数個のメモリチップと、前記複数個のメモリチップを並列アクセス可能なデータプロセッサチップとが搭載され、
    前記データプロセッサチップの前記メモリチップに対するアクセス用のデータ及びデータストローブ信号に係る複数のデータ系ボンディングパッドは前記複数個のメモリチップ間で個別のデータ系配線を介してメモリチップの対応するデータ系ボンディングパッドに接続され、前記データプロセッサチップの複数のデータ系ボンディングパッドの配列は、前記データ系配線で接続される前記複数個のメモリチップのうちの相違するメモリチップの対応するデータ系ボンディングパッドが交互に現れるように配置され、
    前記データ系配線は、モジュール基板に形成された基板配線と、基板配線の一端側に接続するデータ系ボンディングリードと、前記一端側のデータ系ボンディングリードにデータプロセッサチップの対応するボンディングパッドを接続するボンディングワイヤと、基板配線の他端側に接続するデータ系ボンディングリードと、前記他端側のデータ系ボンディングリードにメモリチップの対応するボンディングパッドを接続するボンディングワイヤとから成る、半導体装置。
  18. 前記メモリチップは、外部クロックの１周期に２サイクル以上のデータインタフェース動作を外部との間で行い、前記外部クロックのサイクル単位で内部メモリ動作を行うクロック同期型メモリである、請求項１６又は１７記載の半導体装置。
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