TW202324672A - 包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法 - Google Patents

包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法 Download PDF

Info

Publication number
TW202324672A
TW202324672A TW111130732A TW111130732A TW202324672A TW 202324672 A TW202324672 A TW 202324672A TW 111130732 A TW111130732 A TW 111130732A TW 111130732 A TW111130732 A TW 111130732A TW 202324672 A TW202324672 A TW 202324672A
Authority
TW
Taiwan
Prior art keywords
memories
memory
channel
memory device
substrate
Prior art date
Application number
TW111130732A
Other languages
English (en)
Other versions
TWI815611B (zh
Inventor
河合鉱一
拉吉 Ｋ 邦薩
長谷川武裕
彰 Ｈ 蕭
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202324672A publication Critical patent/TW202324672A/zh
Application granted granted Critical
Publication of TWI815611B publication Critical patent/TWI815611B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49174—Stacked arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314—Guiding structures outside the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本文揭示記憶體裝置以及相關方法及系統。一種代表性記憶體裝置包括一基板及電耦合至該基板之一記憶體控制器。該記憶體控制器可包括一第一進/出(I/O)通道及一第二I/O通道。該記憶體裝置可進一步包括耦合至該基板且以一堆疊方式佈置之複數個第一記憶體及第二記憶體，在該堆疊中該等第一記憶體交錯在該等第二記憶體之間。該記憶體裝置可進一步包括：(i)複數個第一接合線，其將該等第一記憶體電耦合至該記憶體控制器之該第一I/O通道；及(ii)複數個第二接合線，其將該等第二記憶體電耦合至該第二I/O通道。

Description

包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法
本揭示大體上係關於半導體裝置，諸如記憶體裝置，其包括經由交錯接合線電耦合至基板的堆疊半導體晶粒。
記憶體封裝或模組通常包括安裝在基板上之複數個記憶體裝置。記憶體裝置廣泛地用以儲存與諸如電腦、無線通信裝置、攝影機、數位顯示器及其類似物之各種電子裝置相關之資訊。藉由對記憶體晶胞之不同狀態進行程式化來儲存資訊。存在各種類型之記憶體裝置，包括磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)等。一般而言，改良記憶體封裝可包括增加記憶體晶胞密度、增加讀取/寫入速度或以其他方式減少操作延遲、增大可靠性、增大資料保持、減少功率消耗、減少製造成本，及減小記憶體封裝及/或記憶體裝置之組件之大小或佔據面積，以及其他度量。
本發明技術之實施例針對半導體裝置，諸如記憶體裝置，以及相關系統及方法。在下文所描述之若干實施例中，記憶體裝置包括基板及電耦合至基板之記憶體控制器。記憶體控制器可包括第一進/出(I/O)通道及第二進/出通道。記憶體裝置可進一步包括耦合至基板且以堆疊方式佈置之複數個第一記憶體及第二記憶體，在該堆疊中第一記憶體交錯在第二記憶體之間。記憶體裝置可進一步包括：(i)複數個第一接合線，其經由基板將第一記憶體電耦合至記憶體控制器之第一I/O通道；及(ii)複數個第二接合線，其經由基板將第二記憶體電耦合至第二I/O通道。
在一些實施例中，記憶體為NAND快閃記憶體，且第一及第二I/O通道為開放NAND快閃介面(ONFI) I/O通道。在一些實施例中，記憶體裝置可包括另一類型之另外記憶體，諸如耦合至基板且電耦合至記憶體控制器之動態隨機存取(DRAM)記憶體。在一些實施例中，第一及第二記憶體之堆疊可定位在其他類型之記憶體上，且控制器可定位在其他類型之記憶體下方。
在本發明技術之一些態樣中，I/O通道至堆疊中之記憶體之交錯/交替連接可有助於確保經由I/O通道傳輸至記憶體之電信號具有實質上或通常類似強度、信號完整性及/或其他特性。舉例而言，第一接合線之總/組合長度可大體上類似於、相同於、實質上類似於及/或在第二接合線之總/組合長度之臨限值容差內。因此，第一及第二接合線之長度可在I/O通道之間平衡，使得接合線對於記憶體控制器之第一及第二I/O通道兩個之電壓降、電阻及/或其他特性實質上相似。在一些實施例中，第一接合線之總/組合長度可在第二接合線之總/組合長度之約50%內、約40%內、約30%內、約20%內及/或約10%內或更小範圍內。
論述許多具體細節以提供本發明技術之實施例的詳盡且有用的描述。然而，熟習此項技術者將理解該技術可具有另外實施例，且該技術可在沒有下文參考圖1A至圖3所描述之實施例之若干細節的情況下實踐。在其他情況下，未展示或未詳細地描述通常與記憶體裝置相關聯之熟知結構或操作，以避免混淆技術之其他態樣。一般而言，應理解，除了本文中所揭示之彼等具體實施例之外的各種其他裝置及系統可在本發明技術之範疇內。
如本文中所使用，術語「豎直」、「橫向」、「上部」、「下部」、「上方」及「下方」可以鑒於圖中所展示之定向而指半導體裝置中之特徵之相對方向或位置。舉例而言，「上部」或「最上」可指定位成比另一特徵更接近頁面頂部之特徵。然而，此等術語應廣泛地理解為包括具有其他定向之半導體裝置，該等定向諸如係倒置或傾斜定向，其中頂部/底部、之上/之下、上方/下方、向上/向下，及左側/右側可取決於定向而互換。
圖1A至圖1C分別為根據本發明技術之實施例之記憶體裝置100的等角視圖、俯視圖及側視圖。一起參考圖1A至圖1C，記憶體裝置100可包括具有第一側103a (例如，上側)及第二側103b (例如，下側)之基板102。在所說明之實施例中，基板102攜載(i)控制器110 (在圖1A中被遮擋)、(ii)第一類型之複數個記憶體120 (分別個別地識別為第一至第四記憶體120a至120d)、及(iii)第二類型之複數個記憶體130 (分別個別地識別為第一至第八記憶體130a至130h)。控制器110可經由電連接器109 (在圖1A及圖1B中被遮擋)電耦合(例如，覆晶接合)至基板102，諸如焊球、熱壓縮接合件及/或類似物。記憶體120可經由複數個接合線140 (例如，第一接合線)中之對應一者電耦合至基板102，且記憶體130可經由複數個接合線142 (例如，第二接合線；分別個別地識別為第一至第八接合線142a至142h，如圖1A及圖1B中所展示)中之對應一者電耦合至基板102。基板102將控制器110電耦合至記憶體120、130，使得例如在記憶體裝置100之操作期間，控制器110可在記憶體存取操作期間將資料信號(例如，讀取/寫入資料信號)發送至記憶體120、130且自記憶體120、130接收資料信號。
基板102可為印刷電路板(PCB)、交錯件、介電間隔件、半導體晶粒(例如，邏輯晶粒)及/或類似物。在一些實施例中，基板102可具有包括相對之第一邊緣105及相對之第二邊緣107之大體上直線(例如，矩形、正方形)形狀。基板102之第二側103b可連接至組態成將記憶體裝置100電耦合至外部電路系統(未展示)之電連接器104 (例如，焊球；在圖1A及圖1B中被遮擋)。在所說明之實施例中，基板102包括複數個電連接區106 (在圖1C中被遮擋；包括個別地識別之第一至第四電連接區106a至106d)。基板102可進一步包括定位在控制器110底下且在圖1A至圖1C中被遮擋之電連接區。電連接區106可包括促進至個別接合線140、接合線142及/或電連接器109之連接的多個離散接合接合襯墊、電連接器及/或類似物。基板102可進一步包括自其穿過及/或跨越其延伸之電線、跡線及/或類似物，該等電線、跡線及/或類似物電連接電連接區106從而將記憶體120、130電連接至控制器110。
在所說明之實施例中，記憶體裝置100包括定位在基板102與第一及第三記憶體120a、120c之間的複數個間隔件150 (在圖1B中被遮擋)。舉例而言，在一些實施例中，間隔件150中之每一者可定位在(例如，下部)第一及第三記憶體120a、120c之相應拐角處及/或接近於該相應拐角(例如，使得記憶體裝置100包括八個間隔件150)以將第一及第三記憶體120a、120c支撐在基板102上方。間隔件150可包含空白矽晶粒、被動或主動電子組件、玻璃、功能性半導體晶粒及/或類似物。
在一些實施例中，記憶體120可各自具有相同形狀(例如，矩形、直線、多邊形、圓形等)及尺寸。在所說明之實施例中，第二記憶體120b耦合至(例如，堆疊在第一記憶體120a之上)第一記憶體120a，使得第二記憶體120b之下表面在第一記憶體120a之上表面之上(例如，正上方、面向及/或鄰近於該上表面)。同樣，第四記憶體120d可耦合至(例如，堆疊在第三記憶體120c上方)第三記憶體120c，使得第四記憶體120d之下表面在第三記憶體120c之上表面之上。在所說明之實施例中，第二記憶體120b在基板102之第一邊緣105之間延伸之方向上自第一記憶體120a橫向偏移，且第四記憶體120d在第一邊緣105之間延伸之方向上自第三記憶體120c橫向偏移，使得第一及第三記憶體120a、120c各自包括分別自第二及第四記憶體120b、120d底下暴露之開放部分122 (例如，門廊)。在其他實施例中，記憶體120可不同地佈置，可具有不同形狀及/或尺寸等。
記憶體120可包括在其上表面(例如，在第一及第三記憶體120a、120c之開放部分122處)處暴露之電觸點(未展示)。接合線140可在記憶體120電觸點之間延伸且將記憶體120之電觸點電連接至基板102之電連接區106中之一或多者。舉例而言，在所說明之實施例中，接合線140將(i)第一及第二記憶體120a、120b電連接至第一電連接區106a、及將(ii)第三及第四記憶體120c、120d電連接至第二電連接區106b。在其他實施例中，記憶體120可以不同方式(例如，經由覆晶接合)電耦合至基板102。
在一些實施例中，記憶體130可各自具有相同形狀(例如，矩形、直線、多邊形、圓形等)及尺寸。在所說明之實施例中，記憶體130佈置在堆疊139中，其中(i)第一記憶體130a定位在第一及第三記憶體120a、120c上且耦合至第一及第三記憶體120a、120c (例如，至其上表面之部分)、(ii)第八記憶體130h定位在堆疊之頂部處、且(iii)第二至第七記憶體130b到130g定位在第一記憶體130a與第八記憶體130h之間。在一些實施例中，記憶體130中之每一者可彼此橫向偏移(例如，在基板102之第一邊緣105之間延伸之方向上)，使得記憶體130中之每一者包括自堆疊139暴露之開放部分132 (例如，門廊)。在所說明之實施例中，例如第二記憶體130b自最下部第一記憶體130a橫向偏移，第三記憶體130c自下部第二記憶體130b橫向偏移，第四記憶體130d自下部第三記憶體130c橫向偏移等。在其他實施例中，記憶體120可不同地佈置/堆疊，可具有不同形狀及/或尺寸等。
在所說明之實施例中，記憶體130各自包括定位在其開放部分132處之電連接區134。電連接區134可各自包括組態成電耦合至接合線142中之對應一者之複數個離散接合襯墊或其他電連接器。接合線142將記憶體130之電連接區134電耦合至基板102之電連接區106中之對應一者。在所說明之實施例中，例如第一接合線142a、第三接合線142c、第五接合線142e及第七接合線142g分別將第一記憶體130a、第三記憶體130c、第五記憶體130e及第七記憶體130g之電連接區134電連接至基板102之第四電連接區106d。同樣，第二接合線142b、第四接合線142d、第六接合線142f及第八接合線142h分別將第二記憶體130b、第四記憶體130d、第六記憶體130f及第八記憶體130h之電連接區134電連接至基板102之第三電連接區106c。因此，記憶體130可基於其在堆疊139中之位置(例如，豎直位置)以交替/交錯方式電連接至基板102之第三及第四電連接區106c、106d。在一些實施例中，交替記憶體130a、130c、130e、130g可稱為第一記憶體，且其他交替記憶體130b、130d、130f、130h可稱為第二記憶體。同樣，交替接合線142a、142c、142e、142g可稱為第一接合線，且其他交替接合線142b、142d、142f、142h可稱為第二接合線。在其他實施例中，記憶體裝置100可包括堆疊139中更多或更少的記憶體130及/或接合線142。
一般而言，記憶體120、130可包括一或多個(例如，多個堆疊)半導體晶粒，該一或多個半導體晶粒各自包括積體記憶體電路系統及/或邏輯電路系統，該積體記憶體電路系統及/或邏輯電路系統可包括各種類型之半導體組件及功能特徵，例如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體(例如，NAND及/或NOR)，其他形式之積體電路記憶體、處理電路及/或其他半導體特徵。在一些實施例中，第一類型之記憶體120及第二類型之記憶體130可為不同類型之記憶體。舉例而言，第一類型之記憶體120可為DRAM記憶體(例如，DRAM記憶體晶粒、DRAM記憶體晶片、DRAM記憶體封裝或類似物)。在一些實施例中，第二類型之記憶體130可為NAND記憶體(例如，NAND記憶體晶粒、NAND記憶體晶片、NAND記憶體封裝或類似物)。第一類型之記憶體120可為相同的(例如，製造以具有相同設計及規格之DRAM記憶體封裝)，且第二類型之記憶體130可為相同的(例如，製造以具有相同設計及規格之NAND記憶體封裝)。在其他實施例中，記憶體120及/或記憶體130可彼此不同(例如，包括不同類型之記憶體晶粒或控制器、邏輯及/或記憶體晶粒之不同組合)。
如最佳在圖1C中所見，控制器110可在記憶體120下方(例如，在間隔件150之間形成在第一及第三記憶體120a、120c下方之空間中)耦合至基板102。如在下文參考圖1D詳細描述，控制器110可包括組態成讀取及寫入至記憶體120及/或記憶體130之電路系統。
在一些實施例中，記憶體裝置100可進一步包括由基板102支撐及/或電耦合至基板102之另外被動或主動電子組件，例如電子組件152。在一些實施例中，電子組件152為電容器。在一些實施例中，記憶體裝置100可包括基板102之第一側103a之上之模製材料154 (為了易於說明，模製材料154不在圖1B中展示)。模製材料154可至少部分地環繞控制器110、記憶體120、記憶體130、接合線140、接合線142、間隔件150、電子組件152及/或記憶體裝置100之另外組件以保護此等組件中之一或多者被污染及/或物理損壞。舉例而言，在所說明之實施例中，模製材料154包封(例如，密封)耦合至基板102之第一側103a之記憶體裝置100之的件。
圖1D為根據本發明技術之實施例具有出於清楚起見省略之記憶體120、記憶體130、間隔件150及模製材料154之記憶體裝置100的部分示意性俯視圖。在所說明之實施例中，控制器110包括複數個進/出(I/O)通道112 (個別地識別為第一至第四I/O通道112a至112d)。第一至第四I/O通道112a至112d可分別電耦合至基板102之電連接區106a至106d。在一些實施例中，電耦合至記憶體130之第三及第四I/O通道112c、112d可根據開放NAND快閃介面(ONFI)標準組態。
一起參考圖1A至圖1D，I/O通道112中之每一者可包含來自控制器110之分開之專用通信路徑，其可用於經由基板及接合線140、142與記憶體120、130之個別者或群組同時通信(例如，處理程序I/O命令)。舉例而言，控制器110可(i)經由第一I/O通道112a與第一及第二記憶體120a、120b通信、(ii)經由第二I/O通道112b與第三及第四記憶體120c、120d通信、(iii)經由第三I/O通道112c與第二、第四、第六及第八記憶體130b、130d、130f、130h通信、及(iv)經由第四I/O通道112d與第一、第三、第五及第七記憶體130a、130c、130e、130g通信。在一些實施例中，控制器110可包括更多或更少的通道112。舉例而言，第一及第二I/O通道112a、120b可包含單一積體通信通道，及/或控制器110可包括耦合至記憶體130之通道112中之另外一者。
因此，繼續一起參考圖1A至圖1D，控制器110之第三及第四I/O通道112c、112d可經由基板102之第三及第四電連接區106c、106d電耦合至堆疊139中之記憶體130之交替/交錯者。舉例而言，在所說明之實施例中，交替/交錯第二、第四、第六及第八記憶體130b、130d、130f、130h經由接合線142至第三電連接區106c之電耦合而電耦合至控制器110之第三I/O通道112c，且交替/交錯第一、第三、第五及第七記憶體130a、130c、130e、130g經由接合線142至第四電連接區106d之電耦合而電耦合至控制器110之第四I/O通道112d。
在本發明技術之一些態樣中，第三及第四通道112c、112d到堆疊139中之記憶體130之交錯/交替連接可有助於確保經由I/O通道112傳輸至記憶體130之電信號具有實質上或大體上類似強度、信號完整性及/或其他特性。舉例而言，分別將記憶體130b、130d、130f、130h電耦合至第三電連接區106c之接合線142b、142d、142f、142h之總/組合長度可大體上類似於、相同於、實質上類似於及/或在分別將記憶體130a、130c、130e、130g電耦合至第四電連接區106d之接合線142a、142c、142e、142g之總/組合長度之臨限值容差內。亦即，例如由堆疊中之記憶體130之位置判定得到接合線142之長度可在通道112之間平衡，使得接合線142之電壓降、電阻及/或其他特性對於第三及第四通道112c、112d實質上相似。在一些實施例中，接合線142a、142c、142e、142g之總/組合長度可在接合線142b、142d、142f、142h之總/組合長度之約50%內、約40%內、約30%內、約20%內及/或約10%內或更小。
參考圖1B，在所說明之實施例中，記憶體130可各自包括第一側135及相對之第二側137，且記憶體130之電連接區134可自鄰近第一側135延伸至鄰近第二側137 (例如，實質上在第一側135與第二側137之間)。基板102之第三電連接區106c可接近記憶體130之第一側135定位在電連接區134之第一部分136a底下/鄰近該第一部分136a，且第四電連接區106d可接近記憶體130之第二側137定位在電連接區134之第二部分136b之底下/鄰近於該第二部分136b。因此，接合線142b、142d、142f、142h可電耦合至電連接區134之第一部分136a，而接合線142a、142c、142e、142g可電耦合至記憶體130之電連接區134之第二部分136b。
此外，在所說明之實施例中，記憶體裝置100 (例如，堆疊139)包括中心線C (圖1B)。基板102之第一及第四電連接區106a、106d以及第一及第二記憶體120a、120b可鄰近第二邊緣107中之一個定位在中心線C之一側上，且第二及第三電連接區106b、106c以及第二及第三記憶體120c、120d可鄰近第二邊緣107中之另一個定位在中心線C之另一側上。因此，接合線142a、142c、142e、142g可對應地在中心線C之一側延伸，而接合線142b、142d、142f、142h在中心線C之另一側上延伸。
再次一起參考圖1A至圖1D，在一些實施例中，電連接區134之第一及第二部分134a、134b組態成可由控制器110分開地定址，使得記憶體130可在耦合至基板102之第三電連接區106c或第四電連接區106d之前相同地製造且佈置在堆疊139中。亦即，例如，所有或實質上所有電連接區134可包括功能性電連接(例如，接合襯墊)，及/或電連接區134之第一及第二部分136a、136b可為記憶體130提供冗餘連接。在其他實施例中，電連接區134之第一部分136a或第二部分136b可為非功能的(例如，包括「虛設」連接)。舉例而言，耦合至第四電連接區106d之記憶體130a、130c、130e、130g之電連接區134之第一部分136a可為非功能的(例如，包括「虛設」接合襯墊)，而記憶體130b、130d、130f、130h之電連接區134之第二部分136b可為非功能的。
在其他實施例中，電連接區134不必實質上橫跨記憶體130之第一側及第二側135、137之間，且可替代地定位僅以促進到基板102之電連接區106中各別一者之連接。圖2例如為根據本發明技術之另外實施例之記憶體裝置100的俯視圖。在所說明之實施例中，記憶體130b、130d、130f、130h之電連接區134僅部分地自記憶體130之第一側135朝向第二側137延伸，使得其定位成鄰近於(例如，與該第三電連接區106c成一條直線)基板102之第三電連接區106c。亦即，記憶體130b、130d、130f、130h之第一電連接區134可定位在中心線C之一側上(圖1B)。同樣，記憶體130a、130c、130e、130g之電連接區134僅部分地自記憶體130之第二側137朝向第一側135延伸，使得其定位成鄰近於(例如，與所訴第四電連接區106d成直線)基板102之在中心線C之另一側上之第四電連接區106d。亦即，堆疊139中之記憶體130之交錯者之電連接區134的個別者可定位成鄰近於記憶體130之第一側135或第二側137以提供「右側」或「左側」電連接。
上文參考圖1A至圖2詳細描述之記憶體裝置100及/或併入記憶體裝置100之封裝可併入至無數更大及/或更複雜的系統中之任一者中，其代表性實例為圖3中示意性地展示之系統350。系統350可包括處理器352、記憶體354 (例如，SRAM、DRAM、NAND、快閃及/或其他記憶體裝置)、輸入/輸出裝置356，及/或其他子系統或組件358。上文參考圖1A至圖2所描述之記憶體裝置及/或封裝可包括於圖3中所展示之元件中之任一者中。所得系統350可組態成執行廣泛多種合適計算、處理、儲存、感測、成像及/或其他功能中之任一者。因此，系統350之代表性實例包括但不限於：電腦及/或其他資料處理器，例如桌上型電腦、膝上型電腦、網路家電、手持式裝置(例如，掌上型電腦、可穿戴式電腦、蜂巢或行動電話、個人數位助理、音樂播放器等)、平板電腦、多處理器系統、基於處理器的或可程式化的消費型電子裝置、網路電腦以及微型電腦。系統350之另外代表性實例包括燈、攝影機、車輛等。關於此等及其他實例，系統350可容納在單個單元中或例如經由通信網路分佈在多個互連單元上。因此，系統350之組件可包括區域及/或遠端記憶體儲存裝置及廣泛多種合適之電腦可讀媒體中之任一者。
以下實例說明本發明技術之若干實施例： 1. 一種記憶體裝置，其包含： 基板； 記憶體控制器，其電耦合至基板，其中記憶體控制器包括第一進/出(I/O)通道及第二I/O通道； 複數個第一記憶體及第二記憶體，其以堆疊方式佈置，其中第一記憶體交錯在堆疊中之第二記憶體之間； 複數個第一接合線，其經由基板將第一記憶體電耦合至記憶體控制器之第一I/O通道；及 複數個第二接合線，其經由基板將第二記憶體電耦合至記憶體控制器之第二I/O通道。 2. 如實例1之記憶體裝置，其中第一及第二記憶體相同。 3. 如實例1或實例2之記憶體裝置，其中第一及第二記憶體為NAND快閃記憶體。 4. 如實例1到實例3之記憶體裝置，其中第一及第二I/O通道為開放NAND快閃介面(ONFI) I/O通道。 5. 如實例1到實例4中任一例之記憶體裝置，其中第一接合線之組合長度在第二接合線之組合長度之約30%內。 6. 如實例1到實例5中任一例之記憶體裝置，其中第一接合線之組合長度在第二接合線之組合長度之約20%內。 7. 如實例1到實例6中任一例之記憶體裝置，其中第一記憶體及第二記憶體各自包括電路系統及電連接區，該電連接區電耦合至第一接合線或第二接合線中之對應一或多者，其中電連接區包括第一接合襯墊及第二接合襯墊，該第一接合襯墊電耦合至第一接合線或第二接合線中之對應一或多者，該第二接合襯墊不電耦合至第一接合線，且其中第一及第二接合襯墊相同地耦合至電路系統。 8. 如實例1到6中任一例之記憶體裝置，其中堆疊包括中心線，其中第一記憶體及第二記憶體各自包括電耦合至第一接合線或第二接合線之電連接區，其中第一記憶體中之每一者之電連接區定位在中心線之第一側上，且其中第二記憶體中之每一者之電連接區定位在中心線之相對第一側之第二側上。 9. 如實例1到8中任一例之記憶體裝置，其中第一記憶體及第二記憶體各自包括具有第一部分及第二部分之電連接區，其中第一及第二部分可由記憶體控制器分開地定址，其中第一記憶體之電連接區之第一部分電耦合至第一接合線中之對應一者，且其中第二記憶體之電連接區之第二部分電耦合至第二接合線中之對應一者。 10.   一種記憶體裝置，其包含： 基板； 記憶體控制器，其電耦合至基板，其中記憶體控制器包括第一進/出(I/O)通道及第二I/O通道； 複數個第一類型之第一記憶體，其耦合至基板； 複數個第二類型之第二記憶體，其耦合至第一記憶體中之一或多者且以堆疊方式佈置；及 複數個接合線，其經由基板將第二記憶體電耦合至記憶體控制器，其中第二記憶體中之交替者電耦合至記憶體控制器之第一I/O通道或第二I/O通道。 11.    如實例10之記憶體裝置，其中第一類型不同於第二類型。 12.   如實例10或實例11之記憶體裝置，其中第一記憶體為動態隨機存取(DRAM)記憶體，且其中第二記憶體為NAND快閃記憶體。 13.   如實例12之記憶體裝置，其中第一及第二I/O通道為開放NAND快閃介面(ONFI) I/O通道。 14.   如實例10到實例13中任一例之記憶體裝置，其中記憶體控制器定位在第一記憶體下方。 15.   如實例10到實例15中任一例之記憶體裝置，其中第一記憶體電耦合至記憶體控制器。 16.   如實例14之記憶體裝置，其中記憶體控制器包括第三I/O通道，且其中第一記憶體電耦合至第三I/O通道。 17.   如實例10到實例16中任一例之記憶體裝置，其中堆疊中之第二記憶體彼此橫向偏移。 18.   一種製造記憶體裝置之方法，該方法包含： 將記憶體控制器電耦合至基板； 將複數個記憶體以堆疊方式佈置在基板之上； 形成第一接合線，其將記憶體中之交替者電耦合至記憶體控制器之第一進/出(I/O)通道；及 形成第二接合線，其將記憶體中之其他交替者電耦合至記憶體控制器之第二I/O通道。 19.   如實例18之方法，其中記憶體為NAND快閃記憶體。 20.   如實例18或實例19之方法，其中該方法進一步包含橫向地偏移堆疊中之記憶體中之每一者。
本發明技術之實施例之以上詳細描述並不意欲為詳盡的或將本發明技術限制於上文所揭示之確切形式。如熟習相關技術者將認識到，儘管上文出於說明性目的描述了技術之特定實施例及實例，但是可在技術之範疇內進行各種等效之修改。舉例而言，儘管步驟以給定次序呈現，但其他實施例可以不同次序執行步驟。亦可以組合本文中描述之各種實施例以提供另外實施例。
根據前述內容，應瞭解，本文中已出於說明性目的描述本發明技術之特定實施例，但尚未展示或詳細描述熟知結構及功能以避免不必要地模糊本發明技術之實施例之描述。在上下文允許之情況下，單數或複數術語亦可分別包括複數或單數術語。
如本文中所使用，如「A及/或B」中之「及/或」係指僅A、僅B，及A及B。在以引入之方式併入本文中之任何材料與本揭示衝突之情況下，以本揭示為準。另外，術語「包含」貫穿全文用以意指至少包括一或多個所敍述特徵，使得不排除任何更大數目個相同特徵及/或另外類型之其他特徵。亦應瞭解，本文出於說明之目的已經描述了特定實施例，但是可以在不脫離本發明技術之情況下進行各種修改。另外，雖然已經在彼等實施例之情境中描述了與本發明技術之某些實施例相關聯之優勢，但其他實施例亦可以呈現這類優勢，且並非所有實施例均必需呈現此類優勢以落入本發明技術之範疇內。因此，本揭示及相關聯之技術可涵蓋未明確地展示或描述之其他實施例。
100:記憶體裝置 102:基板 103a:第一側 103b:第二側 104:電連接器 105:第一邊緣 106:電連接區 106a:第一電連接區 106b:第二電連接區 106c:第三電連接區 106d:第四電連接區 107:第二邊緣 109:電連接器 110:控制器 112:進/出(I/O)通道 112a:第一I/O通道 112b:第二I/O通道 112c:第三I/O通道 112d:第四I/O通道 120:記憶體 120a:第一記憶體 120b:第二記憶體 120c:第三記憶體 120d:第四記憶體 122:開放部分 130:記憶體 130a:第一記憶體 130b:第二記憶體 130c:第三記憶體 130d:第四記憶體 130e:第五記憶體 130f:第六記憶體 130g:第七記憶體 130h:第八記憶體 132:開放部分 134:電連接區 134a:第一部分 134b:第二部分 135:第一側 136a:第一部分 136b:第二部分 137:第二側 139:堆疊 140:接合線 142:接合線 142a:第一接合線 142b:第二接合線 142c:第三接合線 142d:第四接合線 142e:第五接合線 142f:第六接合線 142g:第七接合線 142h:第八接合線 150:間隔件 152:電子組件 154:模製材料 350:系統 352:處理器 354:記憶體 356:輸入/輸出裝置 358:子系統或組件
參考以下圖式可更好地理解本發明技術之許多態樣。圖式中之組件不一定係按比例的。實際上，重點係清楚地說明本發明技術之原理。
圖1A至圖1C分別為根據本發明技術之實施例之記憶體裝置的等角視圖、俯視圖及側視圖。
圖1D為根據本發明技術之實施例之圖1A至圖1C之記憶體裝置的部分示意性俯視圖。
圖2為根據本發明技術之另外實施例之圖1A至圖1D之記憶體裝置的俯視圖。
圖3為根據本發明技術之實施例的包括記憶體裝置之系統的示意圖。
100:記憶體裝置
102:基板
103a:第一側
106a:第一電連接區
106b:第二電連接區
106c:第三電連接區
106d:第四電連接區
110:控制器
120a:第一記憶體
120b:第二記憶體
120c:第三記憶體
120d:第四記憶體
122:開放部分
130a:第一記憶體
130b:第二記憶體
130c:第三記憶體
130d:第四記憶體
130e:第五記憶體
130f:第六記憶體
130g:第七記憶體
130h:第八記憶體
132:開放部分
134:電連接區
135:第一側
137:第二側
139:堆疊
140:接合線
142a:第一接合線
142b:第二接合線
142c:第三接合線
142d:第四接合線
142e:第五接合線
142f:第六接合線
142g:第七接合線
142h:第八接合線
152:電子組件

Claims (20)

  1. 一種記憶體裝置，其包含： 一基板； 一記憶體控制器，其電耦合至該基板，其中該記憶體控制器包括第一進/出(I/O)通道及一第二I/O通道； 複數個第一記憶體及第二記憶體，其等以一堆疊方式佈置，其中在該堆疊中該等第一記憶體交錯在該等第二記憶體之間； 複數個第一接合線，其經由該基板將該等第一記憶體電耦合至該記憶體控制器之該第一I/O通道；及 複數個第二接合線，其經由該基板將該等第二記憶體電耦合至該記憶體控制器之該第二I/O通道。
  2. 如請求項1之記憶體裝置，其中該等第一記憶體與該等第二記憶體相同。
  3. 如請求項1之記憶體裝置，其中該等第一記憶體及該等第二記憶體為NAND快閃記憶體。
  4. 如請求項1之記憶體裝置，其中該第一I/O通道及該第二I/O通道為開放NAND快閃介面(ONFI) I/O通道。
  5. 如請求項1之記憶體裝置，其中該等第一接合線之一組合長度在該等第二接合線之一組合長度之約30%內。
  6. 如請求項1之記憶體裝置，其中該等第一接合線之一組合長度在該等第二接合線之一組合長度之約20%內。
  7. 如請求項1之記憶體裝置，其中該等第一記憶體及該等第二記憶體各自包括電路系統及電連接區，該電連接區電耦合至該等第一接合線或該等第二接合線中之對應一或多者，其中該電連接區包括第一接合襯墊，其電耦合至該等第一接合線或該等第二接合線中之該對應一或多者；及第二接合襯墊，其不電耦合至該等第一接合線，且其中該等第一接合襯墊及該等第二接合襯墊相同地耦合至該電路系統。
  8. 如請求項1之記憶體裝置，其中該堆疊包括一中心線，其中該等第一記憶體及該等第二記憶體各自包括電耦合至該等第一接合線或該等第二接合線之一電連接區，其中該等第一記憶體中之每一者之該電連接區定位在該中心線之一第一側上，且其中該等第二記憶體中之每一者之該電連接區定位在該中心線之相對該第一側之一第二側上。
  9. 如請求項1之記憶體裝置，其中該等第一記憶體及該等第二記憶體各自包括具有一第一部分及一第二部分之一電連接區，其中該第一部分及該第二部分可由該記憶體控制器分開地定址，其中該等第一記憶體之該等電連接區之該等第一部分電耦合至該等第一接合線中之對應一者，且其中該等第二記憶體之該等電連接區之該等第二部分電耦合至該等第二接合線中之對應一者。
  10. 一種記憶體裝置，其包含： 一基板； 一記憶體控制器，其電耦合至該基板，其中該記憶體控制器包括一第一進/出(I/O)通道及一第二I/O通道； 複數個第一類型之第一記憶體，其耦合至該基板； 複數個第二類型之第二記憶體，其耦合至該等第一記憶體中之一或多者且以一堆疊方式佈置；及 複數個接合線，其經由該基板將該等第二記憶體電耦合至該記憶體控制器，其中該等第二記憶體中之交替者電耦合至該記憶體控制器之該第一I/O通道或該第二I/O通道。
  11. 如請求項10之記憶體裝置，其中該第一類型不同於該第二類型。
  12. 如請求項10之記憶體裝置，其中該等第一記憶體為動態隨機存取(DRAM)記憶體，且其中該等第二記憶體為NAND快閃記憶體。
  13. 如請求項12之記憶體裝置，其中該第一I/O通道及該第二I/O通道為開放NAND快閃介面(ONFI) I/O通道。
  14. 如請求項10之記憶體裝置，其中該記憶體控制器定位在該等第一記憶體下方。
  15. 如請求項10之記憶體裝置，其中該等第一記憶體電耦合至該記憶體控制器。
  16. 如請求項14之記憶體裝置，其中該記憶體控制器包括一第三I/O通道，且其中該等第一記憶體電耦合至該第三I/O通道。
  17. 如請求項10之記憶體裝置，其中該堆疊中之該等第二記憶體彼此橫向偏移。
  18. 一種製造一記憶體裝置之方法，該方法包含： 將一記憶體控制器電耦合至一基板； 將複數個記憶體以一堆疊方式佈置在該基板之上； 形成第一接合線，其將該等記憶體中之交替者電耦合至該記憶體控制器之一第一進/出(I/O)通道；及 形成第二接合線，其將該等記憶體中之另一交替者電耦合至該記憶體控制器之該第二I/O通道。
  19. 如請求項18之方法，其中該等記憶體為NAND快閃記憶體。
  20. 如請求項18之方法，其中該方法進一步包含橫向地偏移該堆疊中之該等記憶體中之每一者。
TW111130732A 2021-09-01 2022-08-16 包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法 TWI815611B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202163239457P 2021-09-01 2021-09-01
US63/239,457 2021-09-01

Publications (2)

Publication Number Publication Date
TW202324672A true TW202324672A (zh) 2023-06-16
TWI815611B TWI815611B (zh) 2023-09-11

Family

ID=85287560

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111130732A TWI815611B (zh) 2021-09-01 2022-08-16 包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法

Country Status (3)

Country Link
US (1) US20230061258A1 (zh)
CN (1) CN115763467A (zh)
TW (1) TWI815611B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101660430B1 (ko) * 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
US10283492B2 (en) * 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
US11362070B2 (en) * 2019-10-17 2022-06-14 Micron Technology, Inc. Microelectronic device assemblies and packages including multiple device stacks and related methods

Also Published As

Publication number Publication date
TWI815611B (zh) 2023-09-11
CN115763467A (zh) 2023-03-07
US20230061258A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US8643175B2 (en) Multi-channel package and electronic system including the same
US6208546B1 (en) Memory module
EP2220681B1 (en) Method for stacking serially-connected integrated circuits and multi-chip device made from same
US9640515B2 (en) Multiple die stacking for two or more die
US9780049B2 (en) Semiconductor package
JP5137179B2 (ja) 半導体装置
KR101893318B1 (ko) 적층형 메모리 패키지, 그의 제조 방법, 및 ic 패키지 기판의 핀아웃 설계
US9502345B2 (en) Ball-grid-array package, electronic system and method of manufacture
JP4707446B2 (ja) 半導体装置
US8218346B2 (en) Multi-chip packages including extra memory chips to define additional logical packages and related devices
US20120049365A1 (en) Semiconductor package
TWI534984B (zh) 相互支援之ｘｆｄ封裝
US9472539B2 (en) Semiconductor chip and a semiconductor package having a package on package (POP) structure including the semiconductor chip
US10679956B2 (en) Semiconductor memory chip, semiconductor memory package, and electronic system using the same
TWI815611B (zh) 包括具有交錯接合線的堆疊晶粒的半導體裝置及其相關系統和方法
CN113964126A (zh) 半导体器件和包括该半导体器件的半导体封装件
JP2018107368A (ja) 半導体装置
CN114121873A (zh) 具有球栅阵列的设备和系统及相关微电子装置和装置封装
US20230282246A1 (en) Semiconductor devices having staggered conductive contacts, and associated systems and methods
US20230395569A1 (en) Semiconductor devices having aligned front-end interface contacts and back-end interface contacts, and associated systems and methods
US20230320106A1 (en) Semiconductor package
TWI822739B (zh) 半導體模組
US20210210500A1 (en) Semiconductor assemblies including combination memory and methods of manufacturing the same
KR20160071701A (ko) 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈