TWI822739B - 半導體模組 - Google Patents
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Abstract
一種半導體模組包括：模組基板，具有與第一方向平行的第一側；多個上部封裝，設置於模組基板的頂表面上且沿與第一方向平行的列排列；以及被動元件，設置於模組基板的頂表面上。當於平面圖中觀察時，被動元件的至少一部分與上部封裝中的一個上部封裝重疊，且第一列的上部封裝被排列成在第一方向上相對於第二列的上部封裝移位。
Description
本發明概念的實施例是有關於一種半導體模組且更具體而言，是有關於一種包括記憶體封裝的半導體模組。
本美國非臨時專利申請案主張於2018年4月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0049006號以及於2018年8月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0097116號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
近來，在電子行業中已越來越需要高容量的電子產品(例如，可攜式電話及筆記型電腦)。已要求在電子產品中使用的高容量的半導體模組滿足需求。已增大半導體封裝的尺寸來達成高容量的半導體模組。因此，可增大半導體模組的尺寸且亦可增大半導體模組中的訊號線的長度。
本發明概念的實施例可提供能夠提高運行速度及可靠性的半導體模組。
在一個態樣中，一種半導體模組可包括：模組基板，具有與第一方向平行的第一側；多個上部封裝，設置於所述模組基板的頂表面上且沿與所述第一方向平行的列排列；以及被動元件，設置於所述模組基板的所述頂表面上。當於平面圖中觀察時，所述被動元件的至少一部分可與所述上部封裝中的一個上部封裝重疊，且第一列的所述上部封裝可被排列成在所述第一方向上相對於第二列的所述上部封裝移位。
在一個態樣中，一種半導體模組可包括模組基板、突片(tab)、多個記憶體封裝、以及被動元件，所述模組基板具有第一側、與所述第一側相對的第二側、與所述第一側相鄰的第三側、以及與所述第三側相對的第四側，所述突片設置於所述模組基板的頂表面上，所述突片鄰近所述第一側，所述多個記憶體封裝安裝於所述模組基板的所述頂表面上且沿與第一方向平行的列排列，所述被動元件安裝於所述模組基板的所述頂表面上。所述第一方向可與所述模組基板的所述第一側平行，且當於平面圖中觀察時，所述被動元件的至少一部分可與所述記憶體封裝中的一個記憶體封裝重疊。所述記憶體封裝可包括：第一封裝，構成平面圖中的第一列；以及第二封裝，構成平面圖中的第二列且較所述第一封裝更靠近所述突片。所述第三側與所述第一封裝之間的最小距離可小於所述第三側與所述第二封裝之間的最小距離，且所述第四側與所述第一封裝之間的最小距離可小於所述第四側與所述第二封裝之間的最小距離。
在一個態樣中，一種半導體模組可包括：模組基板，具有第一側及第二側，所述第一側及所述第二側與第一方向平行；突片，鄰近所述第一側，位於所述模組基板的頂表面上；多個記憶體封裝，安裝於所述模組基板的所述頂表面上且構成與所述第一方向平行的列；以及被動元件，安裝於所述模組基板的所述頂表面上。當於平面圖中觀察時，所述被動元件的至少一部分可與所述記憶體封裝中的一個記憶體封裝重疊。所述記憶體封裝可包括：第一封裝，構成平面圖中的第一列；以及第二封裝，構成平面圖中的第二列且較所述第一封裝更靠近所述突片。所述第一封裝中的每一者可具有與第二方向平行的長軸，且所述第二封裝中的每一者可具有與所述第一方向平行的長軸。所述第二方向可與所述第一方向垂直。
1:半導體模組
100:模組基板
100a:頂表面
100b:底表面
101:第一側
102:第二側
103:第三側
104:第四側
109:鈍化層
150:內連線
151:第一接墊
152:第二接墊
210:第一上部突片/上部突片
211:第一下部突片/下部突片
220:第二上部突片/上部突片
221:第二下部突片/下部突片
230:第三上部突片/上部突片
231:第三下部突片/下部突片
310:半導體封裝
311:第一封裝基板
312:第一半導體晶片
313:第一模製圖案
320:半導體裝置
400:上部封裝
400s:側壁
401:下部封裝
410:第一封裝
420:第二封裝
470:上部基板
471:下部基板
473:導電接墊
475:金屬圖案
480:上部半導體晶片
481:下部半導體晶片
490:上部模製層
491:下部模製層
500:連接端子
501:上部連接端子
502:下部連接端子
510:第一連接部分/連接部分
520:第二連接部分/連接部分
600:被動元件
601:第一電極/電極
602:第二電極/電極
603:絕緣體
610:第一被動元件
610A:第一部分
610B:第二部分
620:第二被動元件
630:第三被動元件
710:第一支撐部分
720:第二支撐部分
A10、A11、A20、A21、B10、B11、B20、B21、C10、C11、C20、C21:最小距離
D1:第一方向
D2:第二方向
D3:第三方向
G10、G11:第一群組
G20、G21:第二群組
I-I'、III-III'、IV-IV':線
II:區域
L:長度
R1:第一區域
R2:第二區域
R3:第三區域
S10、S11、S20、S21:訊號路徑
W:寬度
X1、X1':第一列/列
X2、X2':第二列/列
鑒於附圖及隨附的詳細說明，本發明概念將變得更顯而易見。
圖1A是示出根據本發明概念的一些實施例的半導體模組的頂表面的俯視圖。
圖1B是示出圖1A的半導體模組的上部突片與上部封裝之間的電性連接的俯視圖。
圖1C是沿圖1A的線I-I'截取的剖視圖。
圖1D是圖1A的區域「II」的放大圖。
圖1E是沿圖1D的線III-III'截取的剖視圖。
圖1F是沿圖1D的線IV-IV'截取的剖視圖。
圖1G是示出圖1A的半導體模組的底表面的仰視圖。
圖1H是示出下部突片與下部封裝之間的電性連接的仰視圖。
圖1I是示出上部封裝中的一個上部封裝及第一被動元件的剖視圖。
圖2是示出根據本發明概念的一些實施例的對第二被動元件進行安裝的剖視圖。
圖3A是示出根據本發明概念的一些實施例的半導體模組的剖視圖。
圖3B是示出根據本發明概念的一些實施例的半導體模組的剖視圖。
在本說明書通篇中相同的參考編號或相同的參考標示可指示相同的元件或組件。在下文中，將闡述根據本發明概念的一些實施例的半導體模組。
圖1A是示出根據本發明概念的一些實施例的半導體模組的頂表面的俯視圖。圖1B是示出圖1A的半導體模組的上部突片與上部封裝之間的電性連接的俯視圖。圖1C是沿圖1A的線I-I'截取的剖視圖。圖1D是圖1A的區域「II」的放大圖。圖1E是沿圖1D的線III-III'截取的剖視圖。圖1F是沿圖1D的線IV-IV'截取的剖視圖。圖1G是示出圖1A的半導體模組的底表面的仰視圖。圖1H是示出下部突片與下部封裝之間的電性連接的仰視圖。
參照圖1A至圖1H，半導體模組1可包括模組基板100、上部突片210、220及230、半導體封裝310、半導體裝置320、上部封裝400、被動元件600、下部突片211、221及231、以及下部封裝401。
模組基板100可為具有電路圖案的印刷電路板(printed circuit board，PCB)。模組基板100可具有頂表面100a及底表面100b，頂表面100a與底表面100b彼此相對。模組基板100可具有第一側101、第二側102、第三側103及第四側104。模組基板100的第一側101及第二側102可彼此相對。模組基板100的第一側101及第二側102可與第一方向D1平行。此處，第一方向D1可與模組基板100的頂表面100a平行。第二方向D2可與模組基板100的頂表面100a平行且可實質上與第一方向D1垂直。第三方向D3可與模組基板100的頂表面100a平行且可為與第一方向D1相反的方向。在本說明書中，用語「垂直」可包括在製程中可能發生的容差。模組基板100的第三側103可與第一側101及第二側102相鄰。模組基板100的第三側103及第四側104可彼此相對。模組基板100的第三側103及第四側104可與第二方向D2平行。
上部突片210、220及230可設置於模組基板100的頂表面100a上。上部突片210、220及230可鄰近模組基板100的第一側101設置。上部突片210、220及230可在第一方向D1上對準並排列以構成與第一方向D1平行的列。當於平面圖中觀察
時，上部突片210、220及230中的每一者可具有與第二方向D2平行的長軸。上部突片210、220及230可包含金屬(例如，銅或鋁)。如圖1C中所示，上部突片210、220及230可為模組基板100的導電圖案的一些部分，上部突片210、220及230藉由鈍化層109暴露出來。然而，本發明概念的實施例並非僅限於此。
上部突片210、220及230可包括第一上部突片210、第二上部突片220及第三上部突片230。上部突片210、220及230的功能及排列可為標準化的。舉例而言，上部突片210、220及230的功能及排列可滿足電子裝置工程聯合委員會(joint electron device engineering council，JEDEC)標準。第一上部突片210可較第二上部突片220及第三上部突片230更靠近模組基板100的第三側103。第二上部突片220可較第三上部突片230更靠近模組基板100的第四側104。第一上部突片210及第二上部突片220可用作資料訊號的輸入/輸出端子。當於平面圖中觀察時，第三上部突片230可設置於第一上部突片210與第二上部突片220之間。第三上部突片230可用作命令/位址(command/address，C/A)訊號的傳輸路徑。
半導體封裝310可安裝於模組基板100的頂表面100a上。當於平面圖中觀察時，半導體封裝310可安置於模組基板100的頂表面100a的中心區域中。半導體封裝310可用作邏輯封裝或緩衝封裝。如圖1C中所示，半導體封裝310可包括第一封裝基板311、第一半導體晶片312及第一模製圖案313。舉例而言，第一
封裝基板311可為印刷電路板(PCB)或重佈線層。第一半導體晶片312可安裝於第一封裝基板311上。第一半導體晶片312可包括邏輯電路且可用作邏輯晶片或緩衝晶片中的至少一者。第一模製圖案313可設置於第一封裝基板311上以密封第一半導體晶片312。可於模組基板100與第一封裝基板311之間安置至少一個連接端子500以連接模組基板100與半導體封裝310。連接端子500可包括柱、凸塊或焊球中的至少一者。連接端子500可包含導電材料。第一半導體晶片312可藉由第一封裝基板311及連接端子500電性連接至模組基板100中的內連線150。內連線150可包括導電圖案及通孔。
半導體封裝310可藉由模組基板100中的內連線150電性連接至第三上部突片230。因此，命令/位址訊號可在第三上部突片230與第一半導體晶片312之間傳輸。半導體封裝310可藉由模組基板100中的內連線150電性連接至上部封裝400及下部封裝401。半導體封裝310可控制上部封裝400及下部封裝401。在本說明書中，應理解，當元件或組件電性連接至模組基板100時，所述元件或組件可電性連接至模組基板100中的內連線150。內連線150在圖1C中被示意性地示出，且內連線150的排列及形狀可被進行各種修改。另外，在除了圖1C之外的其他圖中，為了簡化及便於說明的目的，省略內連線150。然而，本發明概念的實施例並非僅限於此。
半導體裝置320可安裝於模組基板100的頂表面100a
上。當於平面圖中觀察時，半導體裝置320可與半導體封裝310間隔開。半導體裝置320可包括串列存在偵測(serial presence detection，SPD)晶片。舉例而言，關於半導體模組1的資訊可儲存於半導體裝置320的SPD晶片中。此處，關於半導體模組1的資訊可包括半導體模組1的記憶體的種類及/或存取所述記憶體的時序。在一些實施例中，SPD晶片可用作半導體裝置320。在此種情形中，SPD晶片可直接安裝於模組基板100的頂表面100a上以便用作半導體裝置320。在某些實施例中，可將包括SPD晶片的封裝用作半導體裝置320。在此種情形中，半導體裝置320可包括第二封裝基板、安裝於第二封裝基板上的SPD晶片以及覆蓋第二封裝基板上的SPD晶片的第二模製圖案。半導體裝置320可藉由模組基板100電性連接至半導體封裝310。
上部封裝400可安裝於模組基板100的頂表面100a上。上部封裝400可與半導體封裝310、半導體裝置320以及上部突片210、220及230間隔開。上部封裝400可彼此間隔開。上部封裝400中的每一者可為記憶體封裝。上部封裝400可為彼此相同。舉例而言，上部封裝400可具有相同的平面面積、相同的形狀及相同的儲存容量。上部封裝400中的每一者可包括上部基板470、上部半導體晶片480及上部模製層490。上部半導體晶片480可為記憶體晶片。舉例而言，上部半導體晶片480可包括動態隨機存取記憶體(dynamic random access memory，DRAM)。再舉例而言，上部半導體晶片480可包括靜態隨機存取記憶體(static random
access memory，SRAM)、同步動態隨機存取記憶體(synchronous dynamic random access memory，SDRAM)或磁性隨機存取記憶體(magnetic random access memory，MRAM)。上部半導體晶片480可安裝於上部基板470上。上部模製層490可設置於上部基板470上且可覆蓋上部半導體晶片480。可在模組基板100與上部封裝400之間設置上部連接端子501。上部連接端子501中的每一者可包括柱、凸塊或焊球中的至少一者。上部封裝400可藉由上部連接端子501電性連接至模組基板100。
如圖1A及1B中所示，上部封裝400可沿多個列X1及X2排列。列X1及X2中的每一者可與第一方向D1平行。列X1及X2中的每一者可包括多個上部封裝400。在圖1B中，上部連接端子501與第一上部突片210及第二上部突片220之間的實線可示意性地表示上部封裝400與第一上部突片210及第二上部突片220之間的電性連接。上部封裝400可藉由模組基板100以及第一上部突片210及第二上部突片220將訊號傳輸至外部系統或裝置/可藉由模組基板100以及第一上部突片210及第二上部突片220接收來自外部系統或裝置的訊號。上部封裝400與第一上部突片210及第二上部突片220之間的訊號可為資料(DQ)訊號。隨著上部封裝400與第一上部突片210及第二上部突片220之間的訊號路徑的長度減小，可提高半導體模組1的運行速度及可靠性。可將高容量的記憶體封裝用作上部封裝400。
在一些實施例中，上部封裝400可被排列成在第二方向
D2上移位。舉例而言，上部封裝400與上部突片210、220及230之間的最小距離A10可小於上部封裝400與模組基板100的第二側102之間的最小距離A20。因此，可減小上部封裝400與第一上部突片210及第二上部突片220之間的訊號路徑的長度。
上部封裝400可包括第一封裝410及第二封裝420。第一封裝410可為第一列X1的上部封裝400。第二封裝420可為第二列X2的上部封裝400。第二封裝420可較第一封裝410更靠近模組基板100的第一側101以及上部突片210、220及230。第二封裝420的數目可等於第一封裝410的數目。然而，本發明概念的實施例並非僅限於此。第二封裝420中的每一者可具有與第一方向D1平行的長軸。舉例而言，第二封裝420中的每一者的寬度W可大於第二封裝420中的每一者的長度L。因此，可進一步減小第二封裝420與第一上部突片210及第二上部突片220之間的訊號路徑的長度。在本說明書中，組件的寬度可意指在第一方向D1上的組件的兩端之間的距離，且組件的長度可意指在第二方向D2上的組件的兩端之間的距離。
上部封裝400中的一些上部封裝400可構成第一群組G10。上部封裝400中的其他上部封裝400可構成第二群組G20。當於平面圖中觀察時，第一群組G10的上部封裝400可設置於半導體封裝310與模組基板100的第三側103之間。如圖1B中所示，第一群組G10的上部封裝400可藉由模組基板100電性連接至第一上部突片210。第一群組G10的上部封裝400可不電性連接至
第二上部突片220及第三上部突片230。在第一群組G10的上部封裝400中，最靠近模組基板100的第四側104的第一封裝410與連接至最靠近模組基板100的第四側104的第一封裝410的第一上部突片210之間的訊號路徑S10的長度可與最大訊號路徑長度對應。在一些實施例中，在第一群組G10的上部封裝400中，第一封裝410可被排列成在第一方向D1上相對於第二封裝420移位。舉例而言，模組基板100的第三側103與第一封裝410之間的最小距離B10可小於模組基板100的第三側103與第二封裝420之間的最小距離B20。在第一群組G10的上部封裝400中，第一封裝410的數目可等於第二封裝420的數目。在第一群組G10的上部封裝400中，模組基板100的第三側103與第一封裝410之間的最大距離可小於模組基板100的第三側103與第二封裝420之間的最大距離。因此，可減小最靠近模組基板100的第四側104的第一封裝410與連接至最靠近模組基板100的第四側104的第一封裝410的第一上部突片210之間的訊號路徑S10的長度。因此，可減小第一上部突片210與第一群組G10的上部封裝400之間的最大訊號路徑長度。
當於平面圖中觀察時，第二群組G20的上部封裝400可設置於半導體封裝310與模組基板100的第四側104之間。第二群組G20的上部封裝400可藉由模組基板100電性連接至第二上部突片220。第二群組G20的上部封裝400可不電性連接至第一上部突片210及第三上部突片230。在第二群組G20的上部封裝
400中，最靠近模組基板100的第三側103的第一封裝410與連接至最靠近模組基板100的第三側103的第一封裝410的第二上部突片220之間的訊號路徑S20的長度可與最大訊號路徑長度對應。在一些實施例中，在第二群組G20的上部封裝400中，第一封裝410可被排列成在第三方向D3上相對於第二封裝420移位。舉例而言，模組基板100的第四側104與第二群組G20的第一封裝410之間的最小距離C10可小於模組基板100的第四側104與第二群組G20的第二封裝420之間的最小距離C20。在第二群組G20的上部封裝400中，第一封裝410的數目可等於第二封裝420的數目。在第二群組G20的上部封裝400中，模組基板100的第四側104與第一封裝410之間的最大距離可小於模組基板100的第四側104與第二封裝420之間的最大距離。因此，可減小第二上部突片220與第二群組G20的上部封裝400之間的最大訊號路徑長度。
如圖1A中所示，模組基板100可包括第一區域R1、第二區域R2及第三區域R3。模組基板100的第一區域R1可設置於第二封裝420與上部突片210、220及230之間。模組基板100的第二區域R2可設置於第一封裝410與第二封裝420之間。模組基板100的第三區域R3中的一個第三區域R3可設置於模組基板100的第三側103與第一群組G10的第一封裝410中的最外面的一個第一封裝410之間以及模組基板100的第三側103與第一群組G10的第二封裝420中的最外面的一個第二封裝420之間。模組基板
100的第三區域R3中的另一第三區域R3可設置於模組基板100的第四側104與第二群組G20的第一封裝410中的最外面的一個第一封裝410之間以及模組基板100的第四側104與第二群組G20的第二封裝420中的最外面的一個第二封裝420之間。
被動元件600可安裝於模組基板100的頂表面100a上。被動元件600可包括電阻器、電容器、或電感器中的至少一者。被動元件600可設置為多個，且當於平面圖中觀察時，被動元件600中的至少一個被動元件600可與上部封裝400中的一個上部封裝400重疊。被動元件600可包括第一被動元件610、第二被動元件620及第三被動元件630。在下文中，將闡述被動元件600及上部封裝400的排列。為了易於及便於闡釋及說明的目的，將參照圖1D、圖1E及圖1F來闡述單個上部封裝。
如圖1A、圖1D及1E中所示，第一被動元件610可包括連接至彼此的第一部分610A及第二部分610B。當於平面圖中觀察時，第一被動元件610的第一部分610A可與上部封裝400中的一個上部封裝400重疊。第一被動元件610的第二部分610B可不與上部封裝400重疊。當於平面圖中觀察時，第一被動元件610的第二部分610B可與模組基板100的第一區域R1重疊。另舉例而言，如圖1A中所示，當於平面圖中觀察時，第一被動元件610的第二部分610B可與模組基板100的第二區域R2重疊。又舉例而言，當於平面圖中觀察時，第一被動元件610的第二部分610B可與模組基板100的第三區域R3重疊。如圖1D及圖1F中所示，
當於平面圖中觀察時，第二被動元件620可與上部封裝400完全重疊。根據本發明概念的實施例，當於平面圖中觀察時，上部封裝400可與第一被動元件610及第二被動元件620重疊，且因此可減小半導體模組1的尺寸。
根據本發明概念的一些實施例，由於在平面圖中，上部封裝400與第一被動元件610及第二被動元件620重疊，因此上部封裝400可不受第一被動元件610及第二被動元件620的排列及位置限制，而是可自由安置。舉例而言，由於上部封裝400與第一被動元件610及第二被動元件620重疊，因此上部封裝400可在第二方向D2上進一步移位。在此種情形中，當於平面圖中觀察時，第一被動元件610的第二部分610B可與第一區域R1或第二區域R2重疊。由於上部封裝400與第一被動元件610及第二被動元件620重疊，因此在第一群組G10中，第一封裝410可在第一方向D1上相對於第二封裝420進一步移位。在第二群組G20中，第一封裝410可在第三方向D3上相對於第二封裝420進一步移位。在此種情形中，當於平面圖中觀察時，第一被動元件610的第二部分610B可與第三區域R3重疊。因此，可減小上部封裝400與第一上部突片210及第二上部突片220之間的訊號路徑的長度以改善半導體模組1的電性特性。
第一被動元件610及第二被動元件620可設置於模組基板100與上部封裝400之間的間隙中，如圖1E及圖1F中所示。第一被動元件610的頂表面及第二被動元件620的頂表面可安置
於與上部封裝400的底表面相同的水平高度處或較上部封裝400的底表面低的水平高度處。第一被動元件610及第二被動元件620可與上部連接端子501間隔開。因此，可防止上部連接端子501與第一被動元件610及第二被動元件620之間的電性短路。
可在上部封裝400上施加外力。可在製造半導體模組1的製程、轉移半導體模組1的製程及/或運行半導體模組1的製程中施加外力。可藉由外力彎曲上部封裝400的邊緣部分。當上部封裝400的邊緣部分被過度彎曲時，上部封裝400可被損壞。然而，根據本發明概念的一些實施例，當於平面圖中觀察時，第一被動元件610及/或第二被動元件620可與上部封裝400的邊緣部分重疊。舉例而言，第一被動元件610可設置於上部封裝400的邊緣部分的底表面與模組基板100的頂表面100a之間。因此，可防止上部封裝400被過度彎曲。
可在模組基板100的頂表面100a上設置第一接墊151及第二接墊152。第一接墊151及第二接墊152可包含導電材料(例如，金屬)。在一些實施例中，第一被動元件610及第二被動元件620中的每一者可包括彼此間隔開的第一電極601及第二電極602。第二電極602可與第一電極601電性隔離。可於第一電極601與第二電極602之間設置絕緣體603。然而，被動元件600的結構及組件並非僅限於此，而是可進行各種修改。可在第一電極601與第一接墊151之間設置第一連接部分510。第一電極601可藉由第一連接部分510電性連接至模組基板100。可在第二電極602
與第二接墊152之間設置第二連接部分520。第二電極602可藉由第二連接部分520電性連接至模組基板100。
第一連接部分510、第二連接部分520及上部連接端子501可包含焊料材料。焊料材料可包括錫、銀、金或鉍中的至少一者。在一些實施例中，第一連接部分510的形成可包括在第一接墊151與第一電極601之間設置焊料材料，以及對焊料材料進行焊接。第二連接部分520的形成可包括在第二接墊152與第二電極602之間設置焊料材料，以及對焊料材料進行焊接。上部連接端子501的形成可包括在模組基板100與上部封裝400之間設置焊料材料，以及對焊料材料進行焊接。用於形成第一連接部分510、第二連接部分520及上部連接端子501的焊接可藉由單個製程執行。焊接製程可藉由熱處理執行。在焊接製程中，第一電極601及/或第二電極602可藉由焊料材料與電極601及602之間的張力而與模組基板100過度間隔開。在此種情形中，第一連接部分510及/或第二連接部分520的形成可為困難的。
然而，根據本發明概念的一些實施例，上部封裝400的底表面可設置於第一被動元件610上。在安裝第一被動元件610的製程中，上部封裝400可防止第一被動元件610的第一電極601及/或第二電極602與模組基板100過度間隔開。因此，第一連接部分510及第二連接部分520可分別很好地連接至第一電極601及第二電極602。同樣地，上部封裝400可設置於第二被動元件620的頂表面上以防止第二被動元件620的第一電極601及/或第
二電極602與模組基板100過度間隔開。
再次參照圖1A，當於平面圖中觀察時，第三被動元件630可不與上部封裝400重疊而是可與上部封裝400間隔開。第三被動元件630可設置於模組基板100的第一區域R1、第二區域R2及第三區域R3中的一者上。作為另一種選擇，當於平面圖中觀察時，第三被動元件630可設置於第一封裝410之間。在某些實施例中，可省略第三被動元件630。在某些實施例中，可省略第一被動元件610及第二被動元件620中的一者。
下部突片211、221及231可設置於模組基板100的底表面100b上，如圖1G及圖1H中所示。如圖1C中所示，下部突片211、221及231可為模組基板100的導電圖案的一些部分，下部突片211、221及231藉由安置於底表面100b上的鈍化層109暴露出來。然而，本發明概念的實施例並非僅限於此。下部突片211、221及231可包含金屬。下部突片211、221及231的平面排列可與上部突片210、220及230的平面排列對應。舉例而言，下部突片211、221及231可鄰近模組基板的第一側101。下部突片211、221及231可彼此間隔開且可彼此電性隔離。下部突片211、221及231可包括第一下部突片211、第二下部突片221及第三下部突片231。第一下部突片211可較第二下部突片221及第三下部突片231更靠近模組基板100的第三側103。第二下部突片221可較第三下部突片231更靠近模組基板100的第四側104。第一下部突片211及第二下部突片221可用作下部封裝401的資料訊號
的輸入/輸出端子。第三下部突片231可設置於第一下部突片211與第二下部突片221之間。第三下部突片231可用作命令/位址訊號的傳輸路徑。
下部封裝401中的每一者可為記憶體封裝。舉例而言，下部封裝401可具有相同的尺寸、相同的形狀及相同的儲存容量。在一些實施例中，下部封裝401可具有與上部封裝400相同的尺寸、相同的形狀及相同的儲存容量。下部封裝401中的每一者可包括下部基板471、下部半導體晶片481及下部模製層491，如圖1C中所示。下部半導體晶片481可為記憶體晶片。下部半導體晶片481可安裝於下部基板471上。下部半導體晶片481的種類可與上部半導體晶片480的種類相同。然而，本發明概念的實施例並非僅限於此。下部模製層491可設置於下部基板471上且可覆蓋下部半導體晶片481。可於模組基板100與下部封裝401之間設置下部連接端子502。下部封裝401可藉由下部連接端子502電性連接至模組基板100。
下部封裝401可與下部突片211、221及231間隔開。下部封裝401的平面排列可與上部封裝400的平面排列對應。舉例而言，如圖1G及圖1H中所示，下部封裝401可沿多個列X1'及X2'排列。列X1'及X2'中的每一者可與第一方向D1平行。列X1'及X2'中的每一者可包括多個下部封裝401。第二列X2'的下部封裝401的數目可等於第一列X1'的下部封裝401的數目。下部封裝401可藉由第一下部突片211及第二下部突片221將訊號傳輸
至外部系統或裝置/接收來自外部系統或裝置的訊號。隨著下部封裝401與第一下部突片211及第二下部突片221之間的訊號路徑的長度減小，可提高半導體模組1的運行速度及可靠性。此處，下部封裝401與第一下部突片211及第二下部突片221之間的訊號可為資料(DQ)訊號。在一些實施例中，下部封裝401可被排列成在第二方向D2上移位。舉例而言，下部封裝401與下部突片211、221及231之間的最小距離A11可小於下部封裝401與模組基板100的第二側102之間的最小距離A21。因此，可減小下部封裝401與第一下部突片211及第二下部突片221之間的訊號路徑的長度。
下部封裝401可包括第一封裝411及第二封裝421。第二列X2'的下部封裝401可較第一列X1'的下部封裝401更靠近下部突片211、221及231。第二列X2'的下部封裝401中的每一者可具有與第一方向D1平行的長軸。舉例而言，第二列X2'的下部封裝401中的每一者的寬度可大於第二列X2'的下部封裝401中的每一者的長度。因此，下部封裝401可更靠近下部突片211、221及231。因此，可減小下部封裝401與第一下部突片211及第二下部突片221之間的訊號路徑的長度。第一列X1'的下部封裝401中的每一者可具有與第二方向D2平行的長軸。
下部封裝401中的一些下部封裝401可構成第一群組G11。下部封裝401中的其他下部封裝401可構成第二群組G21。當於平面圖中觀察時，第一群組G11的下部封裝401可相較於靠
近模組基板100的第四側104而言更靠近模組基板100的第三側103。在圖1H中，下部連接端子502與第一下部突片211及第二下部突片221之間的實線可示意性地表示下部封裝401與第一下部突片211及第二下部突片221之間的電性連接。第一群組G11的下部封裝401可藉由模組基板100電性連接至第一下部突片211。第一群組G11的下部封裝401可不電性連接至第二下部突片221及第三下部突片231。在第一群組G11的下部封裝401中，第一列X1'的最靠近第四側104的下部封裝401與連接至第一列X1'的最靠近第四側104的下部封裝401的第一下部突片211之間的訊號路徑S11的長度可與最大訊號路徑長度對應。在一些實施例中，在第一群組G11的下部封裝401中，第一列X1'的下部封裝401可被排列成在第一方向D1上相對於第二列X2'的下部封裝401移位。舉例而言，模組基板100的第三側103與第一列X1'的下部封裝401之間的最小距離B11可小於模組基板100的第三側103與第二列X2'的下部封裝401之間的最小距離B21。在第一群組G11中，第一列X1'的下部封裝401的數目可等於第二列X2'的下部封裝401的數目。在第一群組G11中，模組基板100的第三側103與第一列X1'的下部封裝401之間的最大距離可小於模組基板100的第三側103與第二列X2'的下部封裝401之間的最大距離。因此，可減小第一下部突片211與第一群組G11的下部封裝401之間的最大訊號路徑長度。
當於平面圖中觀察時，第二群組G21的下部封裝401可
相較於靠近模組基板100的第三側103而言更靠近模組基板100的第四側104。第二群組G21的下部封裝401可藉由模組基板100電性連接至第二下部突片221。第二群組G21的下部封裝401可不電性連接至第一下部突片211及第三下部突片231。在第二群組G21的下部封裝401中，第一列X1'的最靠近第三側103的下部封裝401與連接至第一列X1'的最靠近第三側103的下部封裝401的第二下部突片221之間的訊號路徑S21的長度可與最大訊號路徑長度對應。在一些實施例中，在第二群組G21的下部封裝401中，第一列X1'的下部封裝401可被排列成在第三方向D3上相對於第二列X2'的下部封裝401移位。舉例而言，模組基板100的第四側104與第一列X1'的下部封裝401之間的最小距離C11可小於模組基板100的第四側104與第二列X2'的下部封裝401之間的最小距離C21。因此，可減小第二下部突片221與第二群組G21的下部封裝401之間的最大訊號路徑長度。
半導體封裝310、半導體裝置320及被動元件600可不設置於模組基板100的底表面100b上。
在一些實施例中，上部封裝400及下部封裝401的總數目可為2n+A。此處，「n」是1或大於1的自然數，且「A」是0或大於0的整數。上部封裝400及下部封裝401中的一些封裝可用作記憶體封裝。用作記憶體封裝的上部封裝400及下部封裝401的總數目可為2n。上部封裝400及下部封裝401中的其他封裝可用作預備記憶體封裝，預備記憶體封裝被設置用於其中記憶體封
裝不運行的情形中。舉例而言，當激活記憶體封裝時，可不激活預備記憶體封裝。預備記憶體封裝的總數目可為「A」。然而，上部封裝400及下部封裝401的數目及功能並非僅限於此，而是可進行各種修改。
圖1I是示出上部封裝中的一個上部封裝及第一被動元件的剖視圖。在下文中，為了易於及便於闡釋的目的，將闡述單個上部封裝。另外，將省略或簡要地提及對與上述實施例中的組件及技術特徵相同的組件及技術特徵的說明。
參照1E及圖1I，上部封裝400可包括上部基板470、上部半導體晶片480及上部模製層490。上部基板470可包括絕緣層及金屬圖案475。金屬圖案475可設置於絕緣層中且可用作電性連接路徑。金屬圖案475中的一些金屬圖案475可暴露於上部基板470的側壁處。上部基板470的側壁可與上部封裝400的側壁400s的下部部分對應。上部半導體晶片480可由上部模製層490密封且因此可不暴露於上部封裝400的側壁400s處。上部模製層490的側壁可與上部封裝400的側壁400s的上部部分對應。上部模製層490可包含絕緣聚合物。
如上所述，第一被動元件610的一部分可與上部封裝400重疊。儘管未在圖式中示出，但是當於平面圖中觀察時，第一被動元件610可與上部封裝400的側壁400s重疊。第一被動元件610可設置於模組基板100與上部基板470之間。第一被動元件610可與金屬圖案475的被暴露的部分間隔開。舉例而言，當於平
面圖中觀察時，金屬圖案475的被暴露的表面可不與第一被動元件610重疊。因此，即使在製造半導體模組1的製程中發生微小誤差，仍可防止第一被動元件610與金屬圖案475的被暴露的部分之間的電性短路。舉例而言，第一被動元件610的電極601及602中的一者及/或連接部分510及520中的一者可不與金屬圖案475的被暴露的表面接觸。
圖2是與圖1D的線III-III'對應的剖視圖以示出對根據本發明概念的一些實施例的對第二被動元件進行安裝。在下文中，為了易於及便於闡釋的目的，將闡述單個上部封裝。另外，將省略或簡要地提及對與上述實施例中的組件及技術特徵相同的組件及技術特徵的說明。
參照1A、圖1D及圖2，當於平面圖中觀察時，第二被動元件620可與上部封裝400重疊。然而，與圖1F不同，第二被動元件620可安裝於上部封裝400的底表面上。
可於上部封裝400的底表面上設置導電接墊473、第一接墊151及第二接墊152。導電接墊473、第一接墊151及第二接墊152可包含導電材料(例如，金屬)。導電接墊473可連接至上部連接端子501。
第一接墊151及第二接墊152可與導電接墊473間隔開。可在第一接墊151與第二被動元件620的第一電極601之間設置第一連接部分510。可在第二接墊152與第二被動元件620的第二電極602之間設置第二連接部分520。第二被動元件620
可藉由第一連接部分510及第二連接部分520電性連接至上部封裝400。第二被動元件620可與模組基板100的頂表面100a間隔開。
圖3A是與圖1D的線III-III'對應的剖視圖以示出根據本發明概念的一些實施例的半導體模組。圖3B是與圖1D的線IV-IV'對應的剖視圖以示出根據本發明概念的一些實施例的半導體模組。在下文中，為了易於及便於闡釋的目的，將闡述單個上部封裝。另外，將省略或簡要地提及對與上述實施例中的組件及技術特徵相同的組件及技術特徵的說明。
參照圖1A、圖1D及圖3A，可在第一被動元件610與上部封裝400之間設置第一支撐部分710。第一支撐部分710可與第一被動元件610及上部封裝400實體接觸。第一支撐部分710可包含絕緣材料且可不電性連接至第一被動元件610及上部封裝400。可藉由第一被動元件610及第一支撐部分710來防止上部封裝400的翹曲或彎曲。
參照1A、圖1D及圖3B，可在第二被動元件620與上部封裝400之間設置第二支撐部分720。第二支撐部分720可與第二被動元件620及上部封裝400實體接觸。第二支撐部分720可包含絕緣材料且可不電性連接至第二被動元件620及上部封裝400。可藉由第二被動元件620及第二支撐部分720來防止上部封裝400的翹曲或彎曲。
根據本發明概念的實施例，當於平面圖中觀察時，被動
元件的至少一部分可與上部封裝中的一個上部封裝重疊。可調整上部封裝的排列以減小突片與上部封裝之間的訊號路徑的長度。因此，可提高半導體模組的運行速度及可靠性。此外，半導體模組可具有高的容量。
儘管已參照示例性實施例闡述了本發明概念，但是對於熟習此項技術者而言將顯而易見的是，在不背離本發明概念的精神及範圍的條件下可作出各種改變及潤飾。因此，應理解，上述實施例並非限制性的而是例示性的。因此，本發明概念的範圍將藉由以下申請專利範圍及其等效形式的最廣可容許解釋來確定，且不應受上述說明的約束或限制。
1‧‧‧半導體模組
100‧‧‧模組基板
100a‧‧‧頂表面
101‧‧‧第一側
102‧‧‧第二側
103‧‧‧第三側
104‧‧‧第四側
210‧‧‧第一上部突片/上部突片
220‧‧‧第二上部突片/上部突片
230‧‧‧第三上部突片/上部突片
310‧‧‧半導體封裝
320‧‧‧半導體裝置
400‧‧‧上部封裝
410‧‧‧第一封裝
420‧‧‧第二封裝
600‧‧‧被動元件
610‧‧‧第一被動元件
620‧‧‧第二被動元件
630‧‧‧第三被動元件
A10、A20、B10、B20、C10、C20‧‧‧最小距離
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
G10‧‧‧第一群組
G20‧‧‧第二群組
I-I'‧‧‧線
II‧‧‧區域
L‧‧‧長度
R1‧‧‧第一區域
R2‧‧‧第二區域
R3‧‧‧第三區域
W‧‧‧寬度
X1‧‧‧第一列/列
X2‧‧‧第二列/列
Claims (19)
- 一種半導體模組，包括：模組基板，具有與第一方向平行的第一側；多個上部封裝，設置於所述模組基板的頂表面上且排列在沿著所述第一方向延伸的多個列上；其中所述多個列中的第一列的所述上部封裝被排列成在所述第一方向上相對於所述多個列中的第二列的所述上部封裝移位，其中所述模組基板包括：第一區域，設置於所述模組基板的所述第一側與所述第二列的所述上部封裝之間；第二區域，設置於所述第一列的所述上部封裝與所述第二列的所述上部封裝之間；以及第三區域，設置於所述模組基板的另一側與所述第一列的最外上部封裝之間以及所述另一側與所述第二列的最外上部封裝之間，第一被動元件，包括第一部分及第二部分，其中所述第一被動元件的所述第一部分設置在所述第二列的所述上部封裝中的一者的底表面與所述模組基板的所述頂表面之間，且所述第一被動元件的所述第二部分設置在所述第一區域中且不設置在所述第二列的所述上部封裝的所述一者的所述底表面與所述模組基板的所述頂表面之間；第二被動元件，包括第一部分及第二部分， 其中所述第二被動元件的所述第一部分設置在所述第一列的所述上部封裝中的一者的底表面與所述模組基板的所述頂表面之間，且所述第二被動元件的所述第二部分設置在所述第二區域中且不設置在所述第一列的所述上部封裝的所述一者的所述底表面與所述模組基板的所述頂表面之間；以及第三被動元件，包括第一部分及第二部分，其中所述第三被動元件的所述第一部分設置在所述第一列的所述最外上部封裝的底表面與所述模組基板的所述頂表面之間，且所述第三被動元件的所述第二部分設置在所述第三區域中且不設置在所述第一列的所述最外上部封裝的所述底表面與所述模組基板的所述頂表面之間；且其中所述模組基板的所述另一側在與所述第一方向不同的方向上延伸且與所述第一側相鄰。
- 如申請專利範圍第1項所述的半導體模組，其中所述另一側與在所述第一列的所述最外上部封裝之間的最小距離小於所述另一側與在所述第二列的所述最外上部封裝之間的最小距離。
- 如申請專利範圍第1項所述的半導體模組，更包括：突片，所述突片鄰近所述第一側，位於所述模組基板的所述頂表面上。
- 如申請專利範圍第3項所述的半導體模組，其中所述第一列的所述上部封裝中的每一者具有與第二方向平行的長軸，其中所述第二列的所述上部封裝中的每一者具有與所述第一 方向平行的長軸，其中所述第二列的所述上部封裝較所述第一列的所述上部封裝更靠近所述突片，且其中所述第二方向與所述第一方向垂直。
- 如申請專利範圍第3項所述的半導體模組，其中所述突片與所述上部封裝之間的最小距離小於所述模組基板的第二側與所述上部封裝之間的最小距離，且其中所述模組基板的所述第二側與所述第一側相對。
- 如申請專利範圍第1項所述的半導體模組，更包括：下部封裝，安裝於所述模組基板的底表面上且沿與所述第一方向平行的列排列，其中第一列的所述下部封裝被排列成在所述第一方向上相對於第二列的所述下部封裝移位。
- 如申請專利範圍第1項所述的半導體模組，其中所述上部封裝中的每一者包括：封裝基板；記憶體晶片，安裝於所述封裝基板上；以及模製層，覆蓋所述封裝基板上的所述記憶體晶片。
- 如申請專利範圍第1項所述的半導體模組，更包括：連接部分，所述連接部分設置於所述第二列的所述上部封裝的所述一者與所述第一被動元件之間，其中所述第一被動元件經由所述連接部分連接至所述第二列的所述上部封裝的所述一者。
- 一種半導體模組，包括：模組基板，所述模組基板具有：第一側；與所述第一側相對的第二側；與所述第一側相鄰的第三側；與所述第三側相對的第四側；以及第一區域；多個突片，設置於所述模組基板的頂表面上，所述多個突片鄰近所述第一側；多個記憶體封裝，安裝於所述模組基板的所述頂表面上且排列在沿著第一方向延伸的多個列上；以及被動元件，包括第一部分及第二部分且安裝於所述模組基板的所述頂表面上，其中所述模組基板的所述第一側在所述第一方向上延伸，其中所述記憶體封裝包括：多個第一封裝，在平面圖中設置在所述多個列的第一列中；以及多個第二封裝，在平面圖中設置在所述多個列的第二列中且較所述第一封裝更靠近所述多個突片，其中當於平面圖中觀察時，所述第一區域設置於所述多個突片與所述第二封裝之間；且其中所述被動元件的所述第一部分設置在所述第二封裝中的一者的底表面與所述模組基板的所述頂表面之間，且所述被動元件的所述第二部分設置在所述第一區域中且不設置在所述第二封裝的所述一者的所述底表面與所述模組基板的所述頂表面之間。
- 如申請專利範圍第9項所述的半導體模組，其中所述第三側與所述第一封裝之間的最小距離小於所述第三側與所述第二封裝之間的最小距離。
- 如申請專利範圍第9項所述的半導體模組，其中所述記憶體封裝中的一些記憶體封裝構成第一群組，其中所述記憶體封裝中的其他記憶體封裝構成第二群組，其中所述第二群組的所述記憶體封裝較所述第一群組的所述記憶體封裝更靠近所述模組基板的所述第四側，其中所述突片包括：第一突片，鄰近所述第三側；以及第二突片，較所述第一突片更靠近所述第四側，其中所述第一突片電性連接至所述第一群組的所述記憶體封裝，且其中所述第二突片電性連接至所述第二群組的所述記憶體封裝。
- 如申請專利範圍第11項所述的半導體模組，其中在所述第一群組中，所述第一封裝在所述第一方向上相對於所述第二封裝移位，且其中在所述第二群組中，所述第一封裝在與所述第一方向相反的方向上相對於所述第二封裝移位。
- 如申請專利範圍第12項所述的半導體模組，更包括：邏輯封裝，安裝於所述模組基板的所述頂表面上， 其中當於平面圖中觀察時，所述邏輯封裝設置於所述第一群組的所述記憶體封裝與所述第二群組的所述記憶體封裝之間。
- 如申請專利範圍第13項所述的半導體模組，其中所述突片更包括設置於所述第一突片與所述第二突片之間的第三突片，且其中所述第三突片電性連接至所述邏輯封裝。
- 如申請專利範圍第13項所述的半導體模組，更包括：半導體裝置，安裝於所述模組基板的所述頂表面上，其中所述半導體裝置包括串列存在偵測(SPD)晶片。
- 一種半導體模組，包括：模組基板，具有第一側及第二側，所述第一側及所述第二側沿著第一方向延伸；多個突片，鄰近所述第一側，位於所述模組基板的頂表面上；多個記憶體封裝，安裝於所述模組基板的所述頂表面上且在沿著所述第一方向延伸的多個列中排列；以及被動元件，包括第一部分及第二部分，其中所述記憶體封裝包括：多個第一封裝，設置在所述多個列中的第一列中；以及多個第二封裝，在平面圖中設置在所述多個列中的第二列中且較所述第一封裝更靠近所述多個突片，其中所述第一封裝中的每一者具有與第二方向平行的長軸，所述第二方向實質上垂直於所述第一方向， 其中所述第二封裝中的每一者具有與所述第一方向平行的長軸，其中當於平面圖中觀察時，所述模組基板包括設置於所述第一封裝與所述第二封裝之間的區域；且其中所述被動元件的所述第一部分設置在所述第一封裝中的一者的底表面與所述模組基板的所述頂表面之間，且所述被動元件的所述第二部分設置在所述區域中且不設置在所述第一封裝的所述一者的所述底表面與所述模組基板的所述頂表面之間。
- 如申請專利範圍第16項所述的半導體模組，其中多個突片與所述記憶體封裝之間的最小距離小於所述模組基板的所述第二側與所述記憶體封裝之間的最小距離。
- 如申請專利範圍第16項所述的半導體模組，其中所述模組基板更具有與所述第一側相鄰的第三側、以及與所述第三側相對的第四側，且其中所述第三側與所述第一封裝之間的最小距離小於所述第三側與所述第二封裝之間的最小距離。
- 如申請專利範圍第18項所述的半導體模組，其中所述第四側與所述第一封裝之間的最小距離小於所述第四側與所述第二封裝之間的最小距離。
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