JP5933354B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば、半田ボールを有する半導体装置に関する。
特許文献１には、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置が開示されている。ＢＧＡ型の半導体装置は、アレイ状に配列された半田ボールを有している。さらに、実装基板上では、半田ボールの間に配線が通る構成となっている。すなわち、ある半田ボールと接続された配線が、他の半田ボールと接続されないように、半田ボール間の隙間に配線が形成される。
米国特許７００９１１５号明細書（図５Ｂ）
半導体装置の高機能化、高速化、小型化に伴い、ボール数（信号線）の増加と狭ピッチ化が要求されている。狭ピッチのＢＧＡでは、ボール間を通る配線数が少なくなってしまう。特許文献１では、ボール間に配線を通すために、一部の半田ボールを抜いている。したがって、ボール数、すなわち、信号数が減少してしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は多層配線基板とメモリとを備え、多層配線基板に設けられた複数のアドレス配線が、第１の配線層で形成された第１のアドレス配線と、第２の配線層で形成された第２のアドレス配線を含み、前記第１及び第２の配線層のそれぞれにおいて、前記半田ボール群の半田ボールからの前記第１及び第２のアドレス配線が、それぞれ、前記第１のメモリから前記第ｎのメモリまで順番に引き回されている。
上記一実施の形態によれば、信号数を多くすることができる。
半導体装置の全体構成を模式的に示す平面図である。 図１のＩＩ−ＩＩ断面図である。 実施の形態１にかかる半導体装置において、表面配線層のアドレス配線と接続されるボールのレイアウトを示す平面図である。 実施の形態１にかかる半導体装置において、裏面配線層のアドレス配線と接続されるボールのレイアウトを示す平面図である。 アドレス配線の接続構成を模式的に示す断面図である。 実施の形態１にかかる半導体装置において、表面配線層のデータ配線と接続されるボールのレイアウトを示す平面図である。 実施の形態１にかかる半導体装置において、裏面配線層のデータ配線と接続されるボールのレイアウトを示す平面図である。 実施の形態２にかかる半導体装置において、データ配線と接続されるボールのレイアウトを示す平面図である。 実施の形態３にかかる半導体装置において、データ配線と接続されるボールのレイアウトを示す平面図である。 実施の形態４にかかる半導体装置において、表面配線層のアドレス配線と接続されるボールのレイアウトを示す平面図である。 実施の形態４にかかる半導体装置において、裏面配線層のアドレス配線と接続されるボールのレイアウトを示す平面図である。
実施の形態１．
本実施の形態にかかる半導体装置の構成について、図１、及び図２を用いて説明する。図１は、半導体装置の構成を模式的に示す平面図である。図２は、図１のＩＩ−ＩＩ断面図である。
図１に示すように、半導体装置は、実装基板１０と、第１メモリ３１と、第２メモリ３２、第３メモリ３３、第４メモリ３４と、コントローラ５０とを有している。例えば、第１メモリ３１、第２メモリ３２、第３メモリ３３、及び第４メモリ３４は、それぞれ８ビットのＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリである。したがって、第１メモリ３１〜第４メモリ３４は、全体として３２ビットのメモリとなっている。コントローラ５０は、第１メモリ３１と、第２メモリ３２、第３メモリ３３、及び第４メモリ３４に対するデータの書き込み、及びデータの読み出しを制御する。例えば、第１メモリ３１、第２メモリ３２、第３メモリ３３、及び第４メモリ３４は、周波数が８００ＭＨｚ、１０６６ＭＨｚ、１３３３ＭＨｚ、１６００ＭＨｚ、１８６６ＭＨｚ、２１３３ＭＨｚ、２４００ＭＨｚ、又は２６６６ＭＨｚのＤＤＲ３メモリである。ここでは、１６００ＭＨｚのＤＤＲ３メモリの一例について説明する。なお、ＤＤＲ３メモリでは、ＤＤＲ１メモリ、ＤＤＲ２メモリとは異なりＦｌｙ−ｂｙ配線が必要となる。このため、本実施の形態はＤＤＲ３メモリに好適に利用される。もちろん、本実施の形態はＤＤＲ３メモリに限定されるものではない。
コントローラ５０は、ＢＧＡ型の半導体パッケージである。図２に示すように、コントローラ５０と実装基板１０とは、第１ボール群５によって接続されている。第１ボール群５は、複数の第１ボール５００を有している。第１ボール群５の第１ボール５００は、アレイ状に配列されている。第１ボール群５の第１ボール５００は、半田ボールであり、コントローラ５０を実装基板１０上に実装するために用いられる。すなわち、第１ボール群５の第１ボール５００を介して、コントローラ５０が実装基板１０に実装される。
第１メモリ３１〜第４メモリ３４は、それぞれＢＧＡ型の半導体パッケージである。したがって、図２に示すように、第１メモリ３１と実装基板１０とは、第２ボール群３によって接続されている。第２ボール群３は、複数の第２ボール３００を有している。第２ボール群３の第２ボール３００は、アレイ状に配列されている。第２ボール群３の第２ボール３００は、半田ボールであり、第１メモリ３１を実装基板１０上に実装するために用いられる。すなわち、第２ボール群３の第２ボール３００を介して第１メモリ３１が実装基板１０に実装される。なお、第２メモリ３２〜第４メモリ３４のそれぞれについても、第１メモリ３１と同様の構成を有している。第１メモリ３１〜第４メモリ３４は、同じ８ビットのＤＤＲ３メモリであって、同数の第２ボール３００によって、実装基板１０に実装される。
実装基板１０は、複数の配線層を有する多層配線基板である。例えば、実装基板１０は、４層の配線層を有している。そして、実装基板１０の表面（半田面、すなわち、半田ボールの搭載面）に設けられた表面配線層１１と、その反対面に設けられた裏面配線層１２が信号線となる（図２参照）。表面配線層１１と裏面配線層１２以外の２つの配線層は、グランド線、又は電源線に用いられるものであるため、説明を省略する。もちろん、実装基板１０は４層構造の多層配線基板に限られるものではない。実装基板１０は、２層以上の配線層を有していればよい。
実装基板１０には、アドレス配線２０と、データ配線２１〜２４が形成されている。アドレス配線２０、及びデータ配線２１〜２４は、表面配線層１１、及び裏面配線層１２によって形成されている。そして、データ配線２１は、コントローラ５０と第１メモリ３１とを接続する。具体的には、データ配線２１は、第１ボール群５の第１ボール５００を介して、コントローラ５０と接続される。また、データ配線２１は、第２ボール群３の第２ボール３００を介して、第１メモリ３１と接続されている。
データ配線２２〜データ配線２４についても、データ配線２１と同様の構成を有している。すなわち、データ配線２２〜データ配線２４は、それぞれ、第１ボール群５の第１ボール５００を介して、コントローラ５０と接続される。また、データ配線２２は、第２ボール群３の第２ボール３００を介して、第２メモリ３２と接続される。同様に、データ配線２３は、第２ボール群３の第２ボール３００を介して、第３メモリ３３と接続され、データ配線２４は、第２ボール群３の第２ボール３００を介して、第４メモリ３４と接続される。
アドレス配線２０は、コントローラ５０を第１メモリ３１〜第４メモリ３４と接続する。すなわち、アドレス配線２０は、第１ボール群５の第１ボール５００を介して、コントローラ５０と接続されている。また、アドレス配線２０は、第２ボール群３の第２ボール３００を介して、第１メモリ３１〜第４メモリ３４と接続されている。アドレス配線２０は、表面配線層１１、又は裏面配線層１２で形成されている。
ここで、１本のアドレス配線２０は、第１メモリ３１〜第４メモリに接続されている。そして、アドレス配線２０は、フライバイ（Ｆｌｙ−ｂｙ）配線となっている。これにより、共通のアドレス信号が第１メモリ３１〜第４メモリに入力され、同じアドレスが指定されることになる。したがって、コントローラ５０からのアドレス配線２０は、第１メモリ３１から第４メモリ３４まで順番に引き回されている。そして、第４メモリまで引き回されたアドレス配線２０は、キャパシタを介してグランドに接続されている。
次に、図３、及び図４を用いて、アドレス配線２０の接続構成について、詳細に説明する。図３は、表面配線層１１で形成されたアドレス配線２０の接続構成を模式的に示す図である。図４は、裏面配線層１２で形成されたアドレス配線２０の接続構成を模式的に示す図である。なお、裏面配線層１２は、後述するように、実装基板１０に設けられたビアを介して、半田ボールと接続される。
図３、及び図４は、コントローラ５０と接続される第１ボール５００の配列を示している。すなわち、図３、及び図４は、実装基板１０側から見た平面図であり。ボール配置を模式的に示している。図３、及び図４に示すように、コントローラ５０には、第１ボール５００が接続されている。なお、図３、及び図４では、一部の第１ボール５００について省略している。同様に、第１メモリ３１〜第４メモリ３４には、第２ボール３００が接続されている。第１ボール５００は、ほぼ一定の間隔でアレイ状に配列されている。第２ボール３００は、ほぼ一定の間隔でアレイ状に配列されている。例えば、ボール間を１ｍｍとすることができる。
ここで、第１ボール５００のうち、表面配線層１１で形成されたアドレス配線２０に接続された半田ボールを表面層用ボール５０１とする（図３参照）。第２ボール３００のうち、表面配線層１１で形成されたアドレス配線２０に接続された半田ボールを表面層用ボール３０１とする。すなわち、表面層用ボール３０１は、表面配線層１１を介して、表面層用ボール５０１に接続されている。
同様に、第１ボール５００のうち、裏面配線層１２で形成されたアドレス配線２０に接続された半田ボールを裏面層用ボール５０２とする（図４参照）。平面視において、裏面層用ボール５０２は、表面層用ボール５０１の左側、すなわち、内側に配置されている。第２ボール３００のうち、裏面配線層１２で形成されたアドレス配線２０に接続された半田ボールを裏面層用ボール３０２とする。すなわち、裏面層用ボール５０２は、裏面配線層１２を介して、裏面層用ボール３０２に接続されている。裏面層用ボール３０２は、平面視において、表面層用ボール３０１よりも下側、すなわち、コンデンサＣ側に配置されている。
さらに、第１ボール５００のうち、実装基板１０上のクロック配線に接続されるクロック用ボール５０５とする。平面視において、クロック用ボール５０５は、コントローラ５０の角部、及びその周辺に配置されている。クロック用ボール５０５は、第１メモリ３１〜第４メモリ３４のクロック端子（図示せず）に接続される。
図３に示すように、第１ボール５００は、１４個の表面層用ボール５０１を含んでいる。すなわち、実装基板１０には、表面配線層１１で形成されたアドレス配線２０が１４本設けられている。１４個の表面層用ボール５０１は、横２列×縦７列でまとまって配列されている。同様に、第１ボール５００は、１４個の裏面層用ボール５０２を含んでいる。すなわち、実装基板１０には、裏面配線層１２で形成されたアドレス配線２０が１４本設けられている。１４個の裏面層用ボール５０２は、横２列×縦７列でまとまって配列されている。なお、１４本のアドレス配線２０の一部は、シールド配線や制御信号線となっていてもよい。すなわち、アドレス配線２０には、アドレス信号やそれに関連するアドレス関連信号が伝送される。そして、１４本のアドレス配線２０には、アドレス信号がパラレルに伝送される。
ここでは、アドレス配線２０に接続される表面層用ボール５０１と裏面層用ボール５０２とを同数としているが、異なる数としてもよい。たとえば、配線の引き回しを考慮して、裏面層用ボール５０２の数を、表面層用ボール５０１よりも多くしてもよい。
表面層用ボール５０１と接続されたアドレス配線２０、及び裏面層用ボール５０２と接続されたアドレス配線２０は、それぞれ、フライバイ配線となっている。したがって、表面配線層１１で形成されたアドレス配線２０は、表面層用ボール５０１の位置から第１メモリ３１の表面層用ボール３０１の位置まで引き回される。さらに、アドレス配線２０は、第１メモリ３１の表面層用ボール３０１の位置から第２メモリ３２の表面層用ボール３０１の位置、第３メモリ３３の表面層用ボール３０１の位置、及び第４メモリ３４の表面層用ボール３０１の位置まで、順番に引き回される。さらに、第４メモリ３４の位置から引き回されたアドレス配線２０は、コンデンサＣを介して、実装基板１０上のグランドに接続されている。このように、アドレス配線２０を構成する表面配線層１１のパターンは分岐されないレイアウトになっている。すなわち、アドレス配線２０を構成する表面配線層１１のパターンは、一筆書き状になっている。
同様に、裏面配線層１２で形成されたアドレス配線２０は、裏面層用ボール５０２の位置から第１メモリ３１の裏面層用ボール３０２の位置まで引き回される。さらに、アドレス配線２０は、第１メモリ３１の裏面層用ボール３０２の位置から第２メモリ３２の裏面層用ボール３０２の位置、第３メモリ３３の裏面層用ボール３０２、及び第４メモリ３４の裏面層用ボール３０２まで、順番に引き回される。さらに、第４メモリ３４の位置から引き回されたアドレス配線２０は、コンデンサＣを介して、実装基板１０上のグランドに接続されている。アドレス配線２０を構成する裏面配線層１２のパターンは分岐されないレイアウトになっている。すなわち、アドレス配線２０を構成する裏面配線層１２のパターンは、一筆書き状になっている。
平面視において、表面層用ボール５０１は、裏面層用ボール５０２よりもコントローラ５０の端部側に配置されている。すなわち、表面層用ボール５０１は、裏面層用ボール５０２よりも、メモリ側のコントローラ５０の外形端に近い位置に配置される。そして、表面層用ボール５０１は、裏面層用ボール５０２よりも第１メモリ３１〜第４メモリ３４の近くに配置されている。ここでは、表面層用ボール５０１が第１ボール群５の最外周列（図３、及び図４における右端列）と最外周列の左隣の列（以下、２列目）に配置されている。裏面層用ボール５０２は、第１ボール群５の２列目の左隣の列（以下、３列目）と３列目と左隣の列（以下、４列目）に配置されている。
そして、アドレス配線２０は、隣接するアドレス配線２０やその他の配線と接続されないようにレイアウトされている。例えば、表面配線層１１で形成されたアドレス配線２０は、他の配線や半田ボール用のランドを避けて引き回されている。
このように、フライバイ接続における複数のアドレス配線２０の一部のアドレス配線は、表面配線層１１で形成され、表面層用ボール５０１と表面層用ボール３０１とを接続している。また、残りのアドレス配線２０は、裏面配線層１２で形成され、裏面層用ボール５０２と裏面層用ボール３０２とを接続している。すなわち、アドレス配線２０は、第１の配線層と接続されるアドレス配線２０と、第１の配線層とは異なる第２の配線層で接続されるアドレス配線２０に分けられている。
このようにすることで、アレイ状の第１ボール５００間を通るアドレス配線２０の本数を少なくすることができる。また、１６００ＭＨｚの高周波を扱うＤＤＲ３間の配線については、ボール間２本配線では、干渉が発生する場合がある。よって、ボール間１本配線とする必要がある。第１ボール５００のピッチを狭くすることができ、信号線数を多くすることができる。また、ボール数が多いため、グランド数を十分多くすることができる。すなわち、第１ボール群５に含まれるグランド用の第１ボール５００の数を多くすることができるため、ノイズ耐性を向上することができる。さらに、アドレス配線２０を２つにグルーピングすることで、配線レイアウトの設計を容易に行うことができる。もちろん、アドレス配線２０を３層上にグルーピングすることも可能である。
さらに、平面視において、表面配線層１１で形成されたアドレス配線２０の表面層用ボール５０１をコントローラ５０の外周側に配置している。こうすることで、表面配線層１１で形成されたアドレス配線２０を引き回すために第１ボール５００を抜く必要がなくなる。ボールをより多く配置することができる。すなわち、アレイ状の第１ボール５００を等間隔に配置することができる。アレイ状のコントローラ５０の一部を抜く必要がなくなるため、信号数を多くとることができる。また、ボール数が多いため、グランド数を十分多くすることができる。すなわち、第１ボール群５に含まれるグランド用の第１ボール５００の数を多くすることができるため、ノイズ耐性を向上することができる。
また、表面層用ボール３０１の少なくとも一部の半田ボールを第１メモリ３１〜第４メモリ３４に最も近い最外周列に配置する。こうすることで、配線長を短くすることができ、信号遅延を低減することができる。
次に、表面配線層１１で形成されたアドレス配線２０と、裏面配線層１２で形成されたアドレス配線２０の断面構造について、図５を用いて説明する。図５は、実装基板１０の構成を模式的に示す断面図である。図５では、第１メモリ３１と第２メモリ３２のみを示しているが、第３メモリ３３と第４メモリ３４についても同様の断面構造となっている。
図５に示すように、裏面層用ボール５０２は、ランド１４の上に配置されている。同様に、表面層用ボール５０１は、ランド１３の上に配置されている。表面層用ボール３０１は、ランド１５の上に配置されている。裏面層用ボール３０２はランド１６の上に配置されている。ランド１３とランド１５は表面配線層１１を介して接続されている。すなわち、ランド１３とランド１５とを接続するアドレス配線２０ａは、表面配線層１１で形成されている。ここで、表面配線層１１で形成されたアドレス配線２０ａは、隣接するアドレス配線２０のランド１３の間を通るように、形成される。すなわち、表面配線層１１で形成されたアドレス配線２０ａは、他のアドレス配線２０のランド１３や第１ボール５００と接触しないように引き回される。ランド１３〜１６は、表面配線層１１によって形成されている。
図５では図示されていないが、第１メモリ３１の直下のランド１５と、第２メモリ３２の直下のランド１５は、表面配線層１１のパターンによって接続されている。同様に、アドレス配線２０ａとなる表面配線層１１のパターンは、第３メモリ３３と第４メモリ３４の直下のランドにも接続される。例えば、他のアドレス配線２０のランド１５、１６の間を引き回された表面配線層１１のパターンによって、第１メモリ３１〜第４メモリ３４の直下のランド１５が接続される。このようにすることで、表面配線層１１によって形成されたアドレス配線２０ａで、第１メモリ３１〜第４メモリ３４をフライバイ接続することができる。
裏面配線層１２は、実装基板１０を貫通するビア配線１７、及びビア配線１８と接続されている。さらに、ビア配線１７は、ランド１４と接続されている。ビア配線１８はランド１６と接続されている。裏面配線層１２は、ビア配線１８、及びビア配線１７と接続されている。よって、ランド１４はビア配線１７を介して裏面配線層１２と接続され、ランド１６はビア配線１８を介して裏面配線層１２と接続されている。ランド１４は、ビア配線１７、裏面配線層１２、及びビア配線１８を介してランド１６と接続される。したがって、第１メモリ３１〜第４メモリ３４の直下に設けられたランド１６を接続するアドレス配線２０ｂが裏面配線層１２によって形成される。
アドレス配線２０ｂは、フライバイ配線となっているため、複数のビア配線１８を有している。すなわち、１つのアドレス配線２０ｂが、第１メモリ３１〜第４メモリ３４と接続されるため、４つのビア配線１８を有している。また、ビア配線１７は、ランド１４の表面層用ボール５０１の位置からずれた位置に配置されている。すなわち、平面視において、裏面層用ボール５０２とビア配線１７とが重複しないように配置されている。
裏面配線層１２で形成されるアドレス配線２０ｂでは、裏面層用ボール５０２の近傍でビア配線１７に接続される。従って、裏面配線層１２で形成されるアドレス配線２０は、他のアドレス配線２０のランド１３、１４の間を通す必要が無い。一方、表面配線層１１で形成されるアドレス配線２０ａは、他のアドレス配線２０のランド１３の間を通るように形成する必要がある。ランド１３をランド１４よりもコントローラ５０の外形端側に配置する。こうすることで、ランド１４を等間隔で配置することができる。よって、信号数を増やすことができる。
次に、データ配線２１〜２４の接続構成について、図６、図７を用いて説明する。図６は、表面配線層１１で形成されたデータ配線２１〜データ配線２４の構成を模式的に示す平面図である。図７は、裏面配線層１２で形成されたデータ配線２１〜データ配線２４の構成を模式的に示す平面図である。なお、データ配線２１〜データ配線２４は、アドレス配線２０と異なり、フライバイ配線となっていない。フライバイ接続以外の断面構造は図５と基本的に同じとなっている。
図６に示すように、第１ボール５００の中で、表面配線層１１で形成されたデータ配線２１〜２４と接続された半田ボールを、表面層用ボール５０３ａ〜５０３ｄとする。さらに、表面層用ボール５０３ａ〜５０３ｄの中で、第１メモリ３１と接続される半田ボールを表面層用ボール５０３ａとし、第２メモリ３２と接続される半田ボールを表面層用ボール５０３ｂとする。同様に、第３メモリ３３と接続される半田ボールを表面層用ボール５０３ｃとし、第４メモリ３４と接続される半田ボールを表面層用ボール５０３ｄとする。
表面層用ボール５０３ａ〜表面層用ボール５０３ｄのそれぞれは、６個ずつ設けられている。そして、表面層用ボール５０３ａ〜表面層用ボール５０３ｄは、上述したようなランドを介して、表面配線層１１のデータ配線２１〜２４とそれぞれ接続される
第１メモリ３１〜第４メモリ３４のそれぞれにおいて、表面配線層１１で形成されたデータ配線２１〜２４と接続される半田ボールを表面層用ボール３０３とする。第１メモリ３１〜第４メモリ３４のそれぞれは、６個の表面層用ボール３０３と接続されている。
図７に示すように、第１ボール５００の中で、裏面配線層１２で形成されたデータ配線２１〜２４と接続された半田ボールを、裏面層用ボール５０４ａ〜５０４ｄとする。さらに、裏面層用ボール５０４ａ〜５０４ｄの中で、第１メモリ３１と接続される半田ボールを裏面層用ボール５０４ａとし、第２メモリ３２と接続される半田ボールを裏面層用ボール５０４ｂとする。同様に、第３メモリ３３と接続される半田ボールを裏面層用ボール５０４ｃとし、第４メモリ３４と接続される半田ボールを裏面層用ボール５０４ｄとする。
裏面層用ボール５０４ａ〜裏面層用ボール５０４ｄのそれぞれは、６個ずつ設けられている。そして、裏面層用ボール５０４ａ〜裏面層用ボール５０４ｄは、上述したようなランドを介して、裏面配線層１２のデータ配線２１〜２４とそれぞれ接続される
第１メモリ３１〜第４メモリ３４のそれぞれにおいて、裏面配線層１２で形成されたデータ配線２１〜２４と接続される半田ボールを裏面層用ボール３０４とする。第１メモリ３１〜第４メモリ３４のそれぞれは、６個の裏面層用ボール３０４と接続されている。
６個の表面層用ボール５０３ａと、６個の裏面層用ボール５０４ａが設けられている。従って、第１メモリ３１は、６個の表面層用ボール３０３と、６個の裏面層用ボール３０４とに接続されている。換言すると、実装基板１０には、第１メモリ３１と接続されるデータ配線２１が１２本設けられている。そして、１２本のデータ配線２１を表面配線層１１形成されたデータ配線２１と裏面配線層１２で形成されたデータ配線２１に分けている。同様に、第２メモリ３２〜第４メモリ３４は、それぞれ、６個の表面層用ボール３０３と、６個の裏面層用ボール３０４とに接続されている。換言すると、実装基板１０にはデータ配線２２、データ配線２３、及びデータ配線２４が１２本ずつ設けられている。そして、データ配線２１〜データ配線２４のそれぞれは、表面配線層１１で形成されたデータ配線と、裏面配線層１２で形成されたデータ配線を６本ずつ有している。これにより、半田ボールを抜く必要が無くなるため、信号数を増やすことができる。
平面視において、表面層用ボール５０３ａは、裏面層用ボール５０４ａよりも、コントローラ５０の外周側に配置されている。同様に、平面視において、表面層用ボール５０３ｂ〜５０３ｄは、裏面層用ボール５０４ｂ〜５０４ｄよりも、それぞれコントローラ５０の外周側に配置されている。具体的には、最外周列と、２列目とに、表面層用ボール５０３ａが配置されている。そして、３列目と４列目に裏面層用ボール５０４ａが配置されている。このように、６個の表面層用ボール５０３ａと６個の裏面層用ボール５０４ａは、それぞれ隣接して配列されている。
１２本のデータ配線２１の一部は、シールド配線や制御信号線となっていてもよい。すなわち、データ配線２１には、データ信号やそれに関連するデータ関連信号が伝送される。また、データ配線２２、データ配線２３、及びデータ配線２４のそれぞれも１２本ずつ設けられている。そして、データ配線２２、データ配線２３、及びデータ配線２４データ信号やデータ関連信号を伝送する。
例えば、６個の表面層用ボール３０３が４ビットのデータをパラレルに伝送しているため、４個の表面層用ボール３０３がデータ信号の伝送に使用され、残りの２個の表面層用ボール３０３はデータ関連信号の伝送に使用される。同様に、裏面層用ボール３０４も４ビットのデータをパラレルに伝送しているため、２個の表面層用ボール３０３はデータ関連信号の伝送に使用される。
平面視において、裏面層用ボール５０４ａ〜裏面層用ボール５０４ｄは、表面層用ボール５０３ａ〜表面層用ボール５０３ｄよりも、コントローラ５０の内側に配置されている。これにより、アドレス配線２０と同様に、データ配線２１〜データ配線２４を容易に引き回すことができる。すなわち、表面配線層１１で形成される配線をコントローラ５０の外周側に配置する。こうすることで、容易に、表面配線層１１のパターンを引き回すことができる。また、データ配線２１〜２４と接続される表面層用ボール５０３ａ〜５０３ｄ、裏面層用ボール５０４ａ〜裏面層用ボール５０４ｄの間の第１ボール５００をシールド配線用の半田ボール５０６としてもよい。例えば、表面層用ボール５０３ａと表面層用ボール５０３ｂとの間に設けられ第１ボール５００をシールド配線用の半田ボール５０６としてもよい。これにより、シールド性能を向上することができる。もちろん、他の表面層用ボール５０３ａ〜５０３ｄ、及び裏面層用ボール５０４ａ〜５０４ｄのいずれの間の半田ボールをシールド配線用の半田ボールとしてもよい。
さらに、第１ボール５００を、メモリ毎にグループ化して配列する。すなわち、データ配線２１と接続される表面層用ボール５０３ａと裏面層用ボール５０４ａをまとめて配置する。同様に、データ配線２２と接続される表面層用ボール５０３ｂと裏面層用ボール５０４ｂをまとめて配置する。また、表面層用ボール５０３ｃ、及び裏面層用ボール５０４ｃについてもまとめて配置し、裏面層用ボール５０４ｄ、及び表面層用ボール５０３ｄについてもまとめて配置する。こうすることで、レイアウト設計を容易に行うことができる。
実施の形態２．
次に、実施の形態２にかかる半導体装置について、図８を用いて説明する。図８は、データ配線２１〜２４と接続される半田ボールのレイアウトを示す図である。本実施の形態では、半田ボールとメモリの配置が、実施の形態１と異なっている。なお、半導体装置の基本的構成については、実施の形態１と同様であるため、適宜説明を省略する。
本実施の形態では、メモリ毎に、半田ボールと接続される配線層が異なっている。具体的には、第１メモリ３１では、全てのデータ配線２１と接続される全ての半田ボールが、表面層用ボール３０３となっている。同様に、第３メモリ３３では、全てのデータ配線２３と接続される全ての半田ボールが、表面層用ボール３０３となっている。一方、第２メモリ３２では、全てのデータ配線２２と接続される全ての半田ボールが、裏面層用ボール３０４となっている。同様に、第４メモリ３４では、全てのデータ配線２４と接続される全ての半田ボールが、裏面層用ボール３０４となっている。１つのメモリに接続される複数のデータ配線が、表面配線層１１又は裏面配線層１２のどちらかで形成される。このように、第１ボール５００をグルーピングすることで、レイアウト設計を容易に行うことができる。
さらに、第１ボール５００を、メモリ毎にグループ化して配列する。すなわち、データ配線２１と接続される表面層用ボール５０３ａをまとめて配置する。同様に、データ配線２２と接続される裏面層用ボール５０４ｂをまとめて配置する。また、データ配線２３と接続される表面層用ボール５０３ｃをまとめて配置する。データ配線２４と接続される裏面層用ボール５０４ｄをまとめて配置する。こうすることで、レイアウト設計を容易に行うことができる。さらに、各メモリにおけるデータ配線の配線長を揃えることができる。よって、データを確実に取り込むことができる。
そして、第１メモリ３１〜第４メモリ３４のうち、表面層用ボール３０３を接続されるメモリと、裏面層用ボール３０４と接続されるメモリが交互に配置されている。したがって、裏面層用ボール３０４と接続される第２メモリ３２の両側には、表面層用ボール３０３と接続される第１メモリ３１と第３メモリ３３が配置されることになる。同様に、表面層用ボール３０３と接続される第３メモリ３３の両側には、裏面層用ボール３０４と接続される第２メモリ３２と第４メモリ３４とが配置されることになる。このようにすることで、容易に設計を行うことができる。
また、各メモリのデータ配線間にシールド配線を設けることができる。例えば、表面層用ボール５０３ａと表面層用ボール５０３ｃとの間の半田ボールを、シールド配線用の半田ボール５０６とすることができる。同様に、裏面層用ボール５０４ｂと裏面層用ボール５０４ｄとの間の半田ボールを、シールド配線用の半田ボール５０６とすることができる。これにより、シールド性を向上することができる。
さらに、第１メモリ３１〜第４メモリ３４が千鳥配置になっている。そして、第１メモリ３１からコントローラ５０までの距離と、第３メモリ３３からコントローラ５０までの距離は、等しくなっている。また、第２メモリ３２からコントローラ５０までの距離と、第４メモリ３４からコントローラ５０までの距離は、等しくなっている。第１メモリ３１からコントローラ５０までの距離が、第２メモリ３２からコントローラ５０までの距離よりも遠くなっている。すなわち、表面層用ボール３０３と接続されるメモリは裏面層用ボール３０４と接続されるメモリよりも、コントローラまでの距離が遠くなっている。こうすることで、データ配線２１〜データ配線２４の配線長を揃えることができる。配線長を揃えることで、高速クロックを用いた場合でも、確実にデータを取り込むことができる。
実施の形態３．
実施の形態３にかかる半導体装置について、図９を用いて説明する。図９は、データ配線２１〜２４と接続される半田ボールのレイアウトを示す図である。本実施の形態では、半田ボールとメモリの配置が、実施の形態２と異なっている。なお、半導体装置の基本的構成については、実施の形態１、２と同様であるため、適宜説明を省略する。
本実施の形態では、データ配線２１〜データ配線２４と接続される半田ボールの配置が、実施の形態２と異なっている。具体的には、第２メモリ３２と第３メモリ３３では、データ配線２２とデータ配線２３と接続される半田ボールの全てが裏面層用ボール３０４となっている。また、第１メモリ３１と第４メモリ３４では、データ配線２１及びデータ配線２４と接続される半田ボールの全てが表面層用ボール３０３となっている。１つのメモリに接続される複数のデータ配線が、表面配線層１１又は裏面配線層１２のどちらかで形成される。このようにすることで、各メモリにおけるデータ配線の配線長を揃えることができる。よって、データを確実に取り込むことができる。
したがって、裏面層用ボール５０４ｂと裏面層用ボール５０４ｃのグループが隣接して配置されることになる。すなわち、裏面層用ボール３０４に接続される第２メモリ３２と第３メモリ３３とが隣接して配置される。このようなレイアウトにすることで、設計の自由度を高めることができる。例えば、裏面層用ボール５０４ｂ、及び裏面層用ボール５０４ｃよりもコントローラ５０の端部側の半田ボール５０７を、アドレス配線２０と接続される半田ボールとすることも可能である。あるいは、半田ボール５０７をシールド配線用の半田ボールとすることも可能である。この構成では、データ配線２１とデータ配線２４との間にシールド配線を設けることができるため、シールド性能を向上することができる。
そして、実施の形態１と同様に、第１メモリ３１と第４メモリ３４すなわち、表面層用ボール３０３と接続されるメモリは裏面層用ボール３０４と接続されるメモリよりも、コントローラまでの距離が遠くなっている。よって、配線長を揃えることができ、データを確実に取り込むことができる。また、平面視において、裏面層用ボール５０４ｂ、裏面層用ボール５０４ｄは、表面層用ボール５０３ａ、表面層用ボール５０３ｃよりもコントローラ５０の内側に配置されている。これにより、データ配線２１〜２４を容易に引き回すことができる。
実施の形態４．
本実施の形態では、実施の形態１〜３と異なり、１６ビットのＤＤＲ３メモリを２つ用いている。実施の形態４にかかる半導体装置について、図１０、及び図１１を用いて説明する。図１０、図１１では、第５メモリ３５と第６メモリ３６の２つの１６ビットＤＤＲ３メモリを有する構成が示されている。図１０は、表面配線層１１で形成されたデータ配線と接続される半田ボールのレイアウトを模式的に示す平面図である。図１１は、裏面配線層１２で形成されたデータ配線と接続される半田ボールのレイアウトを模式的に示す平面図である。なお、半導体装置の基本的構成については、実施の形態１と同様であるため、適宜説明を省略する。
図１０に示すように、表面配線層１１で形成されたデータ配線のうち、第５メモリ３５に接続されるデータ配線をデータ配線２５とし、第６メモリ３６と接続されるデータ配線をデータ配線２６とする。図１１に示すように、裏面配線層１２で形成されたデータ配線のうち、第５メモリ３５に接続されるデータ配線をデータ配線２７とし、第６メモリ３６と接続されるデータ配線をデータ配線２８とする。図１０に示すように、データ配線２５に接続される第１ボール５００を表面層用ボール５０８ａとし、データ配線２８に接続される第１ボール５００を表面層用ボール５０８ｂとする。図１１に示すように、データ配線２７に接続される第１ボール５００を裏面層用ボール５０９ａとし、データ配線２８に接続される第１ボール５００を裏面層用ボール５０９ｂとする。第２ボール３００のうち、表面配線層１１で形成されたデータ配線２５、２６と接続される半田ボールを表面層用ボール３０５し、裏面配線層１２で形成されたデータ配線２７、２８と接続される半田ボールを裏面層用ボール３０６とする。また、本実施の形態では、実施の形態１で示した表面層用ボール５０３ａ、５０３ｂと、裏面層用ボール５０４ａ、５０４ｂの配置と同様に、表面層用ボール５０８ａ、５０８ｂと、裏面層用ボール５０９ａ、５０９ｂを配置している。
図１０、図１１に示すように、第５メモリ３５は、６個の表面層用ボール３０５と６個の裏面層用ボール３０６とを有している。同様に、第６メモリ３６は、６個の表面層用ボール３０５と６個の裏面層用ボール３０６とを有している。したがって、半導体装置は、表面層用ボール５０８ａ、表面層用ボール５０８ｂ、裏面層用ボール５０９ａ及び裏面層用ボール５０９ｂを、６個ずつ有している。
そして、第５メモリ３５と接続される表面層用ボール５０８ａと裏面層用ボール５０９ａとがまとめて配列されている。また、第６メモリ３６と接続される表面層用ボール５０８ｂと裏面層用ボール５０９ｂとがまとめて配列されている。これにより、レイアウト設計を容易に行うことができる。
また、表面層用ボール５０８ａが裏面層用ボール５０９ａよりも第５メモリ３５側の端部に配置されている。表面層用ボール５０８ｂが裏面層用ボール５０９ｂよりも第５メモリ３５側の端部に配置されている。平面視において、表面層用ボール５０８ａ、表面層用ボール５０８ｂを、コントローラ５０の端部側に配置する。データ配線２５〜２８を容易に引き回すことができる。
さらに、表面層用ボール５０８ａと表面層用ボール５０８ｂの間の半田ボール、及び裏面層用ボール５０９ａと裏面層用ボール５０９ｂの間の半田ボールを、シールド配線用の半田ボールとしてもよい。こうすることで、シールド性能を向上することができる。
また、平面視において、裏面層用ボール５０９ａ、裏面層用ボール５０９ｂは、表面層用ボール５０８ａ、表面層用ボール５０８ｂよりもコントローラ５０の内側に配置されている。これにより、データ配線２５〜２８を容易に引き回すことができる。このように、１６ビットのＤＤＲ３メモリを実装する半導体装置においても、実施の形態１と同様の効果を得ることができる。もちろん、１６ビットのＤＤＲ３メモリにおいても、実施の形態２、又は実施の形態３で示した構成を用いることができる。
その他の実施の形態．
なお、実施の形態１〜４では、２つ又は４つのメモリが設けられている構成を示したが、メモリの数は特に限定されるものではない。また、コントローラ５０の右側に、メモリが配置されているが、コントローラ５０の右側以外の箇所に配置してもよい。もちろん、コントローラ５０の２箇所以上に、メモリを配置してもよい。例えば、コントローラ５０の右側と下側に、それぞれ複数のメモリを配置してもよい。もちろん、ＤＤＲ３メモリ以外のメモリについても、上記の構成は適用可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
３ 第２ボール群
５ 第１ボール群
１０ 実装基板
１１ 表面配線層
１２ 裏面配線層
１３ ランド
１４ ランド
１５ ランド
１６ ランド
１７ ビア配線
１８ ビア配線
２０ アドレス配線
２１ データ配線
２２ データ配線
２３ データ配線
２４ データ配線
２５ データ配線
２６ データ配線
２７ データ配線
２８ データ配線
３１ 第１メモリ
３２ 第２メモリ
３３ 第３メモリ
３４ 第４メモリ
３５ 第５メモリ
３６ 第６メモリ
５０ コントローラ
３００ 第２ボール
３０１ 表面層用ボール
３０２ 裏面層用ボール
３０３ 表面層用ボール
３０４ 裏面層用ボール
３０５ 表面層用ボール
３０６ 裏面層用ボール
５００ 第１ボール
５０１ 表面層用ボール
５０２ 裏面層用ボール
５０３ａ 表面層用ボール
５０３ｂ 表面層用ボール
５０３ｃ 表面層用ボール
５０３ｄ 表面層用ボール
５０４ａ 裏面層用ボール
５０４ｂ 裏面層用ボール
５０４ｃ 裏面層用ボール
５０４ｄ 裏面層用ボール
５０６ 半田ボール
５０７ 半田ボール

Claims (8)

  1. 第１〜第ｎ（ｎは２以上の整数）のメモリと、
    ｎ個の前記メモリのアドレスを指定するコントローラと、
    前記コントローラと前記メモリとを接続する配線が設けられた多層配線基板と、
    アレイ状に配列された複数の半田ボールを有し、前記コントローラと前記多層配線基板の配線とを接続する半田ボール群と、
    前記多層配線基板に設けられた複数のアドレス配線が、前記多層配線基板の第１の配線層で形成された複数の第１のアドレス配線を含み、
    前記多層配線基板に設けられた複数のアドレス配線が、前記多層配線基板の第２の配線層で形成された複数の第２のアドレス配線を含み、
    前記第１の配線層は、前記第２の配線層とは、異なる層に設けられており、
    前記第１及び第２の配線層のそれぞれにおいて、前記半田ボール群の半田ボールからの前記第１及び第２のアドレス配線が、それぞれ、前記第１のメモリから前記第ｎのメモリまで順番に引き回されており、
    平面視において、前記半田ボール群のうち、前記第１のアドレス配線に接続される半田ボールが、前記第２のアドレス配線に接続される半田ボールよりも外側に配置されている半導体装置。
  2. 前記第１の配線層が、前記半田ボールの搭載面に形成されている請求項１に記載の半導体装置。
  3. 前記多層配線基板には、前記第１の配線層で形成された第１のデータ配線群と、前記第２の配線層で形成された第２のデータ配線群と、が設けられている請求項２に記載の半導体装置。
  4. 平面視において、前記半田ボール群のうち、前記第１のデータ配線群に接続される全ての半田ボールが、前記第２のデータ配線群に接続される全ての半田ボールよりも前記コントローラの外周側に配置されている請求項３に記載の半導体装置。
  5. ｎ個の前記メモリの内の一部のメモリは、前記第１のデータ配線群を介して前記コントローラとデータを送受信し、前記ｎ個のメモリのうちの他のメモリは、前記第２のデータ配線群を介して前記コントローラとデータを送受信する請求項３に記載の半導体装置。
  6. 前記第１のデータ配線群と接続されたメモリと、前記第２のデータ配線群に接続されたメモリとが交互に配列されている請求項５に記載の半導体装置。
  7. 平面視において、前記半田ボール群のうち、前記第１のデータ配線群に接続される全ての半田ボールが、前記第２のデータ配線群に接続される全ての半田ボールよりも前記コントローラの外周側に配置されている請求項６に記載の半導体装置。
  8. 前記第１のデータ配線群と接続されたメモリから前記コントローラまでの距離が、前記第２のデータ配線群に接続されたメモリから前記コントローラまでの距離よりも遠くなるように、前記第１〜第ｎのメモリが千鳥配置されている請求項７に記載の半導体装置。
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