JP4256605B2 - モジュールの回路基板、チップスケールパッケージ、チップスケールパッケージ集積用印刷回路基板、及び、モジュールの回路基板の設計方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、チップスケールパッケージ(CSP;Chip Scale Package)及び印刷回路基板(printed circuit board)に係り、特にはチップスケールパッケージがマウントされて集積できるようにする印刷回路基板に関するものであり、さらに詳細には前記チップスケールパッケージ外側端子のレイアウトの設計、及び印刷回路基板の信号線(ワイヤ)パターン及び端子に対応するレイアウトに関する。
【0002】
【従来の技術】
チップの小型化及び高速化趨勢によってこれに用いられるパッケージ構造も漸次軽薄短小化の趨勢に発展している。
そして、チップの高速化によって従来の低速作動で問題にならなかったパッケージの電気的特性がチップの作動速度を制限する主要要因になる。
一方、パッケージの多くの要素中でも、チップの内部と外側を連結するパッケージピンの電気的な性質が高速作動の関鍵になるために、ピンの物理的な構造及び配置方式によっていろいろ多様なパッケージ構造が提案されてきた。
低速で作動するチップパッケージは、リードフレーム(lead frame)と前記パッケージの一側面に一次元的に配置された複数のピンを備えており、前記リードフレームを利用してパッケージの辺に一定な間隔を置いて、複数個のピンを一次元的に配置する場合が大部分であった。
【0003】
しかし、この方法はパッケージの大きさが小型化されるによって収容することができる最大ピン数に制限が生じるようになり、チップ内部のボンディングパッドとリードフレーム間に発生するインダクタンス及び附加的なキャパシタ・抵抗などの干渉要因で高周波作動における電気的特性が落ちるために高速作動には望ましくない。
【0004】
また、リードフレームを利用したパッケージの短所とパッケージを小型化するためにチップスケールパッケージが開発された。
このチップスケールパッケージは、パッケージの片側面に複数個のピン(ボール)を2次元格子状に配列でき、各ボールの電気的な寄生成分もリードフレームを利用したパッケージに比べて減らすことができる長所がある。したがって、チップスケールパッケージは小型、高速作動用パッケージに好適である。
【0005】
図1(A)は、ボールグリッドアレーパッケージ(ball grid array package;BGA)だと知られた従来のチップスケールパッケージ10の断面図である。BGAパッケージ10は、I/Oライン(solder ball)12と電気的に連結された半導体チップ13を含む。このチップ13は、印刷回路基板(PCB)11によって支持される。このPCB11は、前記のチップ13がピン(ボール)12に連結されるようにする。米国特許第6,041,495号では、従来のBGAパッケージを詳細に開示している。
【0006】
図1(B)は、従来のチップスケールパッケージ10のピン(ボール)レイアウトの平面図である。基本的に、複数個のボール12は格子(grid)に沿って規則的に配置される。チップスケールパッケージ10がメモリデバイスを構成する時、ボール12は、各々アドレス及び命令信号を伝達して、データを入出力する。図1(B)で、d1は格子からx軸に沿って位置した隣接のボール間の距離を示しており、d2は格子からx軸と直角であるy軸を沿って位置した隣接のボール間の距離を示す。
【0007】
上のような複数個のチップスケールパッケージは、印刷回路基板(例えば、マザーボード)の一つの表面上にマウントされている。前記ピン(ボール)は規則的な間隔d1とd2に相互各々離隔されており、また、チップスケールパッケージのピン(ボール)を収容する印刷回路基板のピン(ボール)ランドは規則的な間隔に相互各々離隔されて配置される。以下で詳細に説明するように、単に1本の単一線のみ2個の隣接したピン(ボール)ランド間に配置されることができる。結果的に、要求されるすべての信号線はチップスケールパッケージがマウントされる印刷回路基板の前面上には配置できない。それゆえ、信号線を備えるためには追加的なワイヤ層が必要である。それゆえ、前記層はチップスケールパッケージを用いる基板製造技術の費用を高くする短所がある。
【0008】
図2は複数のチップスケールパッケージがマウントされる印刷回路基板の平面図である。図2に図示したように、8個のチップスケールパッケージ10−1、...、10−8は印刷回路基板100上にマウントされる。端子回路14は第1チップスケールパッケージ10−1の一側(図2で左側)に配置される。端子回路14は複数個の端子抵抗Rtと端子電圧Vt対を含む。端子抵抗と端子電圧は相互各々直列に連結されている。端子回路14は、チップスケールパッケージ10−1、...、10−8に共通に信号線の端部分で、インピーダンスを整合させる役割をする。入/出力端子16−1及び16−2は、信号を印刷回路基板100からまたは印刷回路基板100に入力及び出力する。
【0009】
しかし、上述したように、チップスケールパッケージ10がマウントされる印刷回路基板の前面に、すべての信号線を配置することはむずかしい。なぜなら、ボール12が相互あまりに近く配置されていて一つの信号線がボール間に通過できないためである。それゆえ、信号線の大部分は印刷回路基板100の残り(下部)層に提供される。
【0010】
以下、図3ないし図9を参照して、8個の層構造を有する従来の印刷回路基板の構成を説明する。これらの図面は各々従来の印刷回路基板の(第6層を除外した)層の平面図である。
図3に図示したように、第1層は、チップスケールパッケージがマウントされる8個のチップスケールパッケージ領域10−1、...、10−8を有する。ボールランド18は、ボールがマウントされるチップスケールパッケージ10(図1(B)参照)のボール12に対応する位置にあるチップスケールパッケージ領域10−1、...、10−8各々に提供される。ビアホール20は、隣接のボールランド18各々が印刷回路基板の下部層にあるボールランド18と信号線間で電気的に連結されるように提供される。図示されなかったが、図2に図示されている入出力端子16−1及び16−2は、またビアホール20を通して印刷回路基板の下部層の信号線と連結される。
【0011】
図4に図示されたように、第2層は、グラウンド層(ground layer)として機能する。(単に図示するために)三角形(△)に図示された第2層にあるビアホール20は、グラウンドビアホールとして機能する。特に、三角形(triangular)状のビアホール20は、電気的に印刷回路基板100の第1層にあるボールランド18中の任意の一つと関連する。このようなボールパッド上にマウントされたチップスケールパッケージ10のグラウンドボールは、三角形状のビアホール20を通して接地される。
【0012】
図5に図示したように、第3層は、各々、第2層に対応するビアホールに電気的に連結されている複数のビアホール20を備える。すなわち、図3及び図4に図示したようなビアホール20は、伝導性物質で充填されて印刷回路基板の各層間に電気的連結を提供する。
前記チップスケールパッケージ領域10−1ないし10−8(図で図示されたように)の一側面に配置されている前記ビアホール20は、まず、アドレス及び命令信号線にのみ関連する第1ビアホールであって、前記チップスケールパッケージ領域10−1ないし10−8の他の一側に位置するビアホール20は、データを入出力するためのデータ線にのみ関連する。
【0013】
参照番号22−1は、第1ビアホール中各々一つと連結されたアドレス及び命令信号線を示す。アドレス及び命令信号線22−1はまた第1ビアホールの隣接したロー(row)間に通過する。データ線24−11ないし24−81は、第2ビアホール20と各々連結されている。図示しなかったが、前記アドレス及び命令信号線22−1及びデータ線24−11ないし24−81は、入出力端子(例えば、図2に図示された端子16−1及び16−2)中の対応する一つと連結がなされる。
すべてのアドレス及び命令信号線とデータ線は、隣接したビアホール20の各対が単に1本の線のみをビアホール間に通過されるようにするため、印刷回路基板100の第3層のみを用いては配線できない。すなわち、アドレス及び命令信号線と、データ線中の単にいくつかのみが、第3層に形成される。
【0014】
図6に図示されたように、第4層は、図5に図示されたような第3層のビアホール20と連結されているビアホール20を含む。第4層は、チップスケールパッケージが電源と連結される個所である。四角形(rectangular)状のビアホール20は、電源ビアホールとして機能する。すなわち、第4層にある前記四角形状の電源ビアホール20は、第1ないし第3層にある対応するビアホールと連結されており、電源から引き出される線と連結されている。
【0015】
図7に図示したように、第5層は、図6に図示された第4層のビアホール20と連結されているビアホール20を含む。第3層と類似して、第5層はアドレス及び命令信号線22−2とデータ線24−12ないし24−82中のいくつかを含む。言い替えれば、第3層に配置できない配線中のいくつかが第5層に提供される。
【0016】
ところで、印刷回路基板の第6層の構成は、図4に図示したような第2層の構成と同一である。それゆえ、第6層に対する説明は省略する。第6層で三角形状のビアホール20は第1及び第2層の対応するビアホールと連結されていて、前者はチップスケールパッケージ10−1ないし10−8のグラウンドボールを収容する。それゆえ、チップスケールパッケージ10−1ないし10−8は、単にグラウンドボールを通じてのみ接地される。チップスケールパッケージがマウントされる印刷回路基板を設計する時、グラウンド層及び/または電源層はアドレス及び命令信号線とデータ線が提供される層間に一般的に挿入される。
【0017】
次に、図8に図示されたように、第7層は、図7に図示された第6層のビアホール20と連結されている。第5層と類似して、第7層はアドレス及び命令信号線22−3とデータ線24−13ないし24−83中のいくつかを含む。
言い替えれば、第3及び第5層に配置できない配線は、第7層に提供される。
最後に、図9に図示したように、第8層は、図8に図示された第7層にあるビアホール20と連結されたビアホール20を含む。
【0018】
印刷回路基板の8個層構造で、図3ないし9に図示したように、アドレス及び命令信号線各々はチップスケールパッケージ領域10−1ないし10−8によって共通的に共有されるが、これとは違って、データ線は共通に共有されなくて、その代わりに、データをチップスケールパッケージ10−1ないし10−8中の単に一つから/一つにのみ伝達する。このような構成で、ビアホール20中のいくつかは、配線(wire)中どのものとも連結されないにもかかわらず、8個の層は必要である。さらに、前記チップスケールパッケージ領域10−1に前記ビアホール20の全部またはそれ以上を配線する必要があるならば、8個層の印刷回路基板は不十分であるということができ、そうした場合には追加的な層が要求される。
【0019】
継続される高速作動に対する要求に応じるために、チップスケールパッケージは、高速入出力速度で多くのアドレス及び命令信号の伝達を難無くするために、多くのコンタクトボールを有するように設計される。そうしたチップスケールパッケージがマウントされる印刷回路基板は、信号線に対応できる数ほどを有しなければならない。そうすることによって、連結が必要なチップスケールパッケージのコンタクトボールの数が増加するほど、従来回路基板の層の数はまた増加しなければならない。それゆえ、従来印刷回路基板は多くの層間ワイヤ層が必要であって、したがって、製造費用が高まるという問題点がある。
【0020】
【発明が解決しようとする課題】
本発明の目的は、チップスケールパッケージがマウントされた印刷回路基板が、チップスケールパッケージに対して必要な外側信号線の全部を備えるために、最小限の層を備えるようにするチップスケールパッケージを提供することにある。
【0021】
また、本発明の他の目的は、前記パッケージの下部表面の各側面にロー及びコラムに配置された外側信号端子(ピン/ボール)の第1及び第2セットを備えているチップスケールパッケージを提供する、ことにある。ここで、信号端子の前記第1セットのロー及び/またはコラム間の間隔は、信号端子の前記第2セットのロー及び/またはコラム間の間隔より大きい。“間隔”という用語は隣接したロー及びコラム間の平均距離を意味することであって、例えば、離隔されているローの平均ピッチ及び離隔されているコラムの平均ピッチをいう。
【0022】
前記第1セットの前記信号端子は、チップスケールパッケージによって共通的に共有される印刷回路基板(PCB)の第1信号線を経由して、複数個の前記チップスケールパッケージ間を通過するようになっている、例えば、アドレス及び命令信号のような低周波信号を伝送することに用いられる形態である。反面、前記第2セットの前記信号端子は、単にチップスケールパッケージだけのチップから/チップに、例えば、データ信号のような高周波信号を伝送するようになっている形態である。すなわち、前記第2端子セットに連結されているPCB信号線は共有されない。
【0023】
前記第1信号端子セットの前記ロー間の間隔は、望ましくは前記第2信号端子セットのロー間の間隔より大きくなければならなくて、したがって、複数本の信号線は、前記チップパッケージが前記PCBにマウントされる時、前記第1信号端子のロー間に提供できる。また、前記第2信号端子のコラム間の間隔は、望ましくは前記第1信号端子セットのコラム間の間隔より小さくなければならなくて、したがって、複数本の信号線は、前記チップパッケージが前記PCBにマウントされる時、前記信号端子セットに隣接するように提供できる。それで、前記チップスケールパッケージの設計は、先行技術よりは前記PCB層に前記信号線よりさらに多く提供できるようにする。したがって、残り信号線を配置することにはさらに少ない数の追加的な層が要求される。
【0024】
上と類似するが、本発明の他の目的は、チップスケールパッケージがマウントされており、信号線を効率的に配線できる印刷回路基板を提供することであって、印刷回路基板の層数を最小限に維持できるようになる。
【0025】
そして、本発明のまたの他の目的は、経済的に製造できる電子モジュールを提供することにある。このような目的を達成するために、本発明は前記記述した印刷回路基板と前記印刷回路基板にマウントされたチップスケールパッケージの組合を提供する。
【0026】
そのうえ、本発明のさらなる他の目的は、前記他の目的を達成するためのチップスケールパッケージがマウントされるモジュールの回路基板の設計方法を提供することにある。前記方法は前記チップスケールパッケージを集積することに用いられる信号線を提供するように製造される層の数を最少化できる。
【0027】
【課題を解決するための手段】
このような目的を達成するために、本発明は、直線上に離隔されて配置されているチップスケールパッケージを備えている基板、複数本のロー及びコラムにあるチップスケールパッケージ領域各々の一側面に配置された第1収容端子(ランド)セット、複数本のロー及びコラムにある前記チップスケールパッケージの他の一側面に配置された第2収容端子(ランド)セット、前記チップスケールパッケージ領域各々にある前記第1端子セットの隣接した各ロー対間に隣接するように延長されている複数本の第1信号線セット、及び前記チップスケールパッケージ領域各々にある前記第2セットの収容端子に連結されている複数本の第2信号線を備えている印刷回路基板を提供する。ここで、前記第1端子セットのロー間の間隔は前記第2端子セットのロー間の間隔より大きい。
【0028】
前記第1信号線は、アドレス及び命令信号線として用いられる。前記第1セットの信号線各々は、前記チップスケールパッケージ領域の各々にある隣接したロー対を構成する各端子に連結されている。
前記第2信号線はデータ線として用いられる。前記第2信号線各々は、各チップスケールパッケージ領域にある前記第2セットの単に一つの収容端子にのみ連結される。
要求されるすべての信号線の多くは、前記チップスケールパッケージ領域が定義されるPCBの層上に提供できて、望ましくは前記PCB基板の上部外側面に提供される。残り信号線は、例えば、下部外側面のような他の層に全部提供されることができる。
【0029】
本発明のさらに他の目的を達成するために、本発明は印刷回路基板を設計する方法を提供する。前記方法は、前記印刷回路基板にチップスケールパッケージ領域のレイアウトを作る段階、前記チップスケールパッケージ領域にマウントされているチップスケールパッケージ中前記印刷回路基板を沿って伝えられる信号を通して第1信号線の全体数nを各々決定する段階、第1信号線の数nを因子c及びγに因子化して各チップスケールパッケージ領域に複数の第1端子位置の収容端子レイアウトを作る段階、各チップスケールパッケージ領域にあるγと同一なローの数及び各チップスケールパッケージ領域でcと同一なコラムの数で前記第1端子位置を配置する段階、及び、十分な間隔に相互各々前記ローが離隔されて前記第1信号線の最小限c/2を前記収容端子のレイアウトによって前記印刷回路基板上に形成された前記端子の隣接したロー間にある前記回路基板上に印刷されるようにする段階、を含む。
【0030】
前記第1信号線が、前記チップスケール領域が定義される前記PCB層に形成される第1信号線レイアウトを作る。前記第1信号線レイアウトは、各チップスケールパッケージ領域の位置で、第1信号線トレース(trace)の(最小限)n/2が一つのチップスケール領域の位置から他の残り一つの位置に通過して、前記第1端子位置の各々一つを有する前記チップスケールパッケージ領域各々から連結される信号線トレース各々は、前記トレースの隣接したローを含んで、前記第1端子位置の隣接したローの各対間にレイアウトすることによって製造される。
収容端子及び信号線のレイアウトは、前記第2信号線のためにまた作られる。そうしてから、前記チップスケールパッケージ領域が定義される前記PCB層に信号線と連結されないように設計された前記第1及び第2収容端子の各々と連結されているビアホールのレイアウトが作られる。
【0031】
信号線の追加的なセットのレイアウトは、前記PCBのまた他の層のために作られる。前記ビアホールのレイアウトによって表現される前記ビアホールは信号線の追加的なセットのレイアウトによって表現される前記信号線との連結のための層に延長される。
上で説明したように、本発明による印刷回路基板の層にある共通信号線の数はすべての信号線を収容するように要求される印刷回路基板の全体層数が減少できるように増加される。それで、前記PCBの製造費用は低く維持することができる。
【0032】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明のチップスケールパッケージ、このパッケージがマウントされるモジュールの回路基板、及びこの基板の設計方法、を説明するが、その前に従来のチップスケールパッケージ、このパッケージがマウントされるモジュールの回路基板、及びこの基板の設計方法を説明すると、次のようである。
【0033】
本発明のチップスケールパッケージは、米国特許第6,041,495号に開示されたように、同一な一般的な構造(チップ・パッケージ本体・外側端子)を必ず具備しなければならない。それゆえ、図1(A)を参照して、本発明のチップスケールパッケージの一般的な構造に対する詳細な説明は省略する。
【0034】
一方、図10は、本発明の一実施例によるチップスケールパッケージの端子のレイアウトを図示しており、図10に図示したように、チップスケールパッケージ30は、複数個の第1ボールセット32とパッケージ本体の底表面にマウントされている第2ボールセット33を含んでいる。前記第1セットはx軸方向に前記第2セットと離隔されて配置されている。
【0035】
さらに詳細には、前記第1ボール32はチップスケールパッケージ30の一側面34の側に配置されており、直交軸x及びy軸方向に相互各々離隔されて配置されている。ここで、x軸方向はコラム方向といって、y軸方向をロー方向という。参照番号d3は、x軸方向の前記第1ボール32のロー間の距離を示して、参照番号d4はy軸方向の前記第1ボール32のコラム間の距離を示す。前記第1ボール32はアドレス及び命令信号の伝達のためのものである。
【0036】
前記第2ボール33は、チップスケールパッケージ30の他の一側面36の側に配置されて、また、同一直交軸であるx軸及びy軸方向に、相互各々離隔されて配置されている。参照番号d5はx軸方向の第2ボール33のロー間の距離を示して、参照番号d6はy軸方向の前記第2ボール33のコラム間の距離を示す。前記第2ボール33は、データ信号を入/出力するためのものである。
【0037】
前記第1ボール32間の間隔は前記第2ボール33間の平均間隔より大きい。本実施例で、前記第1及び第2方向であるx及びy軸における平均間隔は、前記第2ボール33より前記第1ボール32に対してさらに大きい。図10で、前記第1ボール32の隣接したロー間の距離d3は、前記第2ボール33より前記第2ボール33の隣接したロー間の距離d5より大きくて、前記第1ボール32の隣接したコラム間の距離d4は、前記第2ボール33の隣接したコラム間の距離d6より大きい。
【0038】
図11は、チップスケールパッケージ30がマウントされてモジュールを形成する印刷回路基板を示している。図11で図示したように、8個のチップスケールパッケージ30−1ないし30−8は、印刷回路基板200上にマウントされている。端子回路38は、前記第1チップスケールパッケージ30−1の一側面(図面で左側)に提供される。前記端子回路38は、複数個の端子抵抗Rt及び端子電圧Vtの対を含んでおり、その対は相互各々直列に連結されている。端子回路38は、チップスケールパッケージ30−1ないし30−8の信号線の端部分でインピーダンスを整合させる役割をする。信号入出力端子44−1と44−2は印刷回路基板の一側面に提供されて、相互各々離隔されて配置されている。
【0039】
アドレス及び命令信号線40とデータ線42−1ないし42−8を含んでいる信号線は、印刷回路基板の外側上部(前面)に印刷される。しかし、前記アドレス及び命令信号線40とデータ線42−1ないし42−8は、印刷回路基板の下部底に印刷される場合もある。データ線42−1ないし42−8は、印刷回路基板200上にマウントされているチップスケールパッケージ30−1ないし30−8間で共通に共有されない。むしろ、データ線42−1ないし42−8の各セットは、チップスケールパッケージ30−1ないし30−8中の各々一つと連結されている。反面、前記チップスケールパッケージ30−1ないし30−8は、アドレス及び命令信号線40を共有する。前記信号入出力端子44−1と44−2とは、アドレス及び命令信号線40、データ線42−1ないし42−8と連結されている。
【0040】
印刷回路基板200は4層構造である。図12ないし図15は、各々印刷回路基板200の各層の構成を示している。
図12に図示したように、前記第1層はチップスケールパッケージがマウントされていて、8個の直線上に離隔されて配置されているチップスケールパッケージ領域30−1ないし30−8を含んでいる。前記チップスケールパッケージ領域30−1ないし30−8各々は、第1及び第2ランドセット46・47を含む。前記第1及び第2ランドセット46・47各々は、チップスケールパッケージのボールの配置に対応する複数のロー及びコラムに配置されており、チップスケールパッケージの前記第1及び第2ボールセット32・33と各々連結されている。それで、第1ランドセット46各々は各チップスケールパッケージ領域の一側面に提供されて、第2ランドセット47各々は各チップスケールパッケージ領域の他の一側面に提供される。前記第1ランドセット46はx軸方向に前記第2ランドセット47から離隔されて位置して、前記x軸はチップスケールパッケージ領域30−1ないし30−8が離隔されて位置しているy軸と直角をなしている。
【0041】
前記第1層にある第1及び第2ビアホールセット48・49は、前記第1及び第2ランド46・47と電気的に連結されて、また、印刷回路基板の下部層上でワイヤ(信号線)パターンを提供する。
前述したように、前記アドレス及び命令信号線40−1は共有される。さらに詳細には、各アドレス及び命令信号線は、チップスケールパッケージ領域30−1ないし30−8の各々に提供される第1ランド46各々と連結されている。アドレス及び命令信号線40−1と連結されていない前記第1ランド46は、各々前記第1ビアホール48と連結されている。
【0042】
さらに、前記第1ランドセットの隣接したロー間の間隔は、前記第2ランドセット47の隣接したロー間の間隔より大きい。前記第1ランド46間の相対的に大きな間隔は、3本の信号線40−1が前記第1ランド46の隣接したロー間から延長されるようにする。
データ線42−1は、チップスケールパッケージ間で共有されなくて、それで、前記チップスケールパッケージ領域30−1ないし30−8の第2ランド47によって共有されない。すなわち、前記各セットのデータ線42−1ないし42−8は各チップスケールパッケージ領域に提供された前記第2ランド47と各々連結されている。前記データ線42−1ないし42−8は、前記入出力端子44−1及び44−2を通してデータを入力または出力する。
【0043】
図13に図示したように、印刷回路基板200の前記第2層は、図12に図示された前記1層にある前記第1及び第2ビアホール48・49と連結されている第1及び第2ビアホール48・49を含む。前記第2ビアホール49中の三角形状のビアホール49は接地として用いられる。特に、三角形状のビアホール49は、チップスケールパッケージの接地ボールと連結されており、チップスケールパッケージの他のどのボールも、前記第2層と電気的に連結されていない。それゆえ、単にチップスケールパッケージの接地ボール(ground ball)のみ接地されている。
【0044】
次に、図14に図示したように、前記第3層は、図13に図示された前記第2層にある前記第1及び第2ビアホール48・49と連結されている第1及び第2ビアホール48・49を含む。第2ビアホール49中、矩形(rectangular)状のビアホール49は、チップスケールパッケージの電源と連結されている。チップスケールパッケージの他のボールは、前記第3層と電気的に連結されていない。それゆえ、電源は矩形状のビアホールを通してひたすらチップスケールパッケージの電源ボール(power ball)にのみ供給される。
【0045】
図15に図示したように、前記第4層は、図14に図示された前記第3層にある前記第1及び第2ビアホール48と連結されている第1及び第2ビアホール48・49を含む。3本のアドレス及び命令信号線40−2は、前記第1ビアホール48の隣接したロー間に延長されて、図12に図示された前記第1層にある前記第1ランド46と連結されていない前記第1ビアホール48と、連結されている。
【0046】
図12ないし15と、図2ないし9、とを比較して分かるように、本発明の一実施例の印刷回路基板は、いくつかの点で従来印刷回路基板とは相互に相異なる。まず、命令及び制御信号用前記第1端子のローは、一つのチップスケールパッケージ領域からその次にあるチップスケールパッケージ領域に、端子間に延長される複数の信号線を許すように、相当な間隔に離隔されて位置している。第二には、前記データ信号用端子のコラムは、各チップスケールパッケージ領域にある端子セット間または端子セットに隣接して位置している追加的な専用データ線を許すように、一緒に近接して離隔されて位置する。前記結果は、従来構成の8個層構造の印刷回路基板と比較すると、本発明の一実施例の4層構造の印刷回路基板になる。
【0047】
図16は、本発明によるチップスケールパッケージの望ましい第2実施例のピン(ボール)のレイアウトを図示する図面であって、図16に図示したように、前記チップスケールパッケージ50は、複数個の第1及び第2ボール52・53セットを含む。
前記第1ボール52は、チップスケールパッケージ50の側面54にある4本のコラム内に配置される。参照番号d7は、2本の直交軸x−y軸のx軸方向に前記第1ボール52間の距離を示して、d8は他の軸であるy軸方向に前記ボール52間の距離を示す。前記ボール52は、アドレス及び命令信号の伝達のためのものである。
【0048】
前記第2ボール53は、チップスケールパッケージ50の他の側面56にある6本のコラム内に配置される。x軸方向に前記第2ボール53間の距離は参照番号d9に示して、y軸方向に前記第2ボール53間の距離は参照番号d10に示した。前記ボール53はデータ信号の入出力のためのものである。前記ボール52の間隔は前記ボール53の間隔より大きくて、前記ボール52間の距離d7・d8は、各々x軸及びy軸方向に前記第2ボール53間の距離d9・d10より大きい。
【0049】
チップスケールパッケージがマウントされている印刷回路基板は、4個の層を備えている。図17及び図18は、印刷回路基板の第1及び第4層のパターンを示している。印刷回路基板の第2及び第3層は、図13及び図14に図示されたことと類似したパターンを有する。
【0050】
図17を参照すると、前記第1層は、チップスケールパッケージがマウントされた8個のチップスケールパッケージ領域50−1ないし50−8を含む。チップスケールパッケージ50−1ないし50−8各々は、チップスケールパッケージの第1及び第2ボールセット52・53と、第1及び第2ビアホール60・61セットと同一なパターンである第1及び第2ランドセット58・59を含む。前記第1及び第4コラム内にある前記第1ランド58は、アドレス及び命令信号線62−1と連結されている。第1ランド58の隣接したロー間の相対的に大きな間隔は、アドレス及び命令信号線62−1中最小限2本が隣接したロー間に延長されるようにする。
前記第2ランド59は、前記第1実施例と関連して説明されて図10に図示された同一な方法で、データ線42−1ないし42−8と連結されている。
【0051】
図18に図示されたように、前記第2及び第3コラム内にある前記第1ランド58は、前記第1ビアホール60を通してアドレス及び命令信号線62−2と連結されている。それで、最小限2本のアドレス及び命令信号線62−2は、前記第4層で前記第1ビアホール60の隣接したロー間に延長される。
【0052】
次に、図22を参照すると、図22は、図12ないし図17に開示された印刷回路基板を含んで設計されることができる、印刷回路基板の設計方法の流れ図である。
第1段階であるS300で、チップスケールパッケージのレイアウトは、印刷回路基板の(例えば、PCBの外側上部表面によって構成される上部層)層の一つのために考案された。前記チップスケールパッケージ領域のレイアウトは、チップスケールパッケージが直接的にマウントされる印刷回路基板の領域の表現である。それで、前記チップスケールパッケージ領域のレイアウトは、マウントされていて印刷回路基板によって集積されたチップスケールパッケージの大きさ及び数に対応する、直線上に離隔されて位置するチップスケールパッケージ領域の位置を含んでいる。
【0053】
段階S400で、第1信号線を通してチップスケールパッケージ間に印刷回路基板を沿って信号が伝えられる必要がある前記第1信号線の総数nは、マウントされていて印刷回路基板によって集積されたチップスケールパッケージの特性に基づいて、決定がなされる。例えば、基板上に印刷される必要があるアドレス及び命令信号線の総数が決定される。第2信号線(データ線)各々を通して単にチップスケールパッケージの各一つから/一つに印刷回路基板を沿って信号が伝えられる必要がある第2信号線は、また、チップスケールパッケージの特性に基づいて決定される。
【0054】
S500段階では、チップスケールパッケージのランドを示している収容端子のレイアウトが作られる。この段階は、チップスケールパッケージ領域各々の1側面にある複数の第1端子位置と、第1方向(x軸方向)に前記第1端子位置から離隔されて位置しているチップスケールパッケージ領域各々の他の側面にある複数の第2端子位置とに対してレイアウトすることと、関連している。前記x軸は第2方向(y軸方向)と直角をなしており、前記y軸方向には、チップスケールパッケージ領域の位置が相互各々離隔されて位置している。
【0055】
前記チップスケールパッケージ領域の位置各々にある前記第1端子位置をレイアウトするために、必要な第1信号線の数nは、nの因子を算出するために因子化される。ここで、前記nの因子は、c及びγに示される(S510)。前記第1端子位置は、γと同一な数のロー及びcと同一な数のコラムに配置されて、ロー間隔は、第1信号線の最小限c/2がランドレイアウトによって印刷回路基板上に形成された端子(ランド)の隣接したロー上で、印刷回路基板上に印刷されるようにする(S520)。第1端子位置のレイアウトは、各チップスケールパッケージ領域の一側面に提供される(S530)。
【0056】
本発明の一実施例として図12を参照すると、前記PCB200は、チップスケールパッケージから/チップスケールパッケージにアドレス及び命令信号を遂行することができるように、36本の信号線を提供しなければならない。このような36という数はc=6及びγ=6という因子に因子化される。図12に図示されたPCBの一つの層にある第1端子セットは、六本のコラムと六つのローに配置される。前記ローは、第1信号線40−1のc/2、すなわち3がチップスケールパッケージ領域42−1ないし42−8各々からローの隣接した各々の対間に延長されるように、離隔されている。
【0057】
図17に図示された実施例で、36という因子はc=4及びγ=9に選択されて、前記第1端子位置(ランド58の位置)は、四本のコラムと九本のローに結果的にレイアウトされる。
前記各チップスケールパッケージ領域の位置に存在する第2端子位置をレイアウトするために、必要であると決定された第2信号線の数に基づいて、いくつかの第2端子位置が複数のロー及びコラムに配置される。第2端子位置のこのようなレイアウトは、各チップスケールパッケージ領域の側面に提供される(S540)。
【0058】
次に、信号線が印刷回路基板層に形成されるようにする位置を示している第1信号線のレイアウトが作られる(S600)。前記方法中の一部分では、一つのチップスケール領域の位置から他のチップスケール領域の位置に通過する第1信号線のトレースの最小限c/2は、前記各チップスケールパッケージ領域の位置にある前記第1端子位置の隣接したローの各対間に設計される(S610)。前記第1トレース各々は、前記チップスケールパッケージ領域各々に隣接したローを含む前記第1端子位置中の各々一つと、連結がなされている。さらに、第2信号線トレースは、前記第2端子位置中の単に各々一つからでのみ各々設計される(S620)。
【0059】
段階S600で作られた信号線トレースは、前記チップスケールパッケージ領域の位置を横断する前記第1及び第2信号線中の単にいくつかのみを示すことができる。このような場合、信号線のレイアウトは、印刷回路基板の最外郭上部表面上に設計される。そうしてから、前記第1及び第2信号線の残りを示している信号線のレイアウト(S700)の追加的なセットは作られる。信号線のレイアウトの追加的なセットは、外郭上部表面によって構成されることよりは印刷回路基板の層表面に設計される。
【0060】
その次にビアホールのレイアウトが作られ、そうしたレイアウト中一つは、チップスケールパッケージ領域が定義されるPCB層にある信号線と連結されないように設計された第1及び第2収容端子中の各一つと連結されるビアホールの位置を示す(S800)。
すべての信号線が前記PCBの単に2個層にのみ提供された時、各チップスケールパッケージ領域にある第1ランド各々と連結されているビアホールを示している、第1ビアホールの数は、n/2になることである。
【0061】
前述したように、36本の信号線が要求されるPCBの設計に適用される時、本発明の設計方法では、図20及び図21に図示されたように、またPCB200を製造できる。このようなPCB及びPCBにマウントされているチップスケールパッケージは、図19ないし図21を参照してさらに詳細に説明する。
【0062】
図19に図示されたように、チップスケールパッケージ70は、複数の第1及び第2ボールセット72、73を含む。前記ボール72は、チップスケールパッケージ70の一側面74にある2本のコラム内に配置される。参照番号d11は第1ボール72間の距離を示して、d12は前記第1ボール72のコラム間の距離を示す。前記第1ボールセット72は、アドレス及び命令信号を伝達するためのものである。
【0063】
前記第2ボールセット73は、チップスケールパッケージ70の他の一側面にある6本のコラム内に配置される。参照番号d11は、2本の直交軸x及びy軸の第1x軸方向での前記第2ボール73間の距離を示していて、d13は第2方向であるy軸方向での前記第2ボール73間の距離を示す。前記ボール73は、データ信号を入出力するためのものである。本発明の一実施例で、第1ボール72の隣接したコラム間の距離d12は、第2ボール73の隣接したコラム間の距離より大きくて、例えば、前記第1ボールセット72の間隔は、第2方向であるy軸方向に前記第2ボールセット73の間隔より大きい。反面、第1ボール72の隣接したロー間の距離d11は、第2ボール73の隣接したロー間の距離と同一であって、例えば、前記間隔は第1方向には同一である。
【0064】
図20及び図21は、チップスケールパッケージ70が印刷回路基板にマウントされる印刷回路基板の第1及び第4層の構成を示しており、印刷回路基板の第2及び第3層の構成は、図13及び図14に図示された構成と類似である。
【0065】
図20に図示されたように、前記第1層はチップスケールパッケージがマウントされている8個のチップスケールパッケージ領域70−1ないし70−8を含む。チップスケールパッケージ領域70−1ないし70−8各々は、第1ランド78の2本のコラム、第2ランド79の複数本のコラム及び第1と第2ビアホール80、81を含む。前記第1コラムのランド78はアドレス及び命令信号線82−1と連結されている。前記第1ランド78の間隔は単に一つの信号線のみ前記第1ランド78の隣接したロー間に通過するようにする。前記第2ランド79は図10と関連して記述されて、図10に図示された方法と類似に前記データ線42−1ないし42−8と連結されている。
【0066】
次に、図21に図示したように、前記第4層は、図20に図示された前記第1層にある前記第1及び第2ビアホール80・81と連結されている第1及び第2ビアホール80・81を含む。前記第4層にある前記第1ビアホール80は、前記アドレス及び命令信号線82−2と連結されている。
【0067】
このような場合、(因子が36の場合)要求される第1信号線の数はc=2及びγ=18に因子化されて、第1ランドは、結果的に18個のロー及び2本のコラムに設計される。理論的な間隔c/2は、第1ランド78の隣接したロー対各々の間に通過できるように単に1本の第1信号線82−1のみ許容される。しかし、図12及び図17の印刷回路基板のように、すべての36本の信号線は前記PCBの単に2個の層にのみ提供される。
【0068】
【発明の効果】
以上から説明したように、本発明は、印刷回路基板の必要な信号線が効率的に配置されるようにする外側端子、及びランド構成を各々備えているチップスケールパッケージ、及び印刷回路基板を提供する。それで、印刷回路基板の層の数は最少化できて、その製造費用は低廉に維持することができる。
前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解するできる。
【図面の簡単な説明】
【図1】(A)は従来のチップスケールパッケージの断面図であり、(B)は従来のチップスケールパッケージのピン(ボール)のレイアウトを示す平面図である。
【図2】従来の印刷回路基板の平面図である。
【図3】従来の印刷回路基板の第1層の平面図である。
【図4】従来の印刷回路基板の第2層の平面図である。
【図5】従来の印刷回路基板の第3層の平面図である。
【図6】従来の印刷回路基板の第4(及び第6層)層の平面図である。
【図7】従来の印刷回路基板の第5層の平面図である。
【図8】従来の印刷回路基板の第7層の平面図である。
【図9】従来の印刷回路基板の第8層の平面図である。
【図10】本発明によるチップスケールパッケージの第1実施例のピン(ボール)のレイアウトを示す平面図である。
【図11】本発明による第1実施例の印刷回路基板、及び図10に図示された形態のチップスケールパッケージを含んでいる第1実施例のモジュール、の平面図である。
【図12】本発明による第1実施例の印刷回路基板の第1層の平面図である。
【図13】本発明による第1実施例の印刷回路基板の第2層の平面図である。
【図14】本発明による第1実施例の印刷回路基板の第3層の平面図である。
【図15】本発明による第1実施例の印刷回路基板の第4層の平面図である。
【図16】本発明による第2実施例のチップスケールパッケージの平面図である。
【図17】本発明による第2実施例のチップスケールパッケージの第1層の平面図である。
【図18】本発明による第2実施例のチップスケールパッケージの第4層の平面図である。
【図19】さらに他のチップパッケージスケールの平面図である。
【図20】本発明の設計方法によって製造できる印刷回路基板の第1層の平面図であって、前記第1層上で図19で図示されたような形態のチップスケールパッケージはマウントされている。
【図21】図20の印刷回路基板の第4層の平面図である。
【図22】本発明による印刷回路基板の設計方法を示す流れ図である。
【符号の説明】
30,50,70 チップスケールパッケージ
30−1 〜 30−8 , 50−1 〜 50−8 ,
70−1 〜 70−8 チップスケールパッケージ
32,33 ボールセット
x,y 軸方向
34,36 側面
d3,d4,d5,d6,d7,d8,d9,d10,d11,
d12,d13 距離
200 印刷回路基板
38 端子回路
Rt 端子電圧抵抗
Vt 端子電圧
40,40−1,62−1,62−2,82−1,82−2 信号線
42−1 〜 42−8 データ線
44−1,44−2 信号入出力端子
46,47,58,59,78,79 ランド
48,49,60,61,80,81 ビアホール
52,53,72,73 ボール
54,56 側面
Claims (12)
- 複数個のチップスケールパッケージが装着される複数個のチップスケールパッケージ領域各々の第1領域に配置される複数個の第1信号端子と、
前記複数個のチップスケールパッケージが装着される複数個のチップスケールパッケージ領域各々の第2領域に、前記複数個の第1信号端子が配置される間隔より少なくとも一方向に広く配置される複数個の第2信号端子と、を備え、
前記複数本の第1信号端子の信号ライン及び前記複数個の第2信号端子間に共通に連結される共通信号ラインが外層面に配置され、
前記複数個の第1信号端子は、高周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。 - 請求項1に記載の回路基板において、
前記複数個の第1信号端子は、データを伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。 - 請求項1に記載の回路基板において、
前記複数個の第2信号端子は、前記高周波で作動する信号に比べて低周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。 - 請求項3に記載の回路基板において、
前記複数個の第2信号端子は、アドレス・命令信号を伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板。 - 対向する両側に配置された上部及び下部表面領域を含んでいる底表面を備えるパッケージ本体と、
前記パッケージ本体によって支持される電子チップと、
前記電子チップと電気的に連結されており、前記パッケージ本体の底表面からマウントされている外側信号端子と、を備え、
前記外側信号端子は、電子チップの第1信号を伝達して前記底表面の上部表面領域からマウントされている第1端子セットと、電子チップの第2信号を伝達して前記底表面の下部表面領域からマウントされている第2端子セットと、を含んでおり、
ここで、前記第1信号の信号周波数は第2信号の信号周波数より低くて、端子の第1端子セット間の平均間隔は第2端子セット間の平均間隔より大きい、ことを特徴とするチップスケールパッケージ。 - 請求項5に記載のチップスケールパッケージにおいて、
前記第1信号は電子チップのアドレス及び命令信号であって、前記第2信号は電子チップのデータ信号である、ことを特徴とするチップスケールパッケージ。 - 直線上に離隔されている複数のチップスケールパッケージ領域と、前記チップスケールパッケージ領域全面に前記チップスケールパッケージが各々マウントされている主表面を含む基板本体と、前記チップスケールパッケージ領域各々は前記チップスケールパッケージ領域の対向する側面上に配置されている上部及び下部表面領域と、を含んでおり、
前記チップスケールパッケージ領域各々に配置されている電気的に伝導性の物質からなる複数の収容端子、を備え、
ここで、前記チップスケールパッケージ領域各々にある収容端子は、第1信号を伝達して底表面の上部表面領域からマウントされている第1端子セット、及び第2信号を伝達して底表面の下部表面領域からマウントされている第2端子セットを含んでおり、前記第1信号の信号周波数は前記第2信号の信号周波数より低くて、第1端子セット間の平均間隔が前記第2端子セット間の平均間隔より大きい、ことを特徴とするチップスケールパッケージ集積用印刷回路基板。 - 請求項7に記載の印刷回路基板において、
前記第1信号はアドレス及び命令信号であり、前記第2信号はデータ信号である、ことを特徴とする印刷回路基板。 - 複数個のチップスケールパッケージが装着される回路基板の設計方法において、
前記複数個のチップスケールパッケージが装着される複数個のチップスケールパッケージ領域各々の第1領域に複数個の第1信号端子を配置して、前記複数個のチップスケールパッケージ領域各々の第2領域に前記複数個の第1信号端子が配置される間隔より少なくとも一方向に広く複数個の第2信号端子を配置する段階と、
前記複数本の第1信号端子の信号ライン及び前記複数個の第2信号端子間に共通に連結される共通信号ラインを外層面に配置する段階と、を備え、
前記複数個の第1信号端子は、高周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。 - 請求項9に記載の回路基板の設計方法において、
前記複数個の第1信号端子は、データを伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。 - 請求項9に記載の回路基板の設計方法において、
前記複数個の第2信号端子は、前記高周波で作動する信号に比べて低周波で作動する信号を伝送するために用いられる、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。 - 請求項11に記載の回路基板の設計方法において、
前記複数個の第2信号端子は、アドレス、命令信号を伝送するための端子である、ことを特徴とするチップスケールパッケージが装着されるモジュールの回路基板の設計方法。
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