JP3540232B2 - 半導体装置 - Google Patents
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Description
【発明が属する技術分野】
本発明は、BGA等のパッケージに搭載されるフリップチップ型の半導体装置に関する。
【0002】
【従来の技術】
BGA(Ball Grid Allay)型パッケージには、チップ型の半導体装置が搭載される。その半導体装置は、入出力パッドを介してパッケージと電気的に結合される。その半導体装置は、パッケージを介して回路基板に電気的に結合される。パッケージ側の回路基板と結合される外部入出力パッド配列は、予め仕様が決められている。しかし、半導体装置の入出力パッドと電気的に結合されるパッケージ側の内部入出力パッドの配列の配置には比較的自由度がある。チップ型の半導体装置は、例えばフリップチップ型半導体装置である。フリップチップ型半導体装置は、入出力パッド配列を、配置自由度を持つパッケージの内部入出力パッド配列に整合させればよいし、また、自身の内部回路の配置には自由度がある。従って、半導体装置の入出力パッド配列配置と内部回路の配置には自由度がある。内部回路は、コア回路(コア素子)と入出力回路(入出力素子)に分類することができる。
【0003】
図4は、従来のフリップチップ型半導体装置の構成を示す。図は、半導体装置の一部構成を入出力パッド側から見た図である。図に示された半導体装置10は、半導体上に、第1〜24入出力パッド101〜124と、第1〜5電源系配線131〜135と、第1〜16入出力回路141〜156と、第1〜16信号配線161〜176を備える。
【0004】
第1〜24入出力パッド101〜124は、半導体装置10中の最上層に配置される。第1〜16信号配線161〜176は、パッドと入出力回路を接続する。
【0005】
第1〜24入出力パッド101〜124は、パッケージ(図示されず)のランドに接続される。第1及び第3電源系配線131,133は、第1〜16入出力回路141〜156に結合される入出力素子用の接地配線又は電源配線である。第2電源系配線132は、第1〜16入出力回路141〜156に結合される入出力素子用の接地配線又は電源配線である。第4電源系配線134は、第5,6,11,12,17,18,23,24入出力パッド105,106,111,112,117,118,122,124の近傍に配置されるコア回路(図示されず)に結合される入出力素子用の接地配線又は電源配線である。第5電源系配線135は、第5,6,11,12,17,18,23,24入出力パッド105,106,111,112,117,118,122,124の近傍に配置されるコア回路(図示されず)に結合される入出力素子用の接地配線又は電源配線である。
【0006】
図において、各電源系配線は、入出力パッド4つ分の長さで描かれている。実際は、半導体装置10の或る辺の近傍から、その辺に対抗する辺の近傍に向けて連続的に設けられる。
【0007】
第1〜第16入出力回路141〜156は、端部に第1〜16信号配線161〜176の一端が接続される接続部を有する。
【0008】
第1信号配線161は、第1入出力回路141と第1入出力パッド101を接続する。第2信号配線162は、第2入出力回路142と第4入出力パッド104を接続する。第3信号配線163は、第3入出力回路143と第2入出力パッド102を接続する。第4信号配線164は、第4入出力回路144と第10入出力パッド110を接続する。第5信号配線165は、第5入出力回路145と第7入出力パッド107を接続する。第6信号配線166は、第6入出力回路146と第9入出力パッド109を接続する。第7信号配線167は、第7入出力回路147と第8入出力パッド108を接続する。第8信号配線168は、第8入出力回路148と第12入出力パッド112を接続する。第9信号配線169は、第9入出力回路149と第14入出力パッド114を接続する。第10信号配線170は、第10入出力回路150と第17入出力パッド117を接続する。第11信号配線171は、第11入出力回路151と第13入出力パッド113を接続する。第12信号配線172は、第12入出力回路152と第11入出力パッド111を接続する。第13信号配線173は、第13入出力回路153と第20入出力パッド120を接続する。第14信号配線174(図示されず)は、第14入出力回路154と第1入出力パッド101を接続する。第15信号配線175、第15入出力回路155と第19入出力パッド119を接続する。第16信号配線176は、第16入出力回路156と第22入出力パッド122を接続する。
【0009】
第1〜16信号配線161〜176は、第1〜16入出力回路141〜156と第1〜24入出力パッド101〜124の対応関係が決定されてから配線される。この対応関係に応じて、配線長及び経路が決定する。
【0010】
【発明が解決しようとする課題】
フリップチップ半導体装置は、入出力パッドと入出力回路との間の信号配線を自由に設定することができる。その自由度は、種々の長さの信号配線を生み出す。種々の長さの信号配線が設けられると、配線長に合わせて、信号配線のインピーダンス特性及び信号遅延特性を調整しなければならない。
【0011】
入出力回路用の信号配線がコア領域上の入出力パッドに配線されると、コア回路に対する配線性を阻害する恐れがあり、配線領域の配線効率が低下する。
【0012】
入出力回路が取り扱う信号電位は、コア回路が取り扱う信号電位よりも高い。入出力回路用の信号配線がコア領域の入出力パッドに配線されると、コア回路が、その信号配線によるEMIノイズの影響を受ける恐れがある。
【0013】
入出力回路用の電源系配線及び接地配線は、入出力回路群の配置位置以外では使用されない。その電源系配線及び接地配線を半導体装置を横断するように配置することは、配線効率の低下を招いていた。
【0014】
本発明は、入出力回路用に種々の配線長の信号配線が設けられる事態を回避することができ、そして配線効率の低下を回避することができる半導体装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧()付きで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数の形態又は複数の実施例のうちの少なくとも1つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
【0016】
本発明に係る半導体装置は、所定数の入出力パッド(201〜216)を含む入出力パッド群と、入出力パッド群を含むように区画されるモジュール専有領域上に配置され、且つ、入出力パッド(201〜216)に各々結合される入出力回路(401〜416)を含む入出力回路群と所定数の入出力パッド(201〜216)と入出力回路(401〜416)を各々結合し、当該モジュール外に延在しない複数の信号配線(501〜516)からなる入出力モジュールを備える。
【0017】
本発明に係る他の半導体装置は、入出力モジュールが、入出力回路(401〜416)に、第1の電源電位を供給する第1電源系配線(301,303)と、第2の電源電位を供給する第2電源系配線(302)とを当該モジュール外に延在しないように備える。
【0018】
本発明に係る他の半導体装置は、入出力モジュールが、入出力パッド群の行の数と列の数を等しく行列配列される。
【0019】
本発明に係る他の半導体装置は、入出力モジュール内の周囲に、所定の電位が印加されたガードバンド(411G,412G)を備える。
【0020】
【発明の実施の形態】
図1は、本発明に係る入出力モジュールの構成を示す。図に示された入出力モジュール1は、フリップチップ型半導体装置の構成の一部分を形成する。図は、半導体装置の一部構成を入出力パッド側から見た図である。図に示された入出力モジュール1は、その領域内に、第1〜16入出力パッド201〜216と、第1〜3電源系配線301〜303と、第1〜16入出力回路401〜416からなる入出力回路群と、第1〜16信号配線501〜516とを、領域を越えないように備える。
【0021】
第1〜16入出力パッド201〜216は、半導体装置10の最上層に等間隔に行列配置される。第1〜16信号配線501〜516は、パッドと入出力回路を接続する。
【0022】
第1〜16入出力パッド201〜216は、パッケージ(図示されず)の内部パッドに接続される。これら入出力パッドは、入出力モジュールの専有領域を規定する。第1及び第3電源系配線301,303は、第1〜16入出力回路401〜416に結合される接地配線である。第2電源系配線302は、第1〜16入出力回路401〜416に結合される電源配線である。これらの電源系配線は、入出力回路401〜416の配置位置に合わせて限定的に、つまり近傍に設けられる。これら電源系配線の長手方向の長さは、入出力モジュール1の領域を越えないように入出力パッド四つ分を一列にレイアウトした両端のパッドの端間の長さに制限される。
【0023】
第1〜第16入出力回路401〜416は、中央部に第1〜16信号配線501〜516の一端が接続される接続部を有する。
【0024】
第1信号配線501は、第1入出力回路401と第1入出力パッド201を接続する。第2信号配線502は、第2入出力回路402と第4入出力パッド204を接続する。第3信号配線503は、第3入出力回路403と第2入出力パッド202を接続する。第4信号配線504は、第4入出力回路404と第3入出力パッド203を接続する。第5信号配線505は、第5入出力回路405と第5入出力パッド205を接続する。第6信号配線506は、第6入出力回路406と第8入出力パッド208を接続する。第7信号配線507は、第7入出力回路407と第6入出力パッド206を接続する。第8信号配線508は、第8入出力回路408と第7入出力パッド207を接続する。第9信号配線509は、第9入出力回路409と第10入出力パッド210を接続する。第10信号配線510は、第10入出力回路410と第11パッド211を接続する。第11信号配線511は、第11入出力回路411と第10入出力パッド210を接続する。第12信号配線512は、第12入出力回路412と第12入出力パッド212を接続する。第13信号配線513は、第13入出力回路413と第14入出力パッド214を接続する。第14信号配線514は、第14入出力回路414と第15入出力パッド215を接続する。第15信号配線515は、第15入出力回路415と第13入出力パッド213を接続する。第16信号配線516は、第16入出力回路416と第16入出力パッド216を接続する。
【0025】
図2は、本発明に係る配線構造を示す。図は、図1に示された入出力モジュール1のA−A´断面を示す。第9〜12入出力パッド209〜212及び第1〜3電源系配線301〜303の下層には、第11及び第12入出力回路411,412が配置される。第11入出力回路411は、コンタクトと配線を積層接続した電源系配線に接続されるガードバンド411Gを有する。第12入出力回路412は、ガードバンド411G同様に、ガードバンド412Gを有する。第11入出力回路411は、第11信号配線511を介して第9入出力パッド209に接続する。第12入出力回路412は、第12信号配線512を介して第12入出力パッド212に接続する。第11及び第12信号配線511,512は、配線及び導電物を埋め込んだスタックViaの積層物からなる。ガードバンドには、電源系配線を介して所定の電位が印加される。ガードバンドは、入出力モジュール内の入出力回路群を取り囲み、入出力回路の動作により生じるEMIノイズをコア回路へ伝えないように作用する。
【0026】
図3には、本発明に係る半導体装置50のチップ角部分の入出力パッド配列を拡大表示されている。半導体装置50は、回路やパッドを配置しない四角に設けられるコーナー部51を備える。半導体装置50は、入出力パッド配列の周辺部に周辺入出力群52を備える。
【0027】
チップ全体のパッド配列は、各入出力モジュール内に収められた信号入出力パッドと、入出力(I/O)用電源入出力パッドと入出力用接地(I/O用GND)入出力パッド、及び入出力モジュールが居に配置されるコア(Core)電源入出力パッドとコア用接地(Core用GND)入出力パッドからなる。
【0028】
入出力パッド配列の一部は、入出力(I/O)モジュール1を形成する。この入出力モジュール1は、入出力回路401〜416からなる入出力回路群(I/O群)を備える。入出力モジュール1は、図1に示された第1〜3電源系配線301〜303(図3には図示されず)を備える。これら電源系配線は、入出力モジュールの領域内に収められる。これら電源系配線は、入出力モジュールに隣接するコア回路部分には延在しない。
【0029】
コア回路用の電源系配線は、入出力モジュール外のチップ全体に存在する。その電源系配線は、入出力モジュール1を取り囲むように設けられる。その電源系配線は、従来入出力回路用の電源系配線が設けられた領域に設けることができる。
【0030】
入出力モジュール1は、コア回路が配置される領域と並存して配置可能な限り、任意の位置に配置することができる。入出力モジュール1は、一度設計されると一まとまりで扱われるユニットとして配置されるため、配置位置変更に伴なう配線長及び経路の変更が生じない。
【0031】
ここで再び図1を参照して、本発明に係る入出力モジュール1の構造を説明する。
【0032】
入出力モジュール1は、ユニットとしてチップ全体のパッド配列中に配置される。その配置が実行される前に、入出力モジュール1における第1〜16信号配線501〜516は、固定的に設けられ、配置される。第1〜16信号配線501〜516の配線長及び経路(形状)は、その配置が実行される際に、第1〜16信号配線501〜516に係るインピーダンス特性及び信号遅延特性を保証するようにレイアウト設計され、固定化される。
【0033】
第1〜3電源系配線301〜303は、第1〜16入出力回路401〜416の近傍に設けられる。これら電源系配線は、入出力モジュール1の外に延在しない。
【0034】
本発明は以上の実施例に限定されない。入出力モジュール1は、16個(4×4)の入出力パッドに規定される専有領域を有する場合が説明された。その専有領域は、4個(2×2)、9個(3×3)、25個(5×5)、そして入出力パッドの個数が縦と横の行列同数でなくてもよい。入出力パッドの構成が行列同数の場合、この入出力モジュールをチップ上に配置する際に入出力モジュール1の配置方向を回転することができる。
【0035】
【発明の効果】
本発明に係る入出力モジュールを備えた半導体装置は、入出力回路用の電源系配線及び接地配線の配置領域が制限されるため、コア回路用の電源系配線及び接地配線の配線領域が拡張される。このため、コア回路用の電源系配線及び接地配線を確保するための配線効率の低下を回避することができる。
【0036】
本発明に係るその半導体装置は、入出力モジュール内のレイアウト設計完了後に、このモジュールをチップ上へ配置する際に入出力回路と入出力パッドを結合する信号配線の配線長に合わせて、信号配線のインピーダンス特性及び信号遅延特性を調整する処理が必要無い。
【0037】
本発明に係るその半導体装置は、入出力回路用の信号配線がコア領域上に配線される事態が発生しない。このため、コア領域に係る配線効率が低下が発生しない。
【0038】
本発明に係るその半導体装置は、入出力回路用の信号配線がコア領域の入出力パッドに配線されることがない。このため、コア回路が、入出力回路用の信号配線によるEMIノイズの影響を受ける恐れがない。
【図面の簡単な説明】
【図1】図は、本発明に係る入出力モジュールの構成図である。
【図2】図は、本発明に係る配線構造の断面図である。
【図3】図は、本発明に係るフリップチップ型半導体装置の背面図である。
【図4】図は、従来のフリップチップ型半導体装置の構成図である。
【符号の説明】
201〜216:第1〜16入出力パッド
301〜303:第1〜3電源系配線
401〜416:第1〜16入出力回路
501〜516:第1〜16配線
Claims (4)
- 所定数の入出力パッドを含む入出力パッド群と、前記入出力パッド群を含むように区画されるモジュール専有領域上に配置され、且つ、前記入出力パッドに各々結合される入出力回路を含む入出力回路群と、前記所定数の入出力パッドと前記入出力回路を各々結合し、当該モジュール外に延在しない複数の信号配線からなる入出力モジュールを備え[る]、
コア回路用の電源配線は、前記入出力モジュールを取り囲むように設けられることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記入出力モジュールは、前記入出力回路に、第1の電源電位を供給する第1電源系配線と、第2の電源電位を供給する第2電源系配線とを当該モジュール外に延在しないように備える半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記入出力モジュールは、前記入出力パッド群の行の数と列の数を等しく行列配列される半導体装置。 - 請求項1乃至3の何れか一項に記載の半導体装置において、
前記入出力モジュール内の周囲に、所定の電位が印加されたガードバンドを備える半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000033192A JP3540232B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000033192A JP3540232B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001223335A JP2001223335A (ja) | 2001-08-17 |
JP3540232B2 true JP3540232B2 (ja) | 2004-07-07 |
Family
ID=18557705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000033192A Expired - Fee Related JP3540232B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3540232B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4034120B2 (ja) | 2002-05-28 | 2008-01-16 | Necエレクトロニクス株式会社 | 半導体装置 |
JP4993929B2 (ja) * | 2006-03-23 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
JP7140994B2 (ja) * | 2018-08-28 | 2022-09-22 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
2000
- 2000-02-10 JP JP2000033192A patent/JP3540232B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2001223335A (ja) | 2001-08-17 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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