JP2001223335A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2001223335A JP2001223335A JP2000033192A JP2000033192A JP2001223335A JP 2001223335 A JP2001223335 A JP 2001223335A JP 2000033192 A JP2000033192 A JP 2000033192A JP 2000033192 A JP2000033192 A JP 2000033192A JP 2001223335 A JP2001223335 A JP 2001223335A
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- output
- semiconductor device
- wiring
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、入出力回路用に種々の配線長の配
線が設けられる事態を回避することができ、そして配線
効率の低下を回避することができる半導体装置を提供す
ることを目的とする。 【解決手段】 本発明に係る半導体装置は、所定数の入
出力パッド（201〜216）を含む入出力パッド群と、入出
力パッド群を含むように区画されるモジュール専有領域
上に配置され、且つ、入出力パッド（201〜216）に各々
結合される入出力回路（401〜416）を含む入出力回路群
と所定数の入出力パッド（201〜216）と入出力回路（40
1〜416）を各々結合し、当該モジュール外に延在しない
複数の信号配線（501〜516）からなる入出力モジュール
を備える。
線が設けられる事態を回避することができ、そして配線
効率の低下を回避することができる半導体装置を提供す
ることを目的とする。 【解決手段】 本発明に係る半導体装置は、所定数の入
出力パッド（201〜216）を含む入出力パッド群と、入出
力パッド群を含むように区画されるモジュール専有領域
上に配置され、且つ、入出力パッド（201〜216）に各々
結合される入出力回路（401〜416）を含む入出力回路群
と所定数の入出力パッド（201〜216）と入出力回路（40
1〜416）を各々結合し、当該モジュール外に延在しない
複数の信号配線（501〜516）からなる入出力モジュール
を備える。
Description
【０００１】
【発明が属する技術分野】本発明は、BGA等のパッケー
ジに搭載されるフリップチップ型の半導体装置に関す
る。
ジに搭載されるフリップチップ型の半導体装置に関す
る。
【０００２】
【従来の技術】BGA（Ball Grid Allay）型パッケージに
は、チップ型の半導体装置が搭載される。その半導体装
置は、入出力パッドを介してパッケージと電気的に結合
される。その半導体装置は、パッケージを介して回路基
板に電気的に結合される。パッケージ側の回路基板と結
合される外部入出力パッド配列は、予め仕様が決められ
ている。しかし、半導体装置の入出力パッドと電気的に
結合されるパッケージ側の内部入出力パッドの配列の配
置には比較的自由度がある。チップ型の半導体装置は、
例えばフリップチップ型半導体装置である。フリップチ
ップ型半導体装置は、入出力パッド配列を、配置自由度
を持つパッケージの内部入出力パッド配列に整合させれ
ばよいし、また、自身の内部回路の配置には自由度があ
る。従って、半導体装置の入出力パッド配列配置と内部
回路の配置には自由度がある。内部回路は、コア回路
（コア素子）と入出力回路（入出力素子）に分類するこ
とができる。
は、チップ型の半導体装置が搭載される。その半導体装
置は、入出力パッドを介してパッケージと電気的に結合
される。その半導体装置は、パッケージを介して回路基
板に電気的に結合される。パッケージ側の回路基板と結
合される外部入出力パッド配列は、予め仕様が決められ
ている。しかし、半導体装置の入出力パッドと電気的に
結合されるパッケージ側の内部入出力パッドの配列の配
置には比較的自由度がある。チップ型の半導体装置は、
例えばフリップチップ型半導体装置である。フリップチ
ップ型半導体装置は、入出力パッド配列を、配置自由度
を持つパッケージの内部入出力パッド配列に整合させれ
ばよいし、また、自身の内部回路の配置には自由度があ
る。従って、半導体装置の入出力パッド配列配置と内部
回路の配置には自由度がある。内部回路は、コア回路
（コア素子）と入出力回路（入出力素子）に分類するこ
とができる。
【０００３】図４は、従来のフリップチップ型半導体装
置の構成を示す。図は、半導体装置の一部構成を入出力
パッド側から見た図である。図に示された半導体装置１
０は、半導体上に、第１〜２４入出力パッド101〜124
と、第１〜５電源系配線131〜135と、第１〜１６入出力
回路141〜156と、第１〜１６信号配線161〜176を備え
る。
置の構成を示す。図は、半導体装置の一部構成を入出力
パッド側から見た図である。図に示された半導体装置１
０は、半導体上に、第１〜２４入出力パッド101〜124
と、第１〜５電源系配線131〜135と、第１〜１６入出力
回路141〜156と、第１〜１６信号配線161〜176を備え
る。
【０００４】第１〜２４入出力パッド101〜124は、半導
体装置１０中の最上層に配置される。第１〜１６信号配
線161〜176は、パッドと入出力回路を接続する。
体装置１０中の最上層に配置される。第１〜１６信号配
線161〜176は、パッドと入出力回路を接続する。
【０００５】第１〜２４入出力パッド101〜124は、パッ
ケージ（図示されず）のランドに接続される。第１及び
第３電源系配線131，133は、第１〜１６入出力回路141
〜156に結合される入出力素子用の接地配線又は電源配
線である。第２電源系配線132は、第１〜１６入出力回
路141〜156に結合される入出力素子用の接地配線又は電
源配線である。第４電源系配線134は、第５，６，１
１，１２，１７，１８，２３，２４入出力パッド105,10
6,111,112,117,118,122,124の近傍に配置されるコア回
路（図示されず）に結合される入出力素子用の接地配線
又は電源配線である。第５電源系配線135は、第５，
６，１１，１２，１７，１８，２３，２４入出力パッド
105,106,111,112,117,118,122,124の近傍に配置される
コア回路（図示されず）に結合される入出力素子用の接
地配線又は電源配線である。
ケージ（図示されず）のランドに接続される。第１及び
第３電源系配線131，133は、第１〜１６入出力回路141
〜156に結合される入出力素子用の接地配線又は電源配
線である。第２電源系配線132は、第１〜１６入出力回
路141〜156に結合される入出力素子用の接地配線又は電
源配線である。第４電源系配線134は、第５，６，１
１，１２，１７，１８，２３，２４入出力パッド105,10
6,111,112,117,118,122,124の近傍に配置されるコア回
路（図示されず）に結合される入出力素子用の接地配線
又は電源配線である。第５電源系配線135は、第５，
６，１１，１２，１７，１８，２３，２４入出力パッド
105,106,111,112,117,118,122,124の近傍に配置される
コア回路（図示されず）に結合される入出力素子用の接
地配線又は電源配線である。
【０００６】図において、各電源系配線は、入出力パッ
ド４つ分の長さで描かれている。実際は、半導体装置１
０の或る辺の近傍から、その辺に対抗する辺の近傍に向
けて連続的に設けられる。
ド４つ分の長さで描かれている。実際は、半導体装置１
０の或る辺の近傍から、その辺に対抗する辺の近傍に向
けて連続的に設けられる。
【０００７】第１〜第１６入出力回路141〜156は、端部
に第１〜１６信号配線161〜176の一端が接続される接続
部を有する。
に第１〜１６信号配線161〜176の一端が接続される接続
部を有する。
【０００８】第１信号配線161は、第１入出力回路141と
第１入出力パッド101を接続する。第２信号配線162は、
第２入出力回路142と第４入出力パッド104を接続する。
第３信号配線163は、第３入出力回路143と第２入出力パ
ッド102を接続する。第４信号配線164は、第４入出力回
路144と第１０入出力パッド110を接続する。第５信号配
線165は、第５入出力回路145と第７入出力パッド107を
接続する。第６信号配線166は、第６入出力回路146と第
９入出力パッド109を接続する。第７信号配線167は、第
７入出力回路147と第８入出力パッド108を接続する。第
８信号配線168は、第８入出力回路148と第１２入出力パ
ッド112を接続する。第９信号配線169は、第9入出力回
路149と第１４入出力パッド114を接続する。第１０信号
配線170は、第１０入出力回路150と第１７入出力パッド
117を接続する。第１１信号配線171は、第１１入出力回
路151と第１３入出力パッド113を接続する。第１２信号
配線172は、第１２入出力回路152と第１１入出力パッド
111を接続する。第１３信号配線173は、第１３入出力回
路153と第２０入出力パッド120を接続する。第１４信号
配線174（図示されず）は、第１４入出力回路154と第１
入出力パッド101を接続する。第１５信号配線175、第１
５入出力回路155と第１９入出力パッド119を接続する。
第１６信号配線176は、第１６入出力回路156と第２２入
出力パッド122を接続する。
第１入出力パッド101を接続する。第２信号配線162は、
第２入出力回路142と第４入出力パッド104を接続する。
第３信号配線163は、第３入出力回路143と第２入出力パ
ッド102を接続する。第４信号配線164は、第４入出力回
路144と第１０入出力パッド110を接続する。第５信号配
線165は、第５入出力回路145と第７入出力パッド107を
接続する。第６信号配線166は、第６入出力回路146と第
９入出力パッド109を接続する。第７信号配線167は、第
７入出力回路147と第８入出力パッド108を接続する。第
８信号配線168は、第８入出力回路148と第１２入出力パ
ッド112を接続する。第９信号配線169は、第9入出力回
路149と第１４入出力パッド114を接続する。第１０信号
配線170は、第１０入出力回路150と第１７入出力パッド
117を接続する。第１１信号配線171は、第１１入出力回
路151と第１３入出力パッド113を接続する。第１２信号
配線172は、第１２入出力回路152と第１１入出力パッド
111を接続する。第１３信号配線173は、第１３入出力回
路153と第２０入出力パッド120を接続する。第１４信号
配線174（図示されず）は、第１４入出力回路154と第１
入出力パッド101を接続する。第１５信号配線175、第１
５入出力回路155と第１９入出力パッド119を接続する。
第１６信号配線176は、第１６入出力回路156と第２２入
出力パッド122を接続する。
【０００９】第１〜１６信号配線161〜176は、第１〜１
６入出力回路141〜156と第１〜２４入出力パッド101〜1
24の対応関係が決定されてから配線される。この対応関
係に応じて、配線長及び経路が決定する。
６入出力回路141〜156と第１〜２４入出力パッド101〜1
24の対応関係が決定されてから配線される。この対応関
係に応じて、配線長及び経路が決定する。
【００１０】
【発明が解決しようとする課題】フリップチップ半導体
装置は、入出力パッドと入出力回路との間の信号配線を
自由に設定することができる。その自由度は、種々の長
さの信号配線を生み出す。種々の長さの信号配線が設け
られると、配線長に合わせて、信号配線のインピーダン
ス特性及び信号遅延特性を調整しなければならない。
装置は、入出力パッドと入出力回路との間の信号配線を
自由に設定することができる。その自由度は、種々の長
さの信号配線を生み出す。種々の長さの信号配線が設け
られると、配線長に合わせて、信号配線のインピーダン
ス特性及び信号遅延特性を調整しなければならない。
【００１１】入出力回路用の信号配線がコア領域上の入
出力パッドに配線されると、コア回路に対する配線性を
阻害する恐れがあり、配線領域の配線効率が低下する。
出力パッドに配線されると、コア回路に対する配線性を
阻害する恐れがあり、配線領域の配線効率が低下する。
【００１２】入出力回路が取り扱う信号電位は、コア回
路が取り扱う信号電位よりも高い。入出力回路用の信号
配線がコア領域の入出力パッドに配線されると、コア回
路が、その信号配線によるＥＭＩノイズの影響を受ける
恐れがある。
路が取り扱う信号電位よりも高い。入出力回路用の信号
配線がコア領域の入出力パッドに配線されると、コア回
路が、その信号配線によるＥＭＩノイズの影響を受ける
恐れがある。
【００１３】入出力回路用の電源系配線及び接地配線
は、入出力回路群の配置位置以外では使用されない。そ
の電源系配線及び接地配線を半導体装置を横断するよう
に配置することは、配線効率の低下を招いていた。
は、入出力回路群の配置位置以外では使用されない。そ
の電源系配線及び接地配線を半導体装置を横断するよう
に配置することは、配線効率の低下を招いていた。
【００１４】本発明は、入出力回路用に種々の配線長の
信号配線が設けられる事態を回避することができ、そし
て配線効率の低下を回避することができる半導体装置を
提供することを目的とする。
信号配線が設けられる事態を回避することができ、そし
て配線効率の低下を回避することができる半導体装置を
提供することを目的とする。
【００１５】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数の形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数の形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
【００１６】本発明に係る半導体装置は、所定数の入出
力パッド（201〜216）を含む入出力パッド群と、入出力
パッド群を含むように区画されるモジュール専有領域上
に配置され、且つ、入出力パッド（201〜216）に各々結
合される入出力回路（401〜416）を含む入出力回路群と
所定数の入出力パッド（201〜216）と入出力回路（401
〜416）を各々結合し、当該モジュール外に延在しない
複数の信号配線（501〜516）からなる入出力モジュール
を備える。
力パッド（201〜216）を含む入出力パッド群と、入出力
パッド群を含むように区画されるモジュール専有領域上
に配置され、且つ、入出力パッド（201〜216）に各々結
合される入出力回路（401〜416）を含む入出力回路群と
所定数の入出力パッド（201〜216）と入出力回路（401
〜416）を各々結合し、当該モジュール外に延在しない
複数の信号配線（501〜516）からなる入出力モジュール
を備える。
【００１７】本発明に係る他の半導体装置は、入出力モ
ジュールが、入出力回路（401〜416）に、第１の電源電
位を供給する第１電源系配線（301,303）と、第２の電
源電位を供給する第２電源系配線（302）とを当該モジ
ュール外に延在しないように備える。
ジュールが、入出力回路（401〜416）に、第１の電源電
位を供給する第１電源系配線（301,303）と、第２の電
源電位を供給する第２電源系配線（302）とを当該モジ
ュール外に延在しないように備える。
【００１８】本発明に係る他の半導体装置は、入出力モ
ジュールが、入出力パッド群の行の数と列の数を等しく
行列配列される。
ジュールが、入出力パッド群の行の数と列の数を等しく
行列配列される。
【００１９】本発明に係る他の半導体装置は、入出力モ
ジュール内の周囲に、所定の電位が印加されたガードバ
ンド（411G,412G）を備える。
ジュール内の周囲に、所定の電位が印加されたガードバ
ンド（411G,412G）を備える。
【００２０】
【発明の実施の形態】図１は、本発明に係る入出力モジ
ュールの構成を示す。図に示された入出力モジュール１
は、フリップチップ型半導体装置の構成の一部分を形成
する。図は、半導体装置の一部構成を入出力パッド側か
ら見た図である。図に示された入出力モジュール１は、
その領域内に、第１〜１６入出力パッド201〜216と、第
１〜３電源系配線301〜303と、第１〜１６入出力回路40
1〜416からなる入出力回路群と、第１〜１６信号配線50
1〜516とを、領域を越えないように備える。
ュールの構成を示す。図に示された入出力モジュール１
は、フリップチップ型半導体装置の構成の一部分を形成
する。図は、半導体装置の一部構成を入出力パッド側か
ら見た図である。図に示された入出力モジュール１は、
その領域内に、第１〜１６入出力パッド201〜216と、第
１〜３電源系配線301〜303と、第１〜１６入出力回路40
1〜416からなる入出力回路群と、第１〜１６信号配線50
1〜516とを、領域を越えないように備える。
【００２１】第１〜１６入出力パッド201〜216は、半導
体装置１０の最上層に等間隔に行列配置される。第１〜
１６信号配線501〜516は、パッドと入出力回路を接続す
る。
体装置１０の最上層に等間隔に行列配置される。第１〜
１６信号配線501〜516は、パッドと入出力回路を接続す
る。
【００２２】第１〜１６入出力パッド201〜216は、パッ
ケージ（図示されず）の内部パッドに接続される。これ
ら入出力パッドは、入出力モジュールの専有領域を規定
する。第１及び第３電源系配線301，303は、第１〜１６
入出力回路401〜416に結合される接地配線である。第２
電源系配線302は、第１〜１６入出力回路401〜416に結
合される電源配線である。これらの電源系配線は、入出
力回路401〜416の配置位置に合わせて限定的に、つまり
近傍に設けられる。これら電源系配線の長手方向の長さ
は、入出力モジュール1の領域を越えないように入出力
パッド四つ分を一列にレイアウトした両端のパッドの端
間の長さに制限される。
ケージ（図示されず）の内部パッドに接続される。これ
ら入出力パッドは、入出力モジュールの専有領域を規定
する。第１及び第３電源系配線301，303は、第１〜１６
入出力回路401〜416に結合される接地配線である。第２
電源系配線302は、第１〜１６入出力回路401〜416に結
合される電源配線である。これらの電源系配線は、入出
力回路401〜416の配置位置に合わせて限定的に、つまり
近傍に設けられる。これら電源系配線の長手方向の長さ
は、入出力モジュール1の領域を越えないように入出力
パッド四つ分を一列にレイアウトした両端のパッドの端
間の長さに制限される。
【００２３】第１〜第１６入出力回路401〜416は、中央
部に第１〜１６信号配線501〜516の一端が接続される接
続部を有する。
部に第１〜１６信号配線501〜516の一端が接続される接
続部を有する。
【００２４】第１信号配線501は、第１入出力回路401と
第１入出力パッド201を接続する。第２信号配線502は、
第２入出力回路402と第４入出力パッド204を接続する。
第３信号配線503は、第３入出力回路403と第２入出力パ
ッド202を接続する。第４信号配線504は、第４入出力回
路404と第３入出力パッド203を接続する。第５信号配線
505は、第５入出力回路405と第５入出力パッド205を接
続する。第６信号配線506は、第６入出力回路406と第８
入出力パッド208を接続する。第７信号配線507は、第７
入出力回路407と第６入出力パッド206を接続する。第８
信号配線508は、第８入出力回路408と第７入出力パッド
207を接続する。第９信号配線509は、第9入出力回路409
と第１０入出力パッド210を接続する。第１０信号配線5
10は、第１０入出力回路410と第１１パッド211を接続す
る。第１１信号配線511は、第１１入出力回路411と第１
０入出力パッド210を接続する。第１２信号配線512は、
第１２入出力回路412と第１２入出力パッド212を接続す
る。第１３信号配線513は、第１３入出力回路413と第１
４入出力パッド214を接続する。第１４信号配線514は、
第１４入出力回路414と第１５入出力パッド215を接続す
る。第１５信号配線515は、第１５入出力回路415と第１
３入出力パッド213を接続する。第１６信号配線516は、
第１６入出力回路416と第１６入出力パッド216を接続す
る。
第１入出力パッド201を接続する。第２信号配線502は、
第２入出力回路402と第４入出力パッド204を接続する。
第３信号配線503は、第３入出力回路403と第２入出力パ
ッド202を接続する。第４信号配線504は、第４入出力回
路404と第３入出力パッド203を接続する。第５信号配線
505は、第５入出力回路405と第５入出力パッド205を接
続する。第６信号配線506は、第６入出力回路406と第８
入出力パッド208を接続する。第７信号配線507は、第７
入出力回路407と第６入出力パッド206を接続する。第８
信号配線508は、第８入出力回路408と第７入出力パッド
207を接続する。第９信号配線509は、第9入出力回路409
と第１０入出力パッド210を接続する。第１０信号配線5
10は、第１０入出力回路410と第１１パッド211を接続す
る。第１１信号配線511は、第１１入出力回路411と第１
０入出力パッド210を接続する。第１２信号配線512は、
第１２入出力回路412と第１２入出力パッド212を接続す
る。第１３信号配線513は、第１３入出力回路413と第１
４入出力パッド214を接続する。第１４信号配線514は、
第１４入出力回路414と第１５入出力パッド215を接続す
る。第１５信号配線515は、第１５入出力回路415と第１
３入出力パッド213を接続する。第１６信号配線516は、
第１６入出力回路416と第１６入出力パッド216を接続す
る。
【００２５】図２は、本発明に係る配線構造を示す。図
は、図1に示された入出力モジュール１のＡ−Ａ´断面
を示す。第９〜１２入出力パッド209〜212及び第１〜３
電源系配線301〜303の下層には、第１１及び第１２入出
力回路411,412が配置される。第１１入出力回路411は、
コンタクトと配線を積層接続した電源系配線に接続され
るガードバンド411Gを有する。第１２入出力回路412
は、ガードバンド411G同様に、ガードバンド412Gを有す
る。第１１入出力回路411は、第１１信号配線511を介し
て第９入出力パッド209に接続する。第１２入出力回路4
12は、第１２信号配線512を介して第１２入出力パッド2
12に接続する。第１１及び第１２信号配線511,512は、
配線及び導電物を埋め込んだスタックViaの積層物から
なる。ガードバンドには、電源系配線を介して所定の電
位が印加される。ガードバンドは、入出力モジュール内
の入出力回路群を取り囲み、入出力回路の動作により生
じるＥＭＩノイズをコア回路へ伝えないように作用す
る。
は、図1に示された入出力モジュール１のＡ−Ａ´断面
を示す。第９〜１２入出力パッド209〜212及び第１〜３
電源系配線301〜303の下層には、第１１及び第１２入出
力回路411,412が配置される。第１１入出力回路411は、
コンタクトと配線を積層接続した電源系配線に接続され
るガードバンド411Gを有する。第１２入出力回路412
は、ガードバンド411G同様に、ガードバンド412Gを有す
る。第１１入出力回路411は、第１１信号配線511を介し
て第９入出力パッド209に接続する。第１２入出力回路4
12は、第１２信号配線512を介して第１２入出力パッド2
12に接続する。第１１及び第１２信号配線511,512は、
配線及び導電物を埋め込んだスタックViaの積層物から
なる。ガードバンドには、電源系配線を介して所定の電
位が印加される。ガードバンドは、入出力モジュール内
の入出力回路群を取り囲み、入出力回路の動作により生
じるＥＭＩノイズをコア回路へ伝えないように作用す
る。
【００２６】図３には、本発明に係る半導体装置５０の
チップ角部分の入出力パッド配列を拡大表示されてい
る。半導体装置５０は、回路やパッドを配置しない四角
に設けられるコーナー部５１を備える。半導体装置５０
は、入出力パッド配列の周辺部に周辺入出力群５２を備
える。
チップ角部分の入出力パッド配列を拡大表示されてい
る。半導体装置５０は、回路やパッドを配置しない四角
に設けられるコーナー部５１を備える。半導体装置５０
は、入出力パッド配列の周辺部に周辺入出力群５２を備
える。
【００２７】チップ全体のパッド配列は、各入出力モジ
ュール内に収められた信号入出力パッドと、入出力（I/
O）用電源入出力パッドと入出力用接地（I/O用GND）入
出力パッド、及び入出力モジュールが居に配置されるコ
ア（Core）電源入出力パッドとコア用接地（Core用GN
D）入出力パッドからなる。
ュール内に収められた信号入出力パッドと、入出力（I/
O）用電源入出力パッドと入出力用接地（I/O用GND）入
出力パッド、及び入出力モジュールが居に配置されるコ
ア（Core）電源入出力パッドとコア用接地（Core用GN
D）入出力パッドからなる。
【００２８】入出力パッド配列の一部は、入出力（I/
O）モジュール１を形成する。この入出力モジュール１
は、入出力回路401〜416からなる入出力回路群（I/O
群）を備える。入出力モジュール１は、図１に示された
第１〜３電源系配線301〜303（図3には図示されず）を
備える。これら電源系配線は、入出力モジュールの領域
内に収められる。これら電源系配線は、入出力モジュー
ルに隣接するコア回路部分には延在しない。
O）モジュール１を形成する。この入出力モジュール１
は、入出力回路401〜416からなる入出力回路群（I/O
群）を備える。入出力モジュール１は、図１に示された
第１〜３電源系配線301〜303（図3には図示されず）を
備える。これら電源系配線は、入出力モジュールの領域
内に収められる。これら電源系配線は、入出力モジュー
ルに隣接するコア回路部分には延在しない。
【００２９】コア回路用の電源系配線は、入出力モジュ
ール外のチップ全体に存在する。その電源系配線は、入
出力モジュール１を取り囲むように設けられる。その電
源系配線は、従来入出力回路用の電源系配線が設けられ
た領域に設けることができる。
ール外のチップ全体に存在する。その電源系配線は、入
出力モジュール１を取り囲むように設けられる。その電
源系配線は、従来入出力回路用の電源系配線が設けられ
た領域に設けることができる。
【００３０】入出力モジュール１は、コア回路が配置さ
れる領域と並存して配置可能な限り、任意の位置に配置
することができる。入出力モジュール１は、一度設計さ
れると一まとまりで扱われるユニットとして配置される
ため、配置位置変更に伴なう配線長及び経路の変更が生
じない。
れる領域と並存して配置可能な限り、任意の位置に配置
することができる。入出力モジュール１は、一度設計さ
れると一まとまりで扱われるユニットとして配置される
ため、配置位置変更に伴なう配線長及び経路の変更が生
じない。
【００３１】ここで再び図１を参照して、本発明に係る
入出力モジュール１の構造を説明する。
入出力モジュール１の構造を説明する。
【００３２】入出力モジュール１は、ユニットとしてチ
ップ全体のパッド配列中に配置される。その配置が実行
される前に、入出力モジュール１における第１〜１６信
号配線501〜516は、固定的に設けられ、配置される。第
１〜１６信号配線501〜516の配線長及び経路（形状）
は、その配置が実行される際に、第１〜１６信号配線50
1〜516に係るインピーダンス特性及び信号遅延特性を保
証するようにレイアウト設計され、固定化される。
ップ全体のパッド配列中に配置される。その配置が実行
される前に、入出力モジュール１における第１〜１６信
号配線501〜516は、固定的に設けられ、配置される。第
１〜１６信号配線501〜516の配線長及び経路（形状）
は、その配置が実行される際に、第１〜１６信号配線50
1〜516に係るインピーダンス特性及び信号遅延特性を保
証するようにレイアウト設計され、固定化される。
【００３３】第１〜３電源系配線301〜303は、第１〜１
６入出力回路401〜416の近傍に設けられる。これら電源
系配線は、入出力モジュール１の外に延在しない。
６入出力回路401〜416の近傍に設けられる。これら電源
系配線は、入出力モジュール１の外に延在しない。
【００３４】本発明は以上の実施例に限定されない。入
出力モジュール１は、１６個（４×４）の入出力パッド
に規定される専有領域を有する場合が説明された。その
専有領域は、４個（２×２）、９個（３×３）、２５個
（５×５）、そして入出力パッドの個数が縦と横の行列
同数でなくてもよい。入出力パッドの構成が行列同数の
場合、この入出力モジュールをチップ上に配置する際に
入出力モジュール１の配置方向を回転することができ
る。
出力モジュール１は、１６個（４×４）の入出力パッド
に規定される専有領域を有する場合が説明された。その
専有領域は、４個（２×２）、９個（３×３）、２５個
（５×５）、そして入出力パッドの個数が縦と横の行列
同数でなくてもよい。入出力パッドの構成が行列同数の
場合、この入出力モジュールをチップ上に配置する際に
入出力モジュール１の配置方向を回転することができ
る。
【００３５】
【発明の効果】本発明に係る入出力モジュールを備えた
半導体装置は、入出力回路用の電源系配線及び接地配線
の配置領域が制限されるため、コア回路用の電源系配線
及び接地配線の配線領域が拡張される。このため、コア
回路用の電源系配線及び接地配線を確保するための配線
効率の低下を回避することができる。
半導体装置は、入出力回路用の電源系配線及び接地配線
の配置領域が制限されるため、コア回路用の電源系配線
及び接地配線の配線領域が拡張される。このため、コア
回路用の電源系配線及び接地配線を確保するための配線
効率の低下を回避することができる。
【００３６】本発明に係るその半導体装置は、入出力モ
ジュール内のレイアウト設計完了後に、このモジュール
をチップ上へ配置する際に入出力回路と入出力パッドを
結合する信号配線の配線長に合わせて、信号配線のイン
ピーダンス特性及び信号遅延特性を調整する処理が必要
無い。
ジュール内のレイアウト設計完了後に、このモジュール
をチップ上へ配置する際に入出力回路と入出力パッドを
結合する信号配線の配線長に合わせて、信号配線のイン
ピーダンス特性及び信号遅延特性を調整する処理が必要
無い。
【００３７】本発明に係るその半導体装置は、入出力回
路用の信号配線がコア領域上に配線される事態が発生し
ない。このため、コア領域に係る配線効率が低下が発生
しない。
路用の信号配線がコア領域上に配線される事態が発生し
ない。このため、コア領域に係る配線効率が低下が発生
しない。
【００３８】本発明に係るその半導体装置は、入出力回
路用の信号配線がコア領域の入出力パッドに配線される
ことがない。このため、コア回路が、入出力回路用の信
号配線によるＥＭＩノイズの影響を受ける恐れがない。
路用の信号配線がコア領域の入出力パッドに配線される
ことがない。このため、コア回路が、入出力回路用の信
号配線によるＥＭＩノイズの影響を受ける恐れがない。
【図１】図は、本発明に係る入出力モジュールの構成図
である。
である。
【図２】図は、本発明に係る配線構造の断面図である。
【図３】図は、本発明に係るフリップチップ型半導体装
置の背面図である。
置の背面図である。
【図４】図は、従来のフリップチップ型半導体装置の構
成図である。
成図である。
201〜216：第１〜１６入出力パッド 301〜303：第１〜３電源系配線 401〜416：第１〜１６入出力回路 501〜516：第１〜１６配線
Claims (4)
- 【請求項１】 所定数の入出力パッドを含む入出力パッ
ド群と、前記入出力パッド群を含むように区画されるモ
ジュール専有領域上に配置され、且つ、前記入出力パッ
ドに各々結合される入出力回路を含む入出力回路群と前
記所定数の入出力パッドと前記入出力回路を各々結合
し、当該モジュール外に延在しない複数の信号配線から
なる入出力モジュールを備える半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記入出力モジュールは、前記入出力回路に、第１の電
源電位を供給する第１電源系配線と、第２の電源電位を
供給する第２電源系配線とを当該モジュール外に延在し
ないように備える半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置にお
いて、 前記入出力モジュールは、前記入出力パッド群の行の数
と列の数を等しく行列配列される半導体装置。 - 【請求項４】 請求項１乃至３の何れか一項に記載の半
導体装置において、前記入出力モジュール内の周囲に、
所定の電位が印加されたガードバンドを備える半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000033192A JP3540232B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000033192A JP3540232B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001223335A true JP2001223335A (ja) | 2001-08-17 |
| JP3540232B2 JP3540232B2 (ja) | 2004-07-07 |
Family
ID=18557705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000033192A Expired - Fee Related JP3540232B2 (ja) | 2000-02-10 | 2000-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3540232B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858924B2 (en) | 2002-05-28 | 2005-02-22 | Nec Electronics Corporation | Flip-chip semiconductor device having I/O modules in an internal circuit area |
| JP2007258469A (ja) * | 2006-03-23 | 2007-10-04 | Nec Electronics Corp | 半導体集積回路装置 |
| US20210175172A1 (en) * | 2018-08-28 | 2021-06-10 | Socionext Inc. | Semiconductor integrated circuit device |
-
2000
- 2000-02-10 JP JP2000033192A patent/JP3540232B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858924B2 (en) | 2002-05-28 | 2005-02-22 | Nec Electronics Corporation | Flip-chip semiconductor device having I/O modules in an internal circuit area |
| EP1376693A3 (en) * | 2002-05-28 | 2006-12-27 | NEC Electronics Corporation | Flip-chip semiconductor device having I/O modules in an internal circuit area |
| JP2007258469A (ja) * | 2006-03-23 | 2007-10-04 | Nec Electronics Corp | 半導体集積回路装置 |
| US20210175172A1 (en) * | 2018-08-28 | 2021-06-10 | Socionext Inc. | Semiconductor integrated circuit device |
| US11699660B2 (en) * | 2018-08-28 | 2023-07-11 | Socionext Inc. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3540232B2 (ja) | 2004-07-07 |
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