JPH08181250A

JPH08181250A - 半導体パッケージ

Info

Publication number: JPH08181250A
Application number: JP32440694A
Authority: JP
Inventors: Hideo Arima; 英夫有馬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-12

Abstract

(57)【要約】【目的】半導体パッケージ、及びそれを搭載した回路基
板、モジュール及び電子機器で、高信頼度化，高密度
化、及び低コスト化を同時に達成すること。【構成】半導体パッケージ，回路基板，電子部品等にお
いて、パッド，バイアホール，スルホール，バイアホー
ル用ランド、またはスルホール用ランドを正六角形の頂
点と中心にあたる位置に配置し、その最近接のパッド等
の間にそれらの最近接パッド等の間を結ぶ仮想線に対し
て+60度または-60度で交差する１本以上の配線を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体パッケージ，回
路基板，電子部品、これらを組み込んだモジュール、ま
たは電子機器に係り、特に、高密度の半導体パッケー
ジ，回路基板，電子部品、これらを組み込んだモジュー
ル、または電子機器に関する。

【０００２】

【従来の技術】文献（R.R.Tummala et al.,:Multichip
Packaging Technologies in IBM forDesktop to Mainfr
ame Computers:Proceedings for 1992 ECTC, P1〜9(199
2)）に示されるように、半導体パッケージの基板やその
搭載基板はパッド等を格子状に配列するか千鳥状に配置
している。この配置で配線を形成する場合、それらのパ
ッド等の間を縫う様に格子状またはそれを45度傾けたも
のになる。パッド等が少ないか低密度の場合にはこの方
法でもよいが、パッド等が多い場合や高密度の場合に
は、パッド等の周辺に形成できる配線が限られるため、
必然的に層数を増やさざるを得ない。これは、工数を増
大させ、歩留まりを下げ、コストを上げることになる。

【０００３】

【発明が解決しようとする課題】この様な状況下にあっ
て、従来の半導体パッケージの基板やその搭載基板は、
パッド等の密度を上げた場合にその回りに引ける配線数
を増加することが必要であった。

【０００４】

【課題を解決するための手段】これらの課題を解決する
ため、次に様にパッド等の周りに多くの配線を形成でき
る様にする。

【０００５】(1)正六角形の頂点と中心にあたる位置に
パッド，バイアホール，スルホール，バイアホール用ラ
ンド、またはスルホール用ランド(以下パッド等と略)を
配置し、その最近接のパッド等の間にそれらの最近接パ
ッド等の間を結ぶ仮想線に対して+60度または-60度で交
差する１本以上の配線を形成する基板上に半導体を搭載
かつ電気的接続する。

【０００６】(2)形状が同一で複数の六角形が互いに２
頂点を共有する状態で配置され、それらの頂点と中心に
あたる位置にパッド等を配置し、その多くの最近接のパ
ッド等の間にそれらの最近接パッド等の間を結ぶ仮想線
に対して+60度または-60度で交差する１本以上の配線を
形成する基板上に半導体を搭載かつ電気的接続する。

【０００７】

【作用】パッド等を上記の様に六方配置とすることによ
り、正方格子配置の場合と比較して、パッド等の密度を
同等とした場合で比較すると形成できる配線本数は1.5
倍になる。つまり、正方格子では、パッド等の回りで引
ける配線は0度と180度の２種類であるが、六方配置では
0度と60度と120度の３種類である。これは配線層数に直
すと1/1.5=0.67倍の層数で済むことになる。

【０００８】

【実施例】以下、実施例により本発明を具体的に説明す
る。

【０００９】（実施例１）図１に製造したハイブリッド
ICを搭載する厚膜基板の一部を示す。基板には六角形の
頂点と中心部に直径２mmのパッド１を形成した３層の厚
膜多層基板５である。材料はアルミナである。パッドか
らの引き出し配線は表面層でのＷ配線２、その下の内層
Ｗ配線３、及び裏面のＷ配線４から成り立っている。

【００１０】この基板上に搭載する部品は同一の配置・
形状のパッドを持つ厚膜基板である。基板は８mm角でそ
の上に抵抗体を６個形成している。この抵抗体を形成し
た厚膜基板をはんだボールを用いて図１の厚膜多層基板
に搭載する。

【００１１】（実施例２）図２に製造したプリント基板
の一部を示す。図中６はスルホールの付いたランドを示
す。ランド６は六角形の頂点と中心に位置する。この部
分ではランド６の数は53あり、ここにピン付きの半導体
を挿入・はんだ接続する。プリント基板10はガラスエポ
キシからできた４層であり、表面と内層で銅配線７，
８，９を形成する。

【００１２】（実施例３）図３に製造した275ピンの半
導体パッケージの基板への接続面を示す。半導体パッケ
ージの基板12は高耐熱性のBT基板でできており、この表
面にはんだボールを搭載するパッド11を形成している。
最近接パッドのピッチは１mmであり、パッド径は0.4mm
である。この半導体パッケージは同一配置・形状のパッ
ドを形成したガラスエポキシ基板に搭載する。このパッ
ド配置・形状の半導体パッケージ及び基板を用いること
により、これらの形状を従来のものと比較して寸法で30
％低減できた。

【００１３】（実施例４）図４に製造した半導体パッケ
ージの断面図を示す。半導体チップ13は、11mm角のＭＰ
Ｕであるが、550本の端子をエリアアレイ状のはんだバ
ンプ14としてチップ全面に配置してある。はんだバンプ
14、それと対応した位置にあるチップ13上のパッド、及
びパッケージ基板15上のパッドはいずれも図3と同様の
六方配置をしている。パッドピッチは最近接パッドピッ
チで0.5mmである。

【００１４】パッケージ基板15は40mm角であり、８層の
アルミナ製厚膜多層基板からできている。このパッケー
ジ基板の裏面にはプリント基板に搭載するための550個
のはんだボール端子16が形成されている。このはんだボ
ール端子16は図３と同様に六方配置をしており、その最
近接ピッチは1.27mmである。またチップ13の下部のはん
だボール端子を形成していない。パッケージ基板15の上
面及びはんだバンプ１４の周囲にはエポキシ系の樹脂１
７で充填している。また、チップ背面には冷却フィン18
を搭載している。

【００１５】この様にはんだバンプ14及びはんだボール
端子16を六方配置とした結果、パッケージ基板の層数を
従来の８層を６層に低減することができた。

【００１６】（実施例５）図５に製造したモジュールの
斜視図を示す。プリント基板19上に実施例４で製造した
半導体パッケージ20を４個及び樹脂モールドした８個の
ＤＲＡＭ21を搭載したモジュールを製造した。各部品の
搭載は全てＳｎ／Ｐｂ系はんだを用いて２２０℃で実施
した。この製造したモジュールは、メモリ機能を持つＣ
ＰＵボードである。

【００１７】（実施例６）図５に示すＣＰＵモジュール
の他に、画像処理，通信，外部メモリ制御等の機能を持
つモジュールを組み合わせて小形計算機を構成した。

【００１８】

【発明の効果】本発明は以上説明してきた様な構成にな
っているので、以下に記載した効果を奏する。

【００１９】(1)パッド等の密度の向上パッド等を従来の様に正方格子で配列した場合と本発明
の六方格子で配列した場合とを比較する。パッド等間の
距離を同一で１とすると、正方格子の面積は１となり、
正方格子には等価的に一つのパッドが対応するから、一
つのパッド等の占有面積は１である。六方格子の中で菱
形を形成する部分の面積を計算するとそれは、1×√3/2
=0.866となる。つまり一つのパッド等の占有面積は0.86
6である。従って、本発明では従来のものに比べて1/0.8
66=1.155倍のパッド密度を実現できる。これは高密度化
や多ピン化が顕著な半導体やそれを搭載する半導体パッ
ケージやその搭載基板で特に有用である。

【００２０】(2)配線密度の増加従来の正方格子では一つのパッド等を中心に考えると、
配線はその両脇と上下の４本しか引けない。所が本発明
では実施例からも明白な様に６本の配線を形成できる。
これを定量的に説明する。今、パッド等の径をｒとして
配線幅をＷとする。通常はパッド等と配線間の距離を絶
縁を確保する意味で一定にするが、その距離をｕとす
る。するとパッド等を中心に考えると、正方格子ではa=
2r+2W+uの正方形に４本の配線を形成できる。六方格子
では１辺がa/√3=0.577aの六角形に６本の配線を形成で
きる。この面積を比較すると、正方形はa²、六角形は0.
577a×a/2×3=0.8655a²となる。つまり配線密度は、従
来の正方格子と比較して(6/4)/0.8655=1.298となり、約
30％の増加となる。

【００２１】また、従来の正方格子に±45度の配線を形
成する場合があるが、その時にはパッド等の間隔が正方
格子の1/√2となり、そこに配線を引くための逆にパッ
ド等の間隔を広げなければならない。

【００２２】(3)回路層の低減実施例に示す様に、本発明でのパッケージ，回路基板，
電子部品，モジュール回路部の層数を33％低減すること
ができる。これは工数の低減、製品歩留まりの向上、低
コスト化の効果を生じる。

【００２３】(4)配線長の低減従来の0度と180度の配線では、45度方向にあるパッド等
の間の配線は概略その間の最短距離の1.414倍の長さの
配線が必要であった。本発明では0度，60度と120度の３
種類の配線を形成できるので配線長を低減できる。

【００２４】(5)クロストークの低減配線として１方向の配線を一層に形成する場合で説明す
る。従来の場合は0度と180度の配線を交互に形成すると
２層毎に同一方向の配線ができて、その間のクロストー
クが大きい。これに対して、0度，60度と120度の３種類
の配線を３層毎に形成する場合は、３層毎に同一方向の
配線ができる。この場合その間の距離が従来の1.5倍と
長くなるためクロストークの低減になる。

【００２５】(6)小形化上記の様に配線密度やパッド等の密度の向上は、配線や
密度が同じであれば、小形化ができる。

【００２６】(7)接続信頼性の向上上記の様にパッド等の密度の向上、配線密度の向上は、
同一パッド等の密度と配線密度では、回路，基板や部品
が小形化にできることであり、この結果接続部の熱応力
等による接続信頼性が向上する。

【図面の簡単な説明】

【図１】ハイブリッドICを搭載する厚膜基板の説明図。

【図２】ピン付きの半導体を搭載するプリント基板の説
明図。

【図３】275ピンの半導体パッケージの基板への接続面
の説明図。

【図４】半導体パッケージの断面図。

【図５】製造したモジュールの斜視図。

【符号の説明】

１…厚膜パッド、２…表面層でのＷ配線、３…内層Ｗ配
線、４…裏面のＷ配線、５…厚膜多層基板。

Claims

【特許請求の範囲】

【請求項１】正六角形の頂点と中心にあたる位置にパッ
ド，バイアホール，スルホール，バイアホール用ラン
ド、またはパッドを配置し、その最近接のパッドの間に
それらの最近接パッドの間を結ぶ仮想線に対して+60度
または-60度で交差する１本以上の配線を形成する基板
上に半導体を搭載かつ電気的接続したことを特徴とする
半導体パッケージ。
【請求項２】形状が同一で複数の六角形が互いに２頂点
を共有する状態で配置され、それらの頂点と中心にあた
る位置にパッド等を配置し、その多くの最近接のパッド
等の間にそれらの最近接パッド等の間を結ぶ仮想線に対
して+60度または-60度で交差する１本以上の配線を形成
する基板上に半導体を搭載かつ電気的接続したことを特
徴とする半導体パッケージ。
【請求項３】請求項１または２において、前記基板を部
品等を搭載する基板とした回路基板。
【請求項４】請求項１または２において、前記回路を部
品と一体化した電子部品。
【請求項５】請求項１，２，３または４において、その
回路面の外形を接する２辺が60度または120度となる正
三角形，菱形，台形または六角形である半導体パッケー
ジ，回路基板、または電子部品。
【請求項６】請求項１，２，３，４または５において、
前記パッドの外形を六角形とした半導体パッケージ，回
路基板、または電子部品。
【請求項７】請求項１，２，３，４，５または６を組み
込んだモジュールまたは電子機器。