JP2004119454A - プリント回路板 - Google Patents
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Abstract
【解決手段】第1のICと、複数個の第2のICとを、ビア等を利用してバス配線を分岐することにより接続する際に、バス配線は分岐位置において2つに分岐され、分岐位置から第2のICに向かって線対称に引き出す事により、バス配線におけるすべての配線の配線長を等長にしている。また、バス配線の各配線の分岐位置と第1のICとを等しくする事により、分岐後の各配線の配線長及び分岐前の各配線の配線長も等しくしている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、プリント回路板上に配線されるバス配線の高速伝送に関するものである。
【0002】
【従来の技術】
近年、複数のIC素子等を実装したプリント回路板においては、配置された各IC間の情報を高速に伝送することが求められる。そのため高速で信号を伝送できる複数の信号線は平行に並んだバス配線が頻繁に使用される。またメモリ量を増やすために、1つのCPUもしくはメモリコントローラICに対して、複数のRAMがバス配線により接続されるような場合、CPUもしくはメモリコントローラICから引き出される1つのバス配線を途中で分岐して複数のRAMに配線することが必要となる。しかしながらバス配線のような複数の配線を使用して伝送する場合、配線長に差があるとスキューが発生し、情報が正確に伝達されないという課題が生じていた。
【0003】
従来これらの課題を解決するため、図8に示すようにジグザグ配線などすることにより、配線を等長にしスキューを小さくしていた。図8において、100はプリント回路板である。101は表裏両面に配線を有する2層からなるプリント配線板である。102はメモリコントローラIC、103と104は全く同じRAM(random−access memory)でありプリント配線101に実装されている。105はメモリコントローラIC102とRAM104を接続するバス配線で、プリント配線板101の表面に屈曲して配線されている。106はメモリコントローラIC102とRAM103を接続するバス配線で、メモリコントローラIC102から延びた配線105をビア107により分岐しプリント配線板101の裏面に接続されて配線されている。またバス配線106はビア108により再びプリント配線板101の表面へと配線されRAM103に接続されている。RAM103と104は回路設計上メモリコントローラIC102から均等な位置に配置されていないため、バス配線105と106の配線長を等しくするために、配線106のプリント配線板101の裏面に配線された部分をジグザグに配線している。また各バス配線における複数の配線の配線長も等しくなるように配線されている。
【0004】
【発明が解決しようとする課題】
しかしながら、すべてのバス配線を等長にするために配線をジグザグにした前記従来の技術においては、ジグザグに配線した裏面のバス配線の領域が大きくなってしまい、回路設計の自由度を低下させるという問題があった。これは実装するICの数がさらに増えた場合、バスの配線も多くなるためより顕著となり、ジグザグに配線する領域を確保することができず、等長に配線する事ができない場合もあった。
【0005】
また、ジグザグな配線では、配線長を物理的に等長にする事はできるが、ジグザグの間隔によっては物理的な配線長よりも早く信号が伝送されてしまい、その結果スキューが発生してしまうという問題もあった。
【0006】
また、高速な信号配線同士が上下の層で近接して平行に配線されることにより、信号間の干渉でクロストークが発生する。したがって裏面のジグザグな配線が増えると、表面のバス配線と干渉する領域が発生してしまい、表裏面での配線のクロストークの影響が大きくなるという問題も発生してしまう。
【0007】
さらに、バス配線において各配線の途中で分岐して使用する場合においては、分岐後の各配線の配線長及び分岐前の各配線の配線長に差があるとシグナルインティグリティを確保することが厳しくなり、ビットエラーが発生する事が知られている。前記従来の技術においては、配線106のビア107による分岐位置のメモリコントローラIC102からの距離はそれぞれの配線で異なっている。そのため、さまざまな個所で反射が発生してしまい、シグナルインティグリティの低下という非常に大きな問題が発生する。この問題は、IC間のバス配線が長くなればなるほど、また、クロック周波数が高くなればなるほど大きく影響が現れる。
【0008】
【課題を解決するための手段】
本発明においては前記課題を解決するため、第1のICと、2つの第2のICが実装され、一端は該第1のICに接続され、他端は2つに分岐されて該第2のICと接続されるバス配線を有するプリント回路板において、該バス配線は分岐位置において2つに分岐され、分岐位置から該第2のICに向かって線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しいプリント回路板を提供している。
【0009】
また本発明においては、第1のICと、少なくとも3個の第2のICが実装され、一端は該第1のICに接続され、他端は複数に分岐されて該第2のICと接続されるバス配線を有するプリント回路板において、該バス配線は複数の分岐位置を有し、各分岐位置において2つに分岐され、接続される第2のICに向かって各分岐位置から線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しいプリント回路板を提供している。
【0010】
また本発明においては、前記プリント配線板は複数の配線層からなる多層プリント配線板からなっており、前記分岐位置に前記複数の配線層を接続する複数のビアを設け、該ビアにより前記分岐位置で複数に分岐されたバス配線のそれぞれは、該プリント配線板の異なる配線層で該第2のICに向かって引き出されているプリント回路板を提供している。
【0011】
また本発明においては、前記第2のICはすべて、前記第1のICが実装されているプリント配線板表面と同じ表面には実装されており、前記分岐位置で分岐されたバス配線のうち、前記第1のICが実装されているプリント配線板表面と異なる配線層に配線されているバス配線は、再度複数のビアにより前記第1のICが実装されているプリント配線板表面と同じ表面に引き出されて、前記第2のICと接続するプリント回路板を提供している。
【0012】
また本発明においては、前記分岐位置に設けられた複数のビアは、千鳥状に配置されているプリント回路板を提供している。
【0013】
また本発明においては、前記プリント配線板は、プリント配線板の表裏面を配線層とする2層のプリント配線板であり、前記複数のビアにより分岐され前記プリント配線板の表裏面に配線されたバス配線に、お互いが対向するようにダンピング抵抗を配置するプリント回路板を提供している。
【0014】
また本発明においては、前記第2のICは、前記プリント配線板の表裏面に対向して配置されており、前記各バス配線は前記第2のICの直前において前記プリント配線板の表裏面を接続する複数のビアにより分岐され、各対向して配置された第2のICと接続するプリント回路板を提供している。
【0015】
次に本発明の実施の形態を図面を参照して説明する。
【0016】
(第1の実施の形態)
図1は、本発明の第1の実施の形態のプリント回路板を示す図であり、プリント配線板に1つのメモリコントローラと2つのRAMが実装されている場合を示している。図1において前述の従来の技術で説明した図8と同じ部材には同じ符号が付してある。
【0017】
図1において、10はプリント回路板である。1は表裏両面に配線を有する2層からなるプリント配線板である。102はメモリコントローラIC、103と104は全く同じRAMでありプリント配線板1に並べて実装されている。110はメモリコントローラIC102とRAM103を接続するバス配線で、プリント配線板1の表面に配線されている。111はメモリコントローラIC102とRAM104を接続するバス配線で、メモリコントローラIC102から延びたバス配線110をビア120により分岐しプリント配線板101の裏面に接続して配線されている。バス配線110とバス配線111は、分岐位置となるビア120から、それぞれがRAM103、104に向かって線対称に引き出されている。またバス配線111はビア121により再びプリント回路板101の表面へと配線されRAM103に接続されている。
【0018】
ビア120は、バス配線110のメモリコントローラIC102からビア120までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線110のビア120からRAM103までの配線長と、バス配線111のビア120からRAM104までの配線長が直線的に等しくなる位置に設けられている。RAM103と104は全く同じRAMであるため、各配線の接続位置も等しい。したがってビア120は、RAM103と104の並びと平行で、かつRAM103と104の中間点に配置されることになる。
【0019】
尚、本実施の形態では、2層からなるプリント配線板にビアを形成し、ビアによってバス配線をプリント配線板の表裏面に分岐しているが、本発明はこれに限られるものではなく、1層からなるプリント配線板にジャンパー線によってバス配線をプリント配線板上で分岐する事もできる。
【0020】
このように配線することにより、メモリコントローラIC102からRAM103と104までの各バス配線を、ジグザグ配線を使用する事なく等長で配線する事ができ、スキューの発生を防ぐ事ができる。また、バス配線の幅の領域のみで配線することが可能であり、回路設計の自由度を妨げる事はない。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ICまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【0021】
(第2の実施の形態)
図2は、本発明の第2の実施の形態のプリント回路板を示す図であり、プリント配線板に1つのメモリコントローラICと一列に並んだ4つのRAMが実装されている場合を示している。
【0022】
図2において、200はプリント回路板である。201は表裏両面に配線を有する2層からなるプリント配線板である。202はメモリコントローラIC、203、204、205、206は全く同じRAMであり、プリント配線板201に一列に並べて実装されている。210はメモリコントローラIC202とRAM203を接続するバス配線で、プリント配線板201の表面に配線されている。211はメモリコントローラIC202とRAM206を接続するバス配線で、メモリコントローラIC202から延びたバス配線210をビア220により分岐しプリント配線板201の裏面に接続して配線されている。バス配線210とバス配線211は、分岐位置となるビア220から、それぞれがRAM203、206に向かって線対称に引き出されている。またバス配線211はビア224により再びプリント配線板201の表面へと配線されRAM206に接続されている。
【0023】
212はメモリコントローラIC202とRAM204を接続するバス配線で、メモリコントローラIC202から延びたバス配線210をビア221により分岐しプリント配線板201の裏面に接続して配線されている。バス配線210とバス配線212は、分岐位置となるビア221から、それぞれがRAM203、204に向かって線対称に引き出されている。またバス配線212はビア223により再びプリント回路板201の表面へと配線されRAM204に接続されている。213はメモリコントローラIC202とRAM205を接続するバス配線で、メモリコントローラIC202から延びたバス配線211をビア222により分岐しプリント配線板201の表面に接続して配線RAM205に接続されている。バス配線211とバス配線213は、分岐位置となるビア222から、それぞれがRAM206、205に向かって線対称に引き出されている。
【0024】
ビア220は、バス配線210のメモリコントローラIC102からビア220までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線210のビア220からRAM203までの配線長と、バス配線211のビア220からRAM206までの配線長が直線的に等しくなる位置に設けられている。
【0025】
ビア221は、バス配線210のメモリコントローラIC102からビア221までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線210のビア221からRAM203までの配線長と、バス配線212のビア221からRAM204までの配線長が直線的に等しくなる位置に設けられている。
【0026】
ビア222は、バス配線211のメモリコントローラIC102からビア222までの配線が、各配線が平行で等しい長さになる位置に設けられている。また、バス配線211のビア222からRAM206までの配線長と、バス配線213のビア222からRAM205までの配線長が直線的に等しくなる位置に設けられている。
【0027】
RAM203、204、205、206は全く同じRAMであるため、各配線の接続位置も等しい。したがってビア220は、RAM203、204、205、206の並びと平行で、かつRAM203と206の中間点に配置されることになる。また、ビア221は、RAM203、204、205、206の並びと平行で、かつRAM203と204の中間点に配置されることになる。ビア222は、RAM203、204、205、206の並びと平行で、かつRAM205と206の中間点に配置されることになる。
【0028】
尚、本実施の形態では、2層からなるプリント配線板にビアを形成し、ビアによってバス配線をプリント配線板の表裏面に分岐しているが、本発明はこれに限られるものではなく、1層からなるプリント配線板にジャンパー線によってバス配線をプリント配線板上で分岐する事もできる。
【0029】
また、本実施の形態では1つのメモリコントローラICと一列に並んだ4つのRAMが実装されているプリント配線板について説明したが、本発明はこれに限られるものではなく、RAMの数に応じて分岐の数を変更すれば、RAMの数はいくつであってもかまわない。たとえばRAMが203、204、206の3つであれば、ビア222を形成しなければ良い。
【0030】
また、本実施の形態では2層からなるプリント配線板を用いて説明したが、本発明はこれに限られるものではなく、3層以上の多層プリント配線板でも良く、分岐した各バス配線を配線する配線層は、他の信号線や、電源パターン、グラウンドパターンの設計に応じて随時決定すれば良い。
【0031】
このように配線することにより、プリント配線板に1つのメモリコントローラICと一列に並んだ4つのRAMが実装されている場合であっても、第1の実施の形態と同様に、メモリコントローラICからRAMまでの各バス配線を、ジグザグ配線を使用する事なく等長で配線する事ができ、スキューの発生を防ぐ事ができる。また、バス配線の幅の領域のみで配線することが可能であり、回路設計の自由度を妨げる事はない。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ICまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【0032】
(第3の実施の形態)
図3、図4は、本発明の第3の実施の形態のプリント回路板を示す図である。図3はプリント配線板に1つのメモリコントローラと2つのRAMが実装されている場合を示している。図4はプリント配線板に1つのメモリコントローラと一列に並んだ4つのRAMが実装されている場合を示している。
【0033】
図3において前述の第1の実施の形態を示す図1と同じ部材には同じ符号を付してある。図3において、300はプリント回路板である。301は表裏両面に配線を有する2層からなるプリント配線板である。102はメモリコントローラIC、103と104は全く同じRAMでありプリント配線板301に並べて実装されている。図3において図1と異なる点は、図1におけるビア120、121の形態を、各ビアを千鳥状に配置したビア122、123を設けたことにある。ビアを千鳥状に配置した事よって、ビアを一列に配置した第1の実施の形態よりもバス配線110、111の全体の配線幅をより細くすることが可能となる。
【0034】
また図4において前述の第2の実施の形態を示す図2と同じ部材には同じ符号を付してある。図4において、400はプリント回路板である。401は表裏両面に配線を有する2層からなるプリント配線板である。202はメモリコントローラIC、203、204、205、206は全く同じRAMであり、プリント配線板201に一列に並べて実装されている。図4において図2と異なる点は、図2におけるビア220、221、222、223、224の形態を、各ビアを千鳥状に配置したビア225、226、227、228、229を設けたことにある。ビアを千鳥状に配置した事よって、ビアを一列に配置した第1の実施の形態よりもバス配線210、211、212、213の全体の配線幅をより細くすることが可能となる。
【0035】
これによって、配線領域を更に狭くすることが可能となり、回路設計の自由度を大幅に向上させることができる。また、第1の実施の形態と同様にメモリコントローラIC102からRAM103、104までの各バス配線および、第2の実施の形態と同様にメモリコントローラIC202からRAM203、204、205、206までの各バス配線を等長で配線する事ができ、スキューの発生を防ぎ事ができる。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ICまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【0036】
(第4の実施の形態)
図5は、本発明の第4の実施の形態のプリント回路板を示す図であり、プリント配線板に1つのメモリコントローラと一列に並んだ4つのRAMが実装されている場合を示している。図5において前述の第2の実施の形態を示す図2と同じ部材には同じ符号を付してある。図5において、500はプリント回路板である。501は表裏両面に配線を有する2層からなるプリント配線板である。202はメモリコントローラIC、203、204、205、206は全く同じRAMであり、プリント配線板201に一列に並べて実装されている。図5において図2と異なる点は、メモリコントローラ202から延びたバス配線210がビア220で分岐され、プリント回路板201の表裏面に引き出された後、表面には抵抗230、裏面には抵抗231が配置されている事である。
【0037】
この様な形態をとる事により、前述の第2の実施の形態に示した効果に加え、メモリコントローラIC202、または、RAM203、204、205、206のバッファ能力が大き過ぎる場合に、抵抗230、231によってオーバーシュートの抑制と分岐後の不要輻射の抑制に大きな効果が得られる。
【0038】
(第5の実施の形態)
図6は、本発明の第5の実施の形態のプリント回路板を示す図であり、プリント配線板に1つのメモリコントローラと2つのRAMが実装されている場合を示している。図6において前述の第1の実施の形態を示す図1と同じ部材には同じ符号を付してある。図6において、600はプリント回路板である。601は表裏両面に配線を有する2層からなるプリント配線板である。102はメモリコントローラIC、103’と104は全く同じRAMでありプリント配線板601に並べて実装されている。図6においてRAM103’、104は全く同じ機能を持つICであるがピンの配置が異なっている。RAM103’にはピン103a〜103hが設けられており、RAM104にはピン104a〜104hが設けられている。RAM103’のピン103aとRAM104のピン104bは同じ機能をもつピンであり、同様に、ピン103bとピン104a、ピン103cとピン104d、ピン103dとピン104c、ピン103eとピン104f、ピン103fとピン104e、ピン103gとピン104h、ピン103hとピン104gは同じ機能をもつピンである。メモリコントローラ102にはピン102a〜102hが設けられており、各ピン102a〜102hから延びているバス配線は110a〜110h、111a〜111hの各配線から構成されている。
【0039】
配線110aはビア237により表裏面に引き出され、表面は配線110aとしてRAM103のピン103bへ、裏面は111aとしてRAM104のピン104aに接続されている。配線110bはビア124によりまず裏面に引き出される。裏面に引き出された後2本に分岐し、1本は配線110bとしてビア125により再度表面に引き出されRAM103のピン103aへ接続されている。この時ビア124、125は、その間における配線110bが配線110aを跨ぐ位置に設けられている。他の1本は配線111bとしてRAM104のピン104bに接続されている。
【0040】
配線110c、110e、110gは配線110aと同様にビア126により表裏面に引き出され、表面は配線110c、110e、110gとしてRAM103のピン103d、103f、103hへ、裏面は111c、111e、111gとしてRAM104のピン104c、104e、104gに接続されている。配線110d、110f、110hは配線110bと同様にビア124によりまず裏面に引き出される。裏面に引き出された後2本に分岐し、1本は配線110d、110f、110hとしてビア125により再度表面に引き出されRAM103のピン103c、103e、103gへ接続されている。この時ビア124、125は、その間における配線110d、110f、110hが配線110c、110e、110gを跨ぐ位置に設けられている。他の1本は配線111d、111f、111hとしてRAM104のピン104d、104f、104hに接続されている。
【0041】
この様な形態をとる事により、RAMのピンの配置が異なる場合においても、前述の第1の実施の形態と同様に、メモリコントローラIC102からRAM103’、104までの各バス配線をジグザグ配線を使用する事なく等長で配線する事ができ、スキューの発生を防ぐ事ができる。また、バス配線の幅の領域のみで配線することが可能であり、回路設計の自由度を妨げる事はない。また、回路基板の表裏面で配線が平行になる事がないため、クロストークの影響を受けることもない。また、各バス配線の分岐位置から各ICまでの距離を等しくする事ができ、シグナルインティグリティを低下させる事もない。
【0042】
(第6の実施の形態)
図7は、本発明の第6の実施の形態のプリント回路板を示す図であり、プリント配線板に表面に1つのメモリコントローラと、表裏面にそれぞれ4つのRAMが実装されている場合を示している。図7において前述の第3の実施の形態を示す図4と同じ部材には同じ符号を付してある。図7において、700はプリント回路板である。701は表裏両面に配線を有する2層からなるプリント配線板である。プリント配線板701の表面には1つのメモリコントローラ202が実装されており、また、表面に4つのRAM203、204、205、206が実装され、裏面には4つのRAM203’、204’、205’、206’がRAM203、204、205、206の真下に実装されている。ビア240は各バス配線210、211、212、213をRAMの直前でさらにプリント配線板201の表裏面に分岐して引き出され、それぞれRAM203、203’、204、204’、205、205’、206、206’に接続している。
【0043】
このようにRAMがプリント配線板201の表裏面に配置されている場合でも、バス配線210、211、212、213とビア225、226、227、224をもうける事により第3の実施の形態
尚、前述の第1から第6までの実施の形態においては、プリント配線板に実装されているのはメモリコントローラICとRAMであるが、本発明はこれに限られるものではなく、1つのCPUと複数のRAMの様に、1つのICから同じ信号を複数のICとの間で送受信するものであればICの種類はなんであってもかまわない。
【0044】
【発明の効果】
本発明は、プリント回路板に実装された、第1のICと、複数個の第2のICとを、バス配線を分岐することにより接続する際に、バス配線は分岐位置において2つに分岐され、分岐位置から第2のICに向かって線対称に引き出す事により、バス配線におけるすべての配線の配線長を等長にしている。
【0045】
これにより、ジグザグな配線を使用する事なく、第1のICと複数個の第2のICとを等長の配線する事ができるため、配線長の差により発生するスキューを防止することができ、また物理的な配線長よりも早く信号が伝送されることもなく、それによって発生するスキューも防止する事ができる。
【0046】
また、バス配線をジグザグに配線する必要がないため、バス配線の領域をバス配線の幅のみとする事ができ、回路設計の自由度を大幅に向上させる事ができる。また、実装するICの数がさらに増えた場合であっても、バスの配線の領域を確保することが容易であり、等長に配線する事が可能である。
【0047】
また、多層からなるプリント配線板を使用して、異なる配線層に分岐したバス配線を設けた場合、高速な信号配線同士が上下の層で近接して平行に配線されることはないため、信号間の干渉でクロストークの影響を抑制する事ができる。
【0048】
さらに、バス配線の各配線の分岐位置と第1のICとを等しくする事により、分岐後の各配線の配線長及び分岐前の各配線の配線長に差がないため、シグナルインティグリティを確保することができ、ビットエラーが発生を防止することができる。
【0049】
また、異なる配線層に分岐したバス配線に、分岐した直後に対向して抵抗を配置することにより、メモリコントローラICやRAMのバッファ能力が大き過ぎる場合に、抵抗によってオーバーシュートの抑制と分岐後の不要輻射の抑制に大きな効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるプリント回路板を示した図。
【図2】本発明の第2の実施の形態におけるプリント回路板を示した図。
【図3】本発明の第3の実施の形態におけるプリント回路板を示した図。
【図4】本発明の第3の実施の形態におけるプリント回路板を示した図。
【図5】本発明の第4の実施の形態におけるプリント回路板を示した図。
【図6】本発明の第5の実施の形態におけるプリント回路板を示した図。
【図7】本発明の第6の実施の形態におけるプリント回路板を示した図。
【図8】従来の技術を示した図。
【符号の説明】
100、200 プリント回路板
101、201 プリント配線板
102、202 メモリコントローラIC
103、103’、104、203、204、205、206、203’、204’、205’、206’ RAM
110、111、210、211、212、213 バス配線
120、121、220、221、222、223、224、225、226、227、228、229、240 ビア
230、231 抵抗
Claims (7)
- 第1のICと、2つの第2のICが実装され、一端は該第1のICに接続され、他端は2つに分岐されて該第2のICと接続されるバス配線を有するプリント回路板において、該バス配線は分岐位置において2つに分岐され、分岐位置から該第2のICに向かって線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しい事を特徴とするプリント回路板。
- 第1のICと、少なくとも3個の第2のICが実装され、一端は該第1のICに接続され、他端は複数に分岐されて該第2のICと接続されるバス配線を有するプリント回路板において、該バス配線は複数の分岐位置を有し、各分岐位置において2つに分岐され、接続される第2のICに向かって各分岐位置から線対称に引き出されており、該バス配線におけるすべての配線の配線長が等しい事を特徴とするプリント回路板。
- 前記プリント配線板は複数の配線層からなる多層プリント配線板からなっており、前記分岐位置に前記複数の配線層を接続する複数のビアを設け、該ビアにより前記分岐位置で複数に分岐されたバス配線のそれぞれは、該プリント配線板の異なる配線層で該第2のICに向かって引き出されている事を特徴とする請求項1または2に記載のプリント回路板。
- 前記第2のICはすべて、前記第1のICが実装されているプリント配線板表面と同じ表面には実装されており、前記分岐位置で分岐されたバス配線のうち、前記第1のICが実装されているプリント配線板表面と異なる配線層に配線されているバス配線は、再度複数のビアにより前記第1のICが実装されているプリント配線板表面と同じ表面に引き出されて、前記第2のICと接続する事を特徴とする請求項3に記載のプリント回路板。
- 前記分岐位置に設けられた複数のビアは、千鳥状に配置されている事を特徴とする請求項3に記載のプリント回路板。
- 前記プリント配線板は、プリント配線板の表裏面を配線層とする2層のプリント配線板であり、前記複数のビアにより分岐され前記プリント配線板の表裏面に配線されたバス配線に、お互いが対向するようにダンピング抵抗を配置する事を特徴とする請求項3に記載のプリント回路板。
- 前記第2のICは、前記プリント配線板の表裏面に対向して配置されており、前記各バス配線は前記第2のICの直前において前記プリント配線板の表裏面を接続する複数のビアにより分岐され、各対向して配置された第2のICと接続する事を特徴とする請求項3に記載のプリント回路板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002277301A JP2004119454A (ja) | 2002-09-24 | 2002-09-24 | プリント回路板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002277301A JP2004119454A (ja) | 2002-09-24 | 2002-09-24 | プリント回路板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004119454A true JP2004119454A (ja) | 2004-04-15 |
JP2004119454A5 JP2004119454A5 (ja) | 2005-11-04 |
Family
ID=32272939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002277301A Pending JP2004119454A (ja) | 2002-09-24 | 2002-09-24 | プリント回路板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004119454A (ja) |
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