TWI559695B - 具有等化串音的電路互連 - Google Patents

Description

具有等化串音的電路互連

本技術係關於電路互連，尤其是關於一種電路互連的干擾控制。

當進行平行介面的訊號載子選徑時，例如電子傳導印刷電路板的傳導性軌跡，該等訊號載子之間隔在介面的一部分通常為相互均勻間隔，在該部分中訊號載子係實體地相互平行。對於資料係分散於平行介面之該等訊號載子中並於同時(例如：根據一時序訊號)傳送之平行同步匯流排而言，訊號載子中的串音干擾可顯著到降低資料傳輸能力的程度。因為平行同步匯流排沿著匯流排的所有該等訊號載子需要資料的同時傳送，最受干擾影響的訊號載子將使整個匯流排的最大傳輸速率具有一上限。

前述係以此領域的相關技術的大致概述來呈現，不應被解釋為包含任何不利於本專利申請的前案資訊之自承。

提供對於電路互連的系統及方法的範例。於揭露的一實施例中，該電路互連包含一介電層。一平行同步匯流排係設置在該介電層上。該平行同步匯流排包含至少四條傳導性軌跡。該等傳導性軌跡沿著部份該匯流排係非均勻地相互間隔，其中該等傳導性軌跡實體地平行排列，使得該等傳導性軌跡間中之串音干擾於整個該等傳導性軌跡係本質上等化。

在揭露的另一實施例中，電路互連包含壹介電層及複數個貫穿該介電層的通道。該等通道配置以使該等通道中的串音干擾位於整個該等通道之本質上相等的位準，其中該配置包含下列其中 之一個或多個：該電路互連上的該等通道之其一相對於其他該等通道的定位；該等通道之一通道相對於其他該等通道的尺寸；以及該等通道之一通道相對於其他該等通道的材質組成。

平行同步匯流排一般用以連接電路元件，以使電路元件能單向或雙向(類比或數位)地傳播資料。習知的平行同步匯流排可包含一系列的訊號載子，該等訊號載子實體地平行排列且配置以與該時序訊號同步傳送資料以達到高速的資料貫穿速率(例如：八條資料線同步傳送一個位元組的一位元)。雖然平行同步匯流排能達成高速的資料速率，這種匯流排在使用上會受限制資料傳輸的速度之特定類型的干擾影響。舉例而言，沿著平行於匯流排之該等訊號載子的資料傳輸(例如：於一印刷電路板或球形柵極陣列基板上的傳導性軌跡)可能產生稱為串音干擾或抖動之電容耦合或電感耦合。訊號載子經歷到的串音干擾通常係以毫伏特為測量單位且串音干擾可限制該訊號載子中之最大資料輸出功率。因為平行同步匯流排的訊號載子同時傳送一較大單位之資料的各別部分，而且因為平行同步匯流排中所有其他訊號載子的資料傳輸率必須變慢以符合最受干擾影響的訊號載子以使匯流排上資料的傳輸保持同步，所以最受干擾影響且因而具有最低的最大資料傳輸率的訊號載子成為整個匯流排之最大資料傳輸率的限制。

為了克服上述串音干擾所引起的傳輸瓶頸，在一實施例中，該等訊號載子被配置以增加最受影響之訊號載子之最低的最大資料速率。第1圖係敘明於一實施例中，具有非均勻間隔的軌跡的平行同步匯流排。資料線受到的串音(或其他)干擾量係與資料線與其他該等資料線的間距成反比。因為平行同步匯流排102中間的資料線(例如：DQ3)相對於平行同步匯流排102外側的資料線(例如：DQ6)係排列(設置)為較多的資料線的數目，所以中間資料線 易受較多緊鄰設置之串音干擾源(侵略源)影響。藉由進一步從中間資料線較遠離地排列平行同步匯流排之其他軌跡，能減少那些中間線受到的串音干擾。為符合匯流排寬度的限制，像是於介電層104間隔中允許使用平行同步匯流排102的最大數量，外側資料線(例如：DQ0、DQ1及DQ5、DQ6)比中間資料線(例如：DQ2、DQ3及DQ4)較為緊鄰排列。在此配置中，當平行同步匯流排102中之外側資料線受到的串音干擾增加時，能減少中間資料線受到的串音干擾。於一實施例中，當串音干擾的位準於所有資料線等化時，則可實現最佳最大的可達資料速率。值得注意的是，於其他平行同步匯流排中有非均勻間隔的該等資料線的配置中，非等化干擾位準可導致減少最受影響資料線的串音干擾位準的進一步降低。這種配置進一步改善資料傳送至匯流排的最大傳輸率。

第2圖係敘明在平行同步匯流排之均勻間隔的軌跡中串音干擾實例圖表。在一實施例中，該串音干擾以毫伏特為測量單位，轉換為以每微微秒為單位的抖動(jitter)。如第2圖所示，平行同步匯流排中均勻間隔之中間資料線比其他資料線易被串音干擾及抖動影響。如上所述，於資料線上的串音干擾效應反比於該資料線與其他資料線的間距。朝向平行同步匯流排中間的資料線會更易受串音干擾影響，因為該些其他資料線相對地較靠近，此有助於串音干擾。平行同步匯流排外側的資料線(例如：第1圖中的DQ0及DQ6)可能只於一側同步傳送資料線，導致較低的串音干擾及較高的裕度(margin)，以使於外側的線比靠近平行同步匯流排之中間的資料線允許較高理論資料速率。然而，值得注意的是，這些較高的理論資料速率係無法因平行同步匯流排的同步資料傳輸限制而實現的。因而，展示最高串音干擾量的資料線(例如：第2圖中的DQ3)形成平行同步匯流排的瓶頸。資料無法沿著整個匯流排以超越最高干擾資料線(DQ3)可負荷的資料傳輸率進行傳輸。

在一實施例中，藉由降低最受影響資料線的串音干擾，可增 加對於整個匯流排該資料線的最大資料速率。降低平行匯流排的串音干擾的一個方法係分開該等資料線。雖然此種佈置能增加最受影響資料線的可達最大資料速率，但此種佈局也可增加容納介電層上平行同步匯流排所需的尺寸。因為介電層上有效的空間(例如：於印刷電路板或球形柵極陣列基板上)常常會被限制，電路互連設計允許的最大匯流排寬度能夠嚴格地被限制及執行。

第3圖係敘明非均勻間隔的該等資料線中減少該等中間資料線的串音干擾及增加該等外側資料線的串音干擾的實例圖表，其中該等資料線係藉由第1圖中之實施例完成的。藉由進一步從中間資料線(DQ3)排列資料線，當該等資料線均勻間隔排列(例如：第2圖所示)，中間資料線受到的串音干擾可從最大位準302降低。與相鄰線較靠近設置且均勻間隔配置的該等外側資料線(DQ0及DQ6)所受到的串音干擾從位準304增加。然而，在該等外側資料線中干擾的增加不會損害被匯流排可達的最大資料速率，因為匯流排可達的最大資料速率係受到最高干擾位準的資料線之資料速率限制。對於增加其他資料線(例如：DQ0及DQ6)，透過降低受到最多影響資料線(DQ3)的干擾量，可改善匯流排的可達最大資料速率。在一實施例中，當串音干擾位準於整個資料線得以等化，最佳可達資料速率最大量可以實現，如於306所示。

第4圖係提供一實施例中部分平行同步匯流排的微觀圖。數個電路設計參數皆可限制資料匯流排(例如：平行同步匯流排)的資料線的配置。如前所述，如第4圖中之寬度參數所示，介電層上容許的間隔限制量可能會限制最大匯流排寬度，進一步限制於全部匯流排或部分匯流排中匯流排使用的最大寬度。資料線的組成，例如，電性傳導性軌跡、匯流排資料移轉時脈速率、製造公差以及其他參數皆可使一最小容許間隔臨界值係為有必要的。該最小容許間隔的臨界值限制兩資料線之間隙的最小值，就像兩軌跡(或經由鑽孔)通過介電層的平行部。作為範例之於兩條資料線之 間的空間或軌跡間隔，標示於402。於電路互連中所使用的電壓或阻抗可敘明該等資料線自己的參數。舉例而言，電路互連的某些設計特徵可能需要使用於平行同步匯流排之該等資料線的一特定軌跡寬度404。

當暸解了電路互連的設計參數及限制，在一實施例中，平行同步匯流排的該等資料線可以配置以降低在平行同步匯流排之最受影響資料線上的串音干擾，其中該配置係對應於等化平行同步匯流排該等資料線中的串音。如前所述，串音干擾通常係與兩資料線的間距成反比。使用此模型以及此電路互連的限制及參數，在下文一實施例的討論中，可以解一系列的聯立方程式，以找出能等化整個資料線串音干擾的可能資料線間距。然而，值得注意的是，在其他計算並非於相同之平行同步匯流排的元件之間的干擾效應之更複雜的干擾模型技術，為了減少在最受影響軌跡的串音效應，可能導致一匯流排具有非均勻軌跡間距並同時具有不同軌跡中的非等化干擾。

舉例而論，請參照第4圖，在一實施例中，其中平行同步匯流排包含七條資料線(DQ0~DQ6)，且操控六個軌跡間距以等化七條資料線中的串音。在一實施例中，由於該等軌跡的串音效應係為對稱，該些間距可作對稱計算，像是最外側軌跡(DQ0、DQ6)與第一內側軌跡(DQ1、DQ5)於平行同步匯流排兩側的相對應間距係為相同(即為D1)。同樣地，該些內部間距(D2及D3)可選為對稱。為提供平行同步匯流排中最受串音干擾的軌跡(DQ3)與其他軌跡的間距能夠最大化，並提供平行同步匯流排最大的資料傳送量，該等較外側軌跡(DQ0、DQ1及DQ5、DQ6)係允許相互靠攏(亦即，最小容許間隔臨界值)。因此，第一聯立方程式係敘明為：D1=最小容許間隔臨界值

提供平行同步匯流排的最大容許寬度之第二聯立方程式： 2 *(D1+D2+D3)=匯流排寬度-(該等軌跡的數量-1)*軌跡寬度 方程式1

其中匯流排寬度係為平行同步匯流排允許的最大寬度，該等軌跡的數量係為平行同步匯流排的軌跡數量，其中軌跡寬度係為設置於匯流排中該等傳導性軌跡的寬度。

進一步而論，在一實施例中，提供等化該等資料線中的串音干擾之第三方程式，其中於一軌跡的串音干擾係與其他軌跡的間距平方成反比：

在一實施例中，這些聯立方程式係解出以顯示出能提供第4圖該等軌跡中等化的串音干擾之D1、D2及D3的數值。舉例而言，倘若最小容許間隔臨界值為45微米，匯流排寬度為825微米，且(該等軌跡的數量-1)*軌跡寬度為6*45微米，而聯立方程式在此實施例中可解出：D1=45微米；D2=167微米；及D3=65.5微米。

其他的方程式可用於確定能提供等化的串音的軌跡間隔距離。舉例而言，該等資料線中的串音干擾可藉由使用與上述軌跡間的間距平方的反比關係之另外的關係來調整。此外，該些方程式可修改以等化該等軌跡中串音干擾的平均值、該等軌跡中的串音干擾最大期望值或串音干擾的其他量值。

第5圖係敘明電路互連實施例，該實施例於平行中間部中具有間隔以等化資料線之串音干擾的資料線。該電路互連包含介電層602。該電路互連進一步包含設置在介電層602上的平行同步匯流排604。平行同步匯流排604包含複數條(例如：至少四條)傳導性軌跡(DQ0~DQ6)。第5圖所示之實施例中的該等傳導性軌跡沿 著匯流排中間部606為相互非均勻間隔(D1、D2、D3)，其中中間部606係介於脫離部608及扇形外展部610之間，且設置於扇形外展部610之該等傳導性軌跡係實體地非平行排列。中間部606中的該等傳導性軌跡係為實體地平行排列，以使該等傳導性軌跡中的串音干擾得以於整個該等傳導性軌跡等化，以降低最受串音效應影響的資料線的串音干擾。

如上所述，平行同步匯流排通常具有中間部606，其中匯流排的該等資料線係為平行走向。在一些例子中，平行中間部606包含平行同步匯流排的總長度。在其他例子中，平行傳輸資料的部分平行同步匯流排包含非實體地平行走向的資料線。在一實施例中，第5圖所示之平行同步匯流排包含平行中間部606，其中匯流排之七條資料線係為實體地平行走向。平行同步匯流排也包含脫離部608，其中該等資料線係由通道、導電塊、電路元件或其他來源起源。因為這些來源的需求可能超過軌跡佈置的重要性，脫離部608可包含非平行排列且非針對串音干擾操作的軌跡。平行同步匯流排也包含扇形外展部610，其中該等資料軌跡於介電層上傳播至相對應之目的地，其可以是通道、導電塊、電路元件或其他終端。再次，該等終端的需求可能導致平行同步匯流排於扇形外展部610中具有非平行的部位。然而，如第7圖所示，如果電路互連設計參數允許，脫離部608及扇形外展部610的串音干擾也可以等化以改善效能。

在一實施例中，除了使用介電層上的資料線的間距以等化串音，可以操作電路互連的其他參數以降低最受影響資料線的串音(例如：在一實施例中藉由等化該等資料線中之串音)並改善電路互連的資料速率效能。第6A圖及第6B圖係敘明多層電路互連，其中在該電路互連的不同層上提供匯流排的資料線軌跡。在第6A圖中，平行同步匯流排的兩條軌跡702設置於第一介電層704之頂部上，且相同的平行同步匯流排的兩條軌跡706設置在第一介電 層704及第二介電層708之間。如前所述，軌跡受到的串音干擾往往會與給定軌跡與其他同步傳輸資料的軌跡之間的間距有關。在第6A圖的實施例中，例如，軌跡之間的距離不僅受限於軌跡於介電層上之設置位置，像是710；也受限於不同介電層上軌跡之間的距離，像是712，其能夠藉由改變第一介電層704的厚度714來完成。

第6B圖進一步顯示藉由操作軌跡之間的間距的機制，其中在第一介電層704上的軌跡702間的間距藉由第一介電層704的厚度714以及第一介電層704上的軌跡702從第6A圖中的位置的位移716，自第二介電層708上的軌跡706疏遠。厚度714及位移716的結合導致軌跡間的間距718。

在一實施例中，例如通道的其他電路互連元件也可以調整以降低最受串音影響的資料訊號線之串音干擾。第7圖係敘明電路互連的通道中串音的等化。通道802(例如：貫穿孔、鍍金屬貫穿孔、崁通道、微型通道或雷射通道)提供傳播電子訊號的機制，像是電路互連中自層804至另一層806之那些傳送的資料。舉例而言，於一實施例中，通道802係為可以用以載送資料訊號的鍍金屬貫穿孔。該等通道的參數，例如設置位置、相對位置、尺寸及組成可以改變以提供該等通道及/或其他電路互連元件所需的串音干擾操控，來最小化用於載送平行同步匯流排中的資料沿著通道最受串音干擾影響的串音干擾。舉例而論，在實施中，其中印刷電路板或球形柵極陣列基板之通道的一個或多個參數係被限制(例如：該等通道的設置位置)，其他參數(例如：尺寸及組成)可以改變以操控在通道受到的串音干擾。舉例而言，如第7圖的實施例中，該些特定通道808比其他通道810可以藉由不同尺寸及/或材料組成而實施，係透過不同所顯示的尺寸及軌跡厚度。

除了軌跡及通道外，封裝、連接器端點分配及其他元件的該 等特徵皆可以調整以降低最受影響資料訊號通路的串音干擾並改善效能。

此描述使用該等實施例以描述本發明，包含最佳模式，可使熟悉此技術者製造並使用本發明。本發明的專利範圍可以包含其他範例。

舉例而言，電路互連可以有各種形式，例如印刷電路板、混合電路、多重晶片模組、單晶微波積體電路、固態邏輯技術電路、固態邏輯密集電路、先進固態邏輯技術電路、球形柵極陣列基板封裝、封裝基板或單晶系統技術電路。

如另一實例所述，複數個訊號載子之間的非均勻間隔可以於一矽封裝實施，其中同步傳輸網之間的高度耦合可以導致串音干擾的瓶頸。矽封裝的訊號載子可以使用間隔的方式以等化串音干擾並增加可達資料速率的最大量。

進一步舉例，等化可以提供於一特定範圍，例如串音干擾位準係期望於平行同步匯流排的每個訊號載子本質上相等的範圍(例如：10%以內、2%以內或1%以內)。

值得注意的是，本描述及其後的申請專利範圍所使用的「一」及「該」，除非內容明確意指其他意思，其包含多個參考。進一步而論，除非內容明確地意指其他意思，本描述及其後的申請專利範圍中之「及」以及「或」包含連接詞及反義連接詞。

本申請案係主張下列案件之優先權並引用其內容：於2011年1月28日提出之美國臨時專利申請第61/437,187號，標題為「平行匯流排的等化串音板」，以及於2011年7月28日提出之美國臨時專利申請第61/512,681號，標題為「平行匯流排的等化串音板」。

DQ0~DQ6‧‧‧資料線

102、604‧‧‧平行同步匯流排

104‧‧‧介電層

302‧‧‧最大位準

304‧‧‧位準

306‧‧‧於較低位準之等化干擾

D1~D3‧‧‧間距

402‧‧‧軌跡間隔

404‧‧‧軌跡寬度

602‧‧‧介電層

606‧‧‧平行中間部

608‧‧‧脫離部

610‧‧‧扇形外展部

702、706‧‧‧軌跡

704‧‧‧第一介電層

708‧‧‧第二介電層

710、718‧‧‧間距

712‧‧‧距離

714‧‧‧厚度

716‧‧‧位移

802‧‧‧通道串音

804、806‧‧‧層

808、810‧‧‧通道

第1圖係敘明具有非均勻間隔的軌跡之平行同步匯流排；第2圖係敘明平行同步匯流排之均勻間隔的軌跡中串音干擾的範例圖表；第3圖係敘明非均勻間隔的資料線中減少中間資料線的串音干擾及增加外側資料線的串音干擾的範例圖表；第4圖係提供部分平行同步匯流排的微觀圖；第5圖係敘明電路互連於平行中間部具有間隔的資料線以等化該等資料線的串音干擾；第6A圖及第6B圖係敘明多層電路互連，其中匯流排的資料線可提供在該電路互連的不同層上；以及第7圖係敘明電路互連的通道中串音的等化。

DQ0~DQ6‧‧‧資料線

D1~D3‧‧‧間距

602‧‧‧介電層

604‧‧‧平行同步匯流排

606‧‧‧平行中間部

608‧‧‧脫離部

610‧‧‧扇形外展部

Claims (14)

1. 一種電路互連，包括：一介電層；一平行同步匯流排，設置在該介電層上，該平行同步匯流排包含至少四條傳導性軌跡，該等傳導性軌跡沿著該平行同步匯流排的一部份非均勻地相互間隔，其中該等傳導性軌跡實體地平行排列，以使該等傳導性軌跡間的串音干擾於整個該等傳導性軌跡本質地等化；一第二介電層；以及一第二層軌跡，設置在該第二介電層，其中該第二層軌跡係為該平行同步匯流排之一部份，其中該第二層軌跡係與該介電層上的該等傳導性軌跡相互間隔，以使在該介電層上的該等傳導性軌跡與該第二層軌跡的所有軌跡之間的該串音干擾本質上等化。
2. 如申請專利範圍第1項所述之電路互連，其中該等傳導性軌跡進一步包含一第一軌跡、一第二軌跡及一第三軌跡，其中該第一軌跡與該第二軌跡的間距小於該第二軌跡與該第三軌跡的間距。
3. 如申請專利範圍第2項所述之電路互連，其中該第一軌跡相鄰於該第二軌跡，且該第二軌跡相鄰於該第三軌跡。
4. 如申請專利範圍第2項所述之電路互連，其中該第一軌跡位於該平行同步匯流排之一側，其中該第一軌跡與該第二軌跡之該間距根據最小容許間隔臨界值來配置。
5. 如申請專利範圍第1項所述之電路互連，其中該等傳導性軌跡基於該平行同步匯流排的最大寬度值來間隔。
6. 如申請專利範圍第1項所述之電路互連，其中一條軌跡的該串音干擾係反比於該軌跡與另一條軌跡之間距的平方。
7. 如申請專利範圍第1項所述之電路互連，其中該平行同步匯流排進一步包含一外側軌跡及一中間軌跡，其中該等傳導性軌跡被間隔以使該外側軌跡受到之串音干擾的位準等於該中間軌跡受到之該串音干擾的位準。
8. 如申請專利範圍第1項所述之電路互連，其中資料係依據一時脈訊號沿著該等傳導性軌跡同步傳送。
9. 申請專利範圍第1項所述之電路互連，其中該串音干擾係為抖動干擾。
10. 如申請專利範圍第1項所述之電路互連，其中該等傳導性軌跡設置在一多層互連之不同的複數個介電層上。
11. 如申請專利範圍第1項所述之電路互連，其中該等化導致該等傳導性軌跡的串音干擾位於本質上相同的平均位準，即本質上相同的最大期望位準。
12. 如申請專利範圍第1項所述之電路互連，其中該平行同步匯流排進一步包含一脫離部、一平行中間部及一扇形外展部，其中該等傳導性軌跡被間隔以等化該平行同步匯流排之該平行中間部中的串音干擾。
13. 如申請專利範圍第12項所述之電路互連，其中該等傳導性軌跡非實體地平行排列在該平行同步匯流排之該脫離部及該扇形外展部中。
14. 如申請專利範圍第1項所述之電路互連，其中該電路互連可係下列其中之一：一印刷電路板；一混合電路；一多重晶片模組；一單晶微波積體電路；一固態邏輯技術電路；一固態邏輯密集電路；一先進固態邏輯技術電路；一球形柵極陣列基板封裝；一封裝基板；或一單晶系統技術電路。