CN102625568B - 具有均衡化串扰的电路互连 - Google Patents

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Abstract

本发明涉及具有均衡化串扰的电路互连。提供了电路互连的系统和方法。在公开的一个实施例中，电路互连包括介电层。平行同步总线布置在介电层上。平行同步总线包括至少四个导电迹线。导电迹线沿其中导电迹线物理地平行排列的总线的一部分彼此非均匀间隔，使得导电迹线间的串扰干扰跨各导电迹线而被均衡化。

Description

具有均衡化串扰的电路互连
相关申请的交叉引用
本申请要求2011年1月28日提交的名为“BoardwithEqualizedCrosstalkforParallelBusses”的美国临时专利申请No.61/437,187以及2011年7月28日提交的名为“BoardwithEqualizedCrosstalkforParallelBusses”的美国临时专利申请No.61/512,681的优先权，它们都全部并入这里。
技术领域
这里描述的技术总体涉及电路互连，更具体地涉及电路互连干扰控制。
背景技术
当针对诸如导电印刷电路板迹线(trace)之类的平行接口而对信号载体进行布线时，贯穿于这些信号载体彼此物理地平行延伸的接口的一部分，信号载体之间的间隔通常是均匀的。对于其中数据在平行接口的信号载体之间划分并且同时传输(例如根据时钟信号)的平行同步总线，信号载体间的串扰干扰对数据吞吐能力的减少点可能变得重要。因为平行同步总线需要沿总线的所有信号载体同时传输数据，所以最受干扰影响的信号载体对整个总线的最大传输速度施加上限。
上面的描述作为本领域相关技术的总体概览提出，而不应该解释为承认它包括的任何信息构成相对本专利申请的现有技术。
发明内容
提供了电路互连的系统和方法的示例。在本公开的一个实施例中，电路互连包括介电层。平行同步总线布置在介电层上。平行同步总线包括至少四个导电迹线。导电迹线沿其中导电迹线物理地平行排列的总线的一部分彼此非均匀间隔，使得导电迹线间的串扰干扰跨各导电迹线基本均衡化。
在本公开的另一施实施例中，电路互连包括介电层和穿过介电层的多个通孔。配置通孔使得通孔间的串扰干扰跨各通孔基本在相同水平。该配置包括电路互连上一个通孔相对于其它通孔的定位，一个通孔相对其它通孔的大小以及一个通孔相对其它通孔的材料成分中的一个或多个。
附图说明
图1描绘了具有非均匀间隔迹线的平行同步总线。
图2是描绘平行同步总线的均匀间隔迹线间的示例串扰干扰的图表。
图3是描绘通过数据线的非均匀间隔而实现的中心数据线处的串扰干扰的减少以及外围数据线处的串扰干扰的增加的示例的图表。
图4提供了平行同步总线的一部分的近距离视图。
图5描绘了电路互连，其具有被间隔以在数据线间均衡化串扰干扰的平行中间部分中的数据线。
图6A和6B描绘了多层电路互连，其中总线的数据线迹线可提供在电路互连的不同层上。
图7描绘了电路互连的通孔之间的串扰的均衡化。
具体实施方式
平行同步总线常用来连接电路元件，从而电路元件可单向或双向通信数据(模拟或数字)。常规的平行同步总线可包括多个信号载体，其物理地平行排列并配置为与时钟信号同时而同步传输数据，从而实现高数据通过速率(例如八个数据线同步传输字节的一个比特)。虽然平行同步总线可实现高数据速率，但这样的总线可能易受到特定类型的干扰，该干扰实际上可能限制数据可被传输的速度。例如，沿着沿总线平行延伸的信号载体(例如印刷电路板或球栅阵列衬底上的导电迹线)的数据传输可产生通常被称为串扰干扰或抖动(jitter)的电容性或电感性耦合。经常以mV为单位测量的由信号载体经历的串扰干扰可以限制信号载体的最大数据吞吐能力。由于平行同步总线的信号载体同时传输较大数据单元的各自部分，所以最受干扰影响以及由此具有最低的最大数据速率的信号载体成为整个总线的最大数据速率的限制者，这是因为平行同步总线的所有其它信号载体必须减慢到最受干扰影响的信号载体上的数据速率，以使总线上传送的数据保持同步。
为了对抗由上述串扰干扰产生的传输瓶颈，在实施例中，信号载体被定位以增加最受影响的信号载体的最低的最大数据速率。图1描绘了实施例中具有非均匀间隔迹线的平行同步总线。数据线经历的串扰(或其它)干扰的量与该数据线和其它数据线之间的距离成反比。由于平行同步总线102的中心的数据线(例如DQ3)排列(定位)在邻近与平行同步总线102的外侧上的数据线(例如DQ6)相比数量相对更大的数据线，所以中心数据线易受到更大数量的紧密定位的串扰干扰源(攻击者)的影响。通过将平行同步总线102的其他迹线更远离中心数据线而排列，那些中心线经历的串扰干扰可以减少。为了满足诸如平行同步总线102被允许在介电层104上占据的最大空间量之类的总线宽度约束，外侧数据线(例如DQ0、DQ1和DQ5、DQ6)与中心数据线(例如DQ2、DQ3和DQ4)相比更紧密地排列在一起。在该配置中，中心数据线经历的串扰干扰被减少，而平行同步总线102的外侧数据线经历的串扰干扰增加。在一个实施例中，当串扰干扰水平跨全部数据线而均衡化时，可以实现最优的最大可实现的数据速率。注意到，在平行同步总线的数据线间的非均匀间隔的其他配置中，非均衡化的干扰水平可以导致在最受影响的数据线处的串扰干扰水平的更进一步的减少。这样的配置促进数据可以在总线上传送的最大速率的更进一步的改进。
图2是描绘平行同步总线的均匀间隔的迹线间的示例串扰干扰的图。在实施例中，以mV为单位测量串扰干扰，其被转换为根据所描绘的皮秒单位的抖动。如图2中所示，均匀间隔的平行同步总线的中心数据线比其他数据线更受到串扰干扰的影响。如上所述，串扰干扰在数据线上的影响倾向于与该数据线和其他数据线之间的距离成反比。更靠近平行同步总线的中间的数据线倾向于更易受到串扰干扰，这是因为若干其他数据线在足够接近的相对邻近，它们全部贡献于串扰干扰。平行同步总线的外侧上的数据线(例如图1的DQ0和DQ6)可能仅在一侧上具有同步传输的数据线，从而导致较少的串扰干扰和较高的余量，从而允许与平行同步总线的中间附近的数据线相比的在外侧线上的更高的理论数据速率。然而，注意到由于平行同步总线的同步数据传输约束，这些更高的理论数据速率不能实现。从而，展现最高串扰干扰量的数据线(即图2中的DQ3)形成平行同步总线的瓶颈。数据不能在超过最高干扰数据线(DQ3)所能够处理的数据传输速率而沿整个总线传输。
通过降低最受影响的数据线经历的串扰干扰，在实施例中，可以增加该数据线的最大数据速率，从而增加总线的整体最大数据速率。一种降低平行总线中的串扰干扰的方法是将数据线扩展得相隔更远。虽然这样的布局可以增加最受影响的数据线的最大可实现数据速率，但这样的布局可能增加在介电层上容纳并行同步总线所必需的大小。因为介电层上(例如印刷电路板或球栅阵列衬底上)的可用空间经常是高度约束的，所以对于电路互连设计所允许的最大总线宽度可能是严格受限和执行的。
图3是描绘通过如图1的实施例中所见的数据线的非均匀间隔而实现的中心数据线处的串扰干扰的减少以及外围数据线处的串扰干扰的增加的示例的图表。通过将数据线较远离中心数据线(DQ3)排列，中心数据线所经历的串扰干扰从数据线在均匀间隔排列时(例如如图2中所示)所经历的最大水平302减少。其相邻数据线更紧密定位的外侧数据线(DQ0、DQ6)所经历的串扰干扰从均匀间隔实施方式中所经历的水平304增加。然而，外侧数据线处这样的干扰增加不损害总线可实现的最大数据速率，这是因为总线可实现的最大数据速率受到在经历最高干扰水平的数据线上可实现的数据速率的限制。通过以特定其他数据线(例如DQ0和DQ6)上经历的干扰量的增加为代价而减少最受影响的数据线(DQ3)经历的干扰量，可以提高总线的最大可实现数据速率。在实施例中，当如图306中所示串扰干扰水平跨全部数据线而均衡化时，实现最优的最大可实现数据速率。
图4提供了根据实施例的平行同步总线的一部分的近距离视图。若干电路设计参数可能在数据总线(例如平行同步总线)的数据线的定位上提供约束。如上所述，介电层上可用的有限量的空间可能施加最大总线宽度约束，该约束施加在全部总线或总线的一部分中总线可以占据的最大宽度，如图4中的宽度参数所表示。诸如导电迹线之类的数据线的成分、总线数据传送时钟速率、生产容差和其他参数可能使得最小可允许分隔阈值成为必要。最小可允许分隔阈值约束贯穿介电层的平行部分，在诸如两个迹线(或通孔钻孔)之类的两个数据线之间必须维持的最小量的空间。在402标识了两个数据线之间的示例空间、或迹线分割。在电路互连中使用的电压和阻抗可能规定数据线自身的参数。例如，电路互连的特定设计特性可能规定特定迹线宽度404用于平行同步总线的数据线。
利用电路互连的约束和设计参数的知识，可以定位平行同步总线的数据线以最小化平行同步总线的最受影响的数据线上的串扰干扰，在一个实施例中这对应于在数据线间均衡化串扰。如上所述，串扰干扰典型地与数据线之间的距离成反比。使用该模型和电路互连的约束和参数，在一个实施例中可以求解一系列联立方程(如下面所讨论)以识别将跨各数据线均衡化串扰干扰的可能的数据线间隔。然而注意到计入不在相同的平行同步总线中的元件的干扰影响的其他更复杂的干扰建模技术可能导致具有多个迹线之间的非均匀迹线间隔以及非均衡化的干扰的总线以最小化最受影响的迹线处的串扰影响。
例如，在一个实施例中，参考其中平行同步总线包括七个数据线(DQ0-DQ6)的图4，六个迹线间隔可用于操纵以在这七个数据线间均衡化串扰。在一个实施例中，由于迹线间的串扰效果是对称的，所以将间隔计算为对称的，从而最外迹线(DQ0、DQ6)和第一较内迹线(DQ1、DQ5)之间的间隔在平行同步总线的两侧相同(即D1)。类似地，内部间隔(D2和D3)被选择为对称的。为了最大化可以提供给最受串扰干扰影响的迹线的与平行同步总线的其他迹线(DQ3)的间隔，从而提供平行同步总线的最大数据吞吐潜力的最大增益，外围迹线(DQ0、DQ1和DQ5、DQ6)被像可允许的那样紧密地放置在一起(即以最小可允许分隔阈值)。从而，第一联立方程规定：
D1＝最小可允许分隔阈值
平行同步总线的最大可允许宽度提供第二联立方程：
2*(D1+D2+D3)＝总线宽度-(迹线数目-1)*迹线宽度
方程1
其中总线宽度是对于平行同步总线所允许的最大宽度，迹线数目是平行同步总线中的迹线的数目，并且其中迹线宽度是在总线宽度内布置的导电迹线的宽度。
进一步地，在一个实施例中，提供在数据线间均衡化期望串扰干扰的第三方程，其中一个迹线处的串扰干扰被建模为与距其他迹线的距离的平方成反比：
1 D 1 2 + 1 ( D 1 + D 2 ) 2 = 2 D 3 2 + 2 ( D 2 + D 3 ) 2 + 1 ( D 1 + D 2 + D 3 ) 2
方程2
在一个实施例中，这些联立方程被求解以识别将提供图4的迹线间的均衡化的串扰干扰的D1、D2和D3的值。例如，在一个实施例中，如果最小可允许分隔阈值是45μm，总线宽度是825μm，而迹线宽度是6*45μm，则联立方程被求解以识别：D1＝45μm，D2＝167μm，以及D3＝65.5μm。
其他方程可以用于确定将提供均衡化的串扰的迹线分隔距离。例如可以使用除了上述使用迹线之间的距离的平方倒数的关系之外的关系来建模数据线间的串扰干扰。另外，方程可以被修改以均衡化迹线间的平均串扰干扰、迹线间的最大期望(峰值)串扰干扰、或串扰干扰的其他测量。
图5描绘了电路互连实施例，其具有被间隔以在数据线间均衡化串扰干扰的平行中间部分中的数据线。电路互连包括介电层602。电路互连进一步包括布置在介电层上的平行同步总线604。平行同步总线604包括多个(例如至少4个)导电迹线(DQ0-DQ6)。图5的实施例中的导电迹线沿出口(escape)部分608和扇出(fan-out)部分610(其中导电迹线不物理地平行排列)之间的总线的中间部分606而彼此非均匀地间隔(D1、D2、D3)。在中间部分606中，迹线物理地平行排列，从而导电迹线间的串扰干扰跨各导电迹线被均衡化，从而最小化最易受到串扰干扰的数据线上的串扰影响。
如上所述，平行同步总线典型地具有中间部分，其中总线的数据线平行延伸。在一些情况下，平行中间部分包括平行同步总线的整个长度。在其他情况下，平行传输数据的平行同步总线的部分包括不物理地平行延伸的数据线。在一个实施例中，图5中所描绘的平行同步总线包括606处所表示的平行中间部分，其中总线的七个数据线物理地平行延伸。平行同步总线还包括出口部分608，其中数据线从通孔、凸点、电路元件或其他起源而起源。因为这些起源的要求可能凌驾于迹线布局的重要性之上，所以出口部分608可以包括不平行排列并且不被操纵以均衡化串扰干扰的迹线。平行同步总线还包括扇出部分610，其中数据线延伸至介电层上的它们的目的地，诸如通孔、凸点、电路元件或其他端点。再一次地，端点的要求可能导致扇出区610中的平行同步总线的非平行部分。然而，如果电路互连设计参数允许，则出口部分608和扇出部分610中的串扰干扰也可以被均衡化以改进性能，如下面参考图7所述。
除了使用介电层上的数据线的间隔来均衡化串扰之外，在一个实施例中，可以操纵电路互连的其他参数来最小化最受影响的数据线上的串扰(例如在一个实施例中通过在数据线间均衡化串扰)并且改进电路互连的数据速率性能。图6A和图6B描绘了多层电路互连实施例，其中在电路互连的不同层上提供总线的数据线迹线。在图6A中，平行同步总线的两个迹线702定位在第一介电层704的顶部，而相同平行同步总线的两个迹线706定位在第一介电层704和第二介电层708之间。如上面详细讨论的，迹线经历的串扰干扰倾向于与给定迹线和同步传输数据的其他迹线之间距离相关。在图6A的示例中，迹线之间的距离不仅由它们在介电层上的定位控制(如图710处所表示)，而是还还由定位在不同介电层上迹线之间的距离控制(如图712处所表示)，这例如可以通过变化第一介电层704的厚度714来实现。
图6B图示了用于操纵迹线之间的距离的进一步的机制，其中第一介电层704上的迹线702与第二介电层708上的迹线706相距第一介电层704的厚度714以及迹线702在第一介电层704上从图6A中的它们的位置的偏移716两者。厚度714和偏移716的组合导致718处所标识的迹线之间的距离。
在一个实施例中，诸如通孔之类的其他电路元件也可以被调节为最小化在最受串扰影响的数据信号线处的串扰干扰。图7描绘了在电路互连的通孔间对串扰影响的操纵。通孔802(例如贯通孔、电镀贯通孔、掩埋通孔、微通孔和激光通孔)提供用于将诸如传递数据的电信号之类的电信号从电路互连的一个层804通信到另一层806的机制。例如，在实施例中，通孔802是可以用于承载数据信号的电镀贯通孔。诸如通孔的定位、相对位置、大小和成分之类的通孔的参数可以变化以提供在通孔和/或其他电路互连元件间的期望的串扰干扰操纵，从而最小化沿最受串扰干扰影响的路径的串扰干扰，以在平行同步总线中承载数据。例如，在其中印刷电路板或球栅阵列衬底的通孔的一个或多个参数受约束(例如通孔的位置)的实施方式中，其他参数(例如大小和成分)可以变化以操纵通孔处所经历的串扰干扰。例如，在图7的示例中，以与通孔810不同的大小和/或材料成分来实施特定的通孔808，如不同的描绘大小和线粗细所表示的那样。
除了迹线和通孔之外，封装的球映射(ballmap)定义的特性、接头针脚指派和其他元件可以被调节以最小化最受影响的信号路径处的干扰并且改进性能。
该书面描述使用示例来公开包括最优模式的本发明，并且还使得本领域技术人员能够制造和使用本发明。本发明的可专利范围可以包括其他示例。
例如，电路互连可以采取多种形式，诸如印刷电路板、混合电路、多芯片模块、单片微波集成电路、固体逻辑技术(SLT)电路、固体逻辑密集(SLD)电路、高级固体逻辑技术(ASLT)电路、球栅阵列(BGA)衬底封装、封装衬底或单片系统技术(MST)电路。
作为另一例子，信号载体之间的非均匀间隔可以在其中同步传输的网之间的高耦合可能导致串扰干扰瓶颈的硅封装中实施。硅封装中的信号载体可以使用这里所描述的过程来间隔，以均衡化串扰干扰并且增加最大可实现数据速率。
作为进一步的例子，可以在特定范围内提供均衡化，从而在平行同步总线的每个信号载体处期望经历的串扰干扰水平基本相等(例如在10％内、在2％内、在1％内)。
注意到，如在这里在说明书中以及贯穿所附权利要求所使用的那样。“一”和“该”的含义包括指代多个，除非上下文明确地规定相反情况。进一步地，如这里在说明书中以及贯穿所附权利要求所使用的那样，“和”和“或”的含义包括连接和分隔两者，并且可以可交换地使用，除非上下文明确规定相反情况。

Claims (13)

1.一种电路互连，包括：
介电层；和
所述介电层上布置的平行同步总线，所述平行同步总线包括至少四个导电迹线，所述至少四个导电迹线沿其中所述至少四个导电迹线物理地平行排列的所述总线的一部分彼此非均匀间隔，使得所述至少四个导电迹线间的串扰干扰跨各所述至少四个导电迹线而被均衡化，所述至少四个导电迹线包括第一迹线、第二迹线以及第三迹线，所述第一迹线和所述第二迹线之间的距离小于所述第二迹线和所述第三迹线之间的距离，所述第一迹线和所述第二迹线之间的距离根据最小可允许分隔阈值来设定，所述第一迹线在所述平行同步总线的侧边。
2.根据权利要求1的电路互连，其中所述第一迹线在所述第二迹线旁边且所述第二迹线在所述第三迹线旁边。
3.根据权利要求1的电路互连，其中所述至少四个导电迹线根据所述平行同步总线的最大宽度值来间隔。
4.根据权利要求1的电路互连，其中所述至少四个导电迹线中的一个迹线的串扰干扰与所述一个迹线和所述至少四个导电迹线中的另一迹线之间的距离的平方成反比。
5.根据权利要求1的电路互连，其中所述平行同步总线包括所述至少四个导电迹线中的外侧迹线和所述至少四个导电迹线中的中间迹线，其中间隔所述至少四个导电迹线使得外侧迹线经历的串扰干扰的水平等于中间迹线经历的串扰干扰的水平。
6.根据权利要求1的电路互连，其中根据时钟信号沿所述至少四个导电迹线同步传输数据。
7.根据权利要求1的电路互连，其中所述串扰干扰是抖动干扰。
8.根据权利要求1的电路互连，其中均衡化导致所述至少四个导电迹线间的所述串扰干扰在相等的平均水平或者相等的最大期望水平。
9.根据权利要求1的电路互连，其中所述平行同步总线包括出口部分，平行中间部分和扇出部分，其中间隔所述至少四个导电迹线以均衡化所述平行同步总线的平行中间部分中的所述串扰干扰。
10.根据权利要求9的电路互连，其中所述至少四个导电迹线在所述平行同步总线的出口部分和扇出部分中不物理地平行排列。
11.根据权利要求1的电路互连，其中所述电路互连是印刷电路板、混合电路、多芯片模块、单片电路微波集成电路、固体逻辑技术SLT电路、固体逻辑密集SLD电路、高级固体逻辑技术ASLT电路、球栅阵列BGA衬底封装、封装衬底以及单片系统技术MST电路中的一个。
12.一种电路互连，包括：
介电层；和
所述介电层上布置的平行同步总线，所述平行同步总线包括至少四个导电迹线，所述至少四个导电迹线沿其中所述至少四个导电迹线物理地平行排列的所述总线的一部分彼此非均匀间隔，使得所述至少四个导电迹线间的串扰干扰跨各所述至少四个导电迹线而被均衡化，其中所述至少四个导电迹线中的不同的导电迹线定位在多层互连的不同介电层上。
13.一种电路互连，包括：
介电层；和
所述介电层上布置的平行同步总线，所述平行同步总线包括至少四个导电迹线，所述至少四个导电迹线沿其中所述至少四个导电迹线物理地平行排列的所述总线的一部分彼此非均匀间隔，使得所述至少四个导电迹线间的串扰干扰跨各所述至少四个导电迹线而被均衡化；
第二介电层；以及
所述第二介电层上的第二层迹线，其中所述第二层迹线是所述平行同步总线的一部分，其中所述第二层迹线与所述介电层上的所述至少四个导电迹线间隔，使得所述介电层上的所述至少四个导电迹线和所述第二层迹线间的所述串扰干扰被均衡化。
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