CN105826285B - 芯片及电子设备 - Google Patents

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Abstract

本发明提供一种电子设备，包括承载电路板，以及装载在所述承载电路板上的芯片，所述芯片包括被封装包裹在一起的基板和裸片，所述基板内设有多条与所述贴合点对应的基板走线，所述基板底部的焊点点阵中的焊点包括分别沿两条平行直线排列的第一焊点组和第二焊点组，与第一焊点组中的焊点连接的基板走线均等长，与第二焊点组中的焊点连接的基板走线均等长，且两条基板走线的长度差值等于预设标准值，所述承载板上设有与第一焊点组和第二焊点组的焊点一一对应的焊盘，所述焊盘上均连接有电路板走线，所述第一焊点组对应的焊盘上的电路板走线与第二焊点组对应的焊盘上的电路板走线的长度差值等于所述预设标准值。

Description

芯片及电子设备
技术领域
本发明实施例涉及芯片技术，尤其涉及一种芯片及装载有该芯片的电子设备。
背景技术
随着集成电子技术的不断发展，芯片的工作频率越来越高，对信号时序关系的要求越来越严格。对于高速传输信号，比如DDR(Double Data Rate，双倍速率)信号，时序关系直接影响信号质量。如果单板中芯片输入时序偏差超出设计标准，则输入指令不会被执行。为了保证芯片能够稳定工作，必须让信号间的时序偏差尽可能小。这就要求芯片设计者们设计的电路不仅要实现基本功能，还要尽可能做好信号的时序控制。信号在封装基板、PCB上的传输都会引发时序偏差。信号传输线的长度偏差是影响时序的重要因素，这就要求需要控制时序的信号在基板和PCB(Printed circuit broad，印刷电路板)上走线总长度尽可能保持等长，从而尽可能缩小信号间的时序偏差。因此，如果能用一种简单、高效的方法实现封装基板上信号时序的控制，既能降低芯片的设计和布置难度、降低芯片成本，又能提升芯片的信号质量、提升芯片竞争力。
对此，现有技术中较为通用的一种方式是所有需要控制时序的电路板走线在基板上绕成等长，同时在PCB上也绕成等长，从而实现整个链路总长度相同，进而减小信号间的时序偏差。如图1所示，芯片包括裸片(Die)11和基板14。芯片通过封装工艺将裸片和基板包裹在一起，此处为了描述方便故将基板和裸片单独标示。裸片11下表面的导电凸点(Bump)通过焊球12被固定连接在基板14上。基板14则通过焊球15固定在印刷电路板17上。为了形象描述，在基板内标示了3条走线13，同时在印刷电路板17中也布设有3条电路板走线19。3条电路板走线19与3条基板走线13一一对应，从而构成3条信号路径。从图1中可以清楚地看到，为了在基板上把3条走线13绕成等长，减少3条信号路径间的时序偏差，走线13中的两条中均有蛇形线18，以延长这两条走线的长度；同样走线19中的两条也有蛇形线16。如图1中这样的设置方式，芯片基板14和印刷电路板17内都要留备大量的绕线空间，特别是基板14尺寸较小绕线空间有限，可能需要更多的走线层实现信号线的等长控制，这会导致基板层数增加，不利于芯片的成本控制。而且电子设备制造商需要通过各种手段去获得芯片和印刷电路板双侧的每个路径的延迟并针对每一个路径单独设置走线，从而极大的提高了电子设备的生产和设计成本。
发明内容
有鉴于此，本发明实施例提供一种芯片，通过成组配置焊点和路径延迟的对应关系，来简化延时匹配时的设计和生产难度。
本发明实施例的第一个方面是提供一种芯片，包括被封装包裹在一起的基板和裸片，所述裸片上设有导电凸点，所述基板的表面上排布有贴合点阵和焊点点阵，所述导电凸点分别与所述基板的贴合点阵中的多个贴合点贴合，以实现所述裸片和所述基板间的信号通讯，所述基板内设有多条与所述多个贴合点对应的基板走线，所述多条基板走线的一端分别与所述多个贴合点连接，另一端分别与处于所述基板的焊点点阵中的多个焊点连接，其中，所述焊点点阵的多个焊点中包括分别沿两条平行直线排列的第一焊点组和第二焊点组，与第一焊点组中的焊点连接的基板走线均等长，与第二焊点组中的焊点连接的基板走线均等长，与所述第一焊点组中的焊点连接的任意一条基板走线的长度值为第一长度值，与所述第二焊点组中的焊点连接的任意一条基板走线的长度值为第二长度值，所述第一长度值和第二长度值的差值等于预设标准值。
在第一方面的第一种可能的实现方式中，所述芯片通过所述第一焊点组和第二焊点组向所述芯片外发送或者接收具有相同延时要求的信号。
结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述预设标准值等于所述第一焊点组与第二焊点组所排列的两条直线之间的垂直距离。
结合第一方面、第一方面的第一种可能的实现方式或第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述第一焊点组、第二焊点组中的焊点排列成的直线与所述基板的同一条边界平行。
本发明实施例还提供一种电子设备，其搭载了上述芯片产品，从而具有承载芯片的电路板的制造难度低的优点。
本发明实施例的第二个方面是提供一种电子设备，包括承载电路板，以及装载在所述承载电路板上的芯片，所述芯片包括被封装包裹在一起的基板和裸片，所述裸片上设有导电凸点，所述基板的表面上排布有贴合点阵和焊点点阵，所述导电凸点分别与所述基板的贴合点阵中的多个贴合点贴合，以实现所述裸片和所述基板间的信号通讯，所述基板内设有多条与所述多个贴合点对应的基板走线，所述多条基板走线的一端与所述多个贴合点分别连接，另一端分别与所述基板的焊点点阵中的多个焊点连接，其中，所述焊点点阵中的多个焊点中包括分别沿两条平行直线排列的第一焊点组和第二焊点组，与第一焊点组中的焊点连接的基板走线均等长，与第二焊点组中的焊点连接的基板走线均等长，与所述第一焊点组中的焊点连接的任意一条基板走线的长度值为第一长度值，与所述第二焊点组中的焊点连接的任意一条基板走线的长度值为第二长度值，所述第一长度值和第二长度值的差值等于预设标准值，所述承载板上设有与第一焊点组和第二焊点组的焊点一一对应的焊盘，用于固定和电性连接所述芯片，所述焊盘上均连接有电路板走线，所述电路板走线将所述焊盘与所述承载板上的同一功能模块的信号接口相连接，所述第一焊点组对应的焊盘上的电路板走线与第二焊点组对应的焊盘上的电路板走线的长度差值等于所述预设标准值。
在第二方面的第一种可能的实现方式中，所述芯片通过所述第一焊点组、第二焊点组、所述焊盘和所述电路板走线向所述承载电路板上的功能模块发送或者接收具有相同延时要求的信号。
结合第一方面或第一方面的第一种可能的实现方式，在第二方面的第二种可能的实现方式中，所述预设标准值等于所述第一焊点组与第二焊点组所排列的两条直线之间的垂直距离。
在本发明提供的芯片和电子设备中，芯片的焊点中有至少两组焊点对应的片内延时偏差固定，并且能根据芯片基板的尺寸计算得出，从而简化了用于承载该芯片的电路板上的电路板走线的布线难度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的一种电子设备的装配视图；
图2为本发明实施例提供的电子设备的示意图；
图3所示为本发明可选择的实施例中的基板底部的视图；以及
图4所示为本发明又一实施例中的基板底部视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例旨在提供一种简单、高效的时序控制方法。采取的方法是在芯片的基板上根据信号排布深度进行分组等长调控。把基板上的相同深度的焊点分成一组，组内所有焊点对应的基板内的基板走线控制等长，而将相邻两焊点组的基板走线的长度差值设置为标准预设值。通过这样的配置方法，在使用所述相邻两焊点组向芯片外传输或自芯片外接收具有相同延时要求的信号时，相邻两焊点组的信号在芯片内的延时偏差被固定下来。这样，在对印刷电路板的电路板走线进行布置时，完全可以根据相邻两焊点组的位置以及预计的走线方向，对印刷电路板中的电路板走线进行相应的设置。采用这种设置手段，基板走线和印刷电路板中的电路板走线的布置以组为单位进行，降低了布线的难度。
在本发明实施例中提到的具有相同延时要求的信号是指信号从芯片的裸片内发出经过不同的芯片内基板走线、承载芯片的电路板上的电路板走线到达目的地期间经过的延时相等，一般来说，所述的延时可以用在这一过程中经过的走线总长度来衡量。在实际应用中，有相同延时要求的信号多见于双倍DDR地址信号和数据信号。
下面将通过附图对本发明提供的芯片和电子设备进行更加详细的说明。
图2为本发明实施例提供的一种电子设备的示意图。所述电子设备包括承载电路板107，所述承载电路板107可以为印刷电路板，也可以为其它种类的能够承载芯片的电路板。承载电路板107上装设有芯片I和芯片II。芯片I和芯片II通过承载电路板中布设的多条电路板走线106在彼此间进行信号传输。芯片I中包括基板104和裸片101，这里需要注意的是，在实际应用中，基板104和裸片101应该是通过封装工艺被包裹在一起，而在本发明实施例为了描述方便并没有在附图中对封装介质进行展示。裸片101底部设有导电凸点，所述导电凸点(未图示)与基板104上表面的贴合点(未图示)通过焊球102贴合。基板104的底部设有焊点1042，基板104内部设有基板走线103。所述基板走线103连接所述基板104上表面的贴合点以及基板104底部的焊点1042。电路板107的上表面设置有焊盘1072。电路板的焊盘1072与基板104底部的焊点1042一一对应。在芯片I被装设在承载电路板107上时，焊点1042和焊盘1072被它们之间的焊球105电性连接在一起，从而在芯片I和承载电路板107之间建立起信号通路。芯片II的结构和装设方式与芯片I类似，在这里不再赘述。
基板104的底部如图3所示，设有由一排排的焊点1042组成焊点阵列。每一排焊点相互平行，且每相邻两排焊点之间的距离110相等。其中A排的焊点对应于图2中的焊球A的位置，B排的焊点对应于图2中的焊球B的位置。
在本发明实施例中，将基板104上的各焊点1042按照其所处的深度进行分组，即最后靠基板104边缘的A排焊点属于A组，与基板104边缘间隔A排焊点的B排焊点属于B组，A组焊点和B组焊点为相邻焊点组，以此类推。每一组的焊点均排列成一条直线，且各组焊点排列成的直线相互平行。属于同一组的焊点连接的基板走线103的长度相等。而A组和B组这两组相邻焊点的基板走线103的长度的差值为预设的标准值。
这样，在芯片内，一方面，通过A组焊点和B组焊点传递的信号的由基板走线长度带来的延时偏差被确定下来，这样如果打算在电子设备中采用本发明实施例提供的芯片时，只需要考虑承载芯片的电路板上的电路板走线的长度即可；同时，由于A组焊点和B组焊点相对于芯片边界的距离明确，在对电路板的走线进行布置时，只要走线方向明确，那么由A组焊点和B组焊点的位置不同带来的相对于芯片II的电路板走线长度偏差也是很容易计算出来的，从而进一的降低了电路板走线的布置难度。
图2中还示出了焊球C对应的C组焊点，其在图3中的基板103上对应的是C排焊点。C组焊点与B组焊点相邻，且C组焊点对应的走线与B组焊点对应的走线的长度差值也等于预设的标准值，C组焊点与B组焊点之间的距离等于B组焊点和A组焊点之间的距离。相应的，如果要通过C组焊点传送与A、B组焊点具有相同延时要求的信号时，C组焊点对应的电路板走线的长度应该与B组焊点对应的电路板走线的长度差所述标准的预设值，或者说，与A组焊点对应的电路板走线的长度差2倍的标准预设值。
在更进一步的实施例中，可以将上述预设的标准值设定为相邻焊点组之间的距离，比如，在本发明实施例中，所述A组焊点和B组焊点之间的距离等于穿过A组焊点中所有焊点的中心的直线与穿过B组焊点中所有焊点的中心的直线之间的距离。通过这种方式，A组焊点和B组焊点到达基板边缘的距离差恰好等于A组焊点和B组焊点对应的基板走线的长度差值。也就是说，在承载电路板布置电路板走线时，B组焊点的电路板走线比A组焊点的电路板走线先天多走了A组焊点和B组焊点之间的距离，而这恰好补偿了A组焊点和B组焊点在基板走线上的延时偏差，这样在布置时，只要在芯片I的覆盖区域中A组焊点和B组焊点对应的电路板走线方向与A组焊点或B组焊点的排列方向相垂直，A组焊点和B组焊点对应的电路板走线在水平方向上延伸的长度偏差就正好补偿了基板走线上的延时偏差，从而进一步的降低了电路板走线的布置难度。进一步的，在设计C组焊点对应的电路板走线时，A组焊点和C组焊点到达基板边缘的距离等于2倍的A组焊点和B组焊点之间的距离，而这距离差也恰好能用来弥补A组焊点和B组焊点的基板走线的长度差值。以此类推，D排焊点、E排焊点等也可以用来传送具有相同延时要求的信号，只需要对应的基板走线的长度依次增加。
图4所示为本发明又一实施例中的基板焊点分组示图。在如图所示的基板底部上，有9组焊点用于传送有相同延时要求的信号，分别为：第一组焊点(A2～A18)、第二组焊点(B3～B18)、第三组焊点(C4～C18)、第四组焊点(D5～D18)、第五组焊点(E5～E18)、第六组焊点(A1、B1、C1、D1、E1)、第七组焊点(B2、C2、D2、E2)、第八组焊点(C3、D3、E3)和第九组焊点(D4、E4)。其中，第一组焊点、第二组焊点、第三组焊点、第四组焊点、第五组焊点的排列相互平行；第六组焊点、第七组焊点、第八组焊点和第九组焊点的排列相互平行。第一组焊点至第五组焊点作为依次相邻焊点组，其基板走线和排列关系与图3中所示的类似，在此不再赘述。而六组焊点至第九组焊点也可以看作是依次相邻、平行的焊点组，在其彼此之间也可以采用图3和上述实施例中所述的基板走线和排列规则，以传递有相同延时要求的信号。不同之处在于，第六组焊点、第七组焊点、第八组焊点和第九组焊点的排列与第一至第五组焊点的排列相垂直。
在实际应用中，如果要同时使用第一组焊点至第九组焊点来传递具有相同延时要求的信号，可以先将第一组焊点和第六组焊点的路径延时进行对准，然后就可以用本发明上述实施例中所述的方法，分别以第一组焊点和第六组焊点为参照，将与第一组焊点和第六组焊点的排列平行的焊点组的路径延时进行对准。当然为了竖直排列的焊点组和横向排列的焊点组的路径延时对准时更加省力，可以让所述基板上的焊点的横向排列的间隔和纵向排列的间隔相等，并且，第一组焊点距基板下边缘的距离与第六组焊点距基板左边缘的距离相等。
需要理解的是，虽然上述实施例中电子设备中均是两个芯片互联的方案，不过应该很容易想到的是，芯片II也可以为被替换为其他具有电子设备或者电路模组等具有特定功能的功能模块。所述功能模块可以通过一个或者多个信号接口与芯片I互联。
此外，本发明实施例中多次对“长度”值进行描述，比如在本发明一个实施例中，要求“A组和B组这两组相邻焊点的基板走线103的长度的差值为预设的标准值”；再比如，在另一个可选择的实施例中说明了“将A组和B组这两组相邻焊点对应的基板走线103的长度的差值设定为A组焊点和B组焊点之间的距离”。本领域的技术人员应该可以理解的是，诸如此类的对长度值进行赋值或者规定相等，在工程实现时总会存在偏差，很难做到100％的相等或者完全100％按照赋值来加工生产。因此，业界往往会对此设置一个正负浮动的区间，比如+/-10um，只要最终结果在这个浮动区间内，则视为满足要求。同理，本发明对于长度的规定也并不是一个绝对概念，而是在预设的浮动区间范围内，比如+/-10um，则应该视为是本发明要求保护的范围中。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (6)

1.一种芯片，其特征在于，包括被封装包裹在一起的基板和裸片，所述裸片上设有导电凸点，所述基板的表面上排布有贴合点阵和焊点点阵，所述导电凸点分别与所述基板的贴合点阵中的多个贴合点贴合，以实现所述裸片和所述基板间的信号通讯，所述基板内设有多条与所述多个贴合点对应的基板走线，所述多条基板走线的一端分别与所述多个贴合点连接，另一端分别与处于所述基板的焊点点阵中的多个焊点连接，其中，所述焊点点阵的多个焊点中包括分别沿两条平行直线排列的第一焊点组和第二焊点组，第一焊点组中的焊点连接的基板走线均等长，第二焊点组中的焊点连接的基板走线均等长，
所述第一焊点组中的焊点连接的任意一条基板走线的长度值为第一长度值，所述第二焊点组中的焊点连接的任意一条基板走线的长度值为第二长度值，所述第一长度值和第二长度值的差值等于预设标准值，所述预设标准值等于所述第一焊点组与第二焊点组所排列的两条直线之间的垂直距离。
2.如权利要求1所述的芯片，其特征在于，所述芯片通过所述第一焊点组和第二焊点组向所述芯片外发送或者从所述芯片外接收具有相同延时要求的信号。
3.如权利要求1或2所述的芯片，其特征在于，所述第一焊点组、第二焊点组中的焊点排列成的直线与所述基板的同一条边界平行。
4.一种电子设备，其特征在于，包括承载电路板，以及装载在所述承载电路板上的芯片，
所述芯片包括被封装包裹在一起的基板和裸片，所述裸片上设有导电凸点，所述基板的表面上排布有贴合点阵和焊点点阵，所述导电凸点分别与所述基板的贴合点阵中的多个贴合点贴合，以实现所述裸片和所述基板间的信号通讯，所述基板内设有多条与所述多个贴合点对应的基板走线，所述多条基板走线的一端与所述多个贴合点分别连接，另一端分别与所述基板的焊点点阵中的多个焊点连接，其中，所述焊点点阵中的多个焊点中包括分别沿两条平行直线排列的第一焊点组和第二焊点组，第一焊点组中的焊点连接的基板走线均等长，第二焊点组中的焊点连接的基板走线均等长，
所述第一焊点组中的焊点连接的任意一条基板走线的长度值为第一长度值，所述第二焊点组中的焊点连接的任意一条基板走线的长度值为第二长度值，所述第一长度值和第二长度值的差值等于预设标准值，
所述承载板上设有与第一焊点组和第二焊点组的焊点一一对应的焊盘，用于固定和电性连接所述芯片，所述焊盘上均连接有电路板走线，所述电路板走线将所述焊盘与所述承载板上的同一功能模块的信号接口相连接，所述第一焊点组对应的焊盘上的电路板走线与第二焊点组对应的焊盘上的电路板走线的长度差值等于所述预设标准值。
5.如权利要求4所述的电子设备，其特征在于，所述芯片通过所述第一焊点组、第二焊点组、所述焊盘和所述电路板走线向所述承载电路板上的同一功能模块发送或者从所述承载电路板上的同一功能模块接收具有相同延时要求的信号。
6.如权利要求4或5所述的电子设备，其特征在于，所述预设标准值等于所述第一焊点组与第二焊点组所排列的两条直线之间的垂直距离。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107889355B (zh) * 2017-11-10 2020-12-01 Oppo广东移动通信有限公司 一种电路板组件以及电子设备
CN110313881B (zh) * 2018-03-30 2021-10-26 上海微创医疗机器人（集团）股份有限公司 焊盘转接结构及电子内窥镜头端结构
CN111338584A (zh) * 2020-01-20 2020-06-26 杭州旗捷科技有限公司 耗材芯片写读方法、耗材芯片、耗材芯片系统和写读设备
US11893444B2 (en) 2020-01-20 2024-02-06 Hangzhou Chipjet Technology Co., Ltd. Consumable chip system and consumable container
CN114666983B (zh) * 2022-05-25 2022-08-19 飞腾信息技术有限公司 主板、计算机系统、信号线的设计方法、装置及存储介质

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136294A (ja) * 1983-12-23 1985-07-19 株式会社日立製作所 セラミック多層配線回路板
US20040088855A1 (en) * 2002-11-11 2004-05-13 Salman Akram Interposers for chip-scale packages, chip-scale packages including the interposers, test apparatus for effecting wafer-level testing of the chip-scale packages, and methods
US7250684B2 (en) * 2004-06-30 2007-07-31 Intel Corporation Circular wire-bond pad, package made therewith, and method of assembling same
US7800184B2 (en) * 2006-01-09 2010-09-21 International Business Machines Corporation Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact
JP4963969B2 (ja) * 2007-01-10 2012-06-27 ルネサスエレクトロニクス株式会社 配線基板
JP2011249551A (ja) * 2010-05-27 2011-12-08 Panasonic Corp インターポーザ基板とこれを用いた電子部品実装構造体
CN102270619B (zh) * 2010-06-04 2014-03-19 马维尔国际贸易有限公司 用于电子封装组件的焊盘配置
JP5933354B2 (ja) * 2012-06-12 2016-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6088893B2 (ja) * 2013-04-09 2017-03-01 ルネサスエレクトロニクス株式会社 半導体装置及び配線基板
US9864826B2 (en) * 2014-11-03 2018-01-09 Toshiba Memory Corporation Multilayer printed board and layout method for multilayer printed board
US9372503B1 (en) * 2015-05-22 2016-06-21 Freescale Semiconductor, Inc. Clock signal alignment for system-in-package (SIP) devices
US10159144B2 (en) * 2015-08-20 2018-12-18 Renesas Electronics Corporation Semiconductor device

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