KR100805019B1

KR100805019B1 - 적층형 반도체 장치

Info

Publication number: KR100805019B1
Application number: KR1020060031860A
Authority: KR
Inventors: 미쯔아끼 가따기리; 마사노리 시바모또; 쯔또무 하라; 고이찌로 아오끼; 나오야 간다; 수지 기꾸찌; 히사시 다니에
Original assignee: 엘피다 메모리, 아이엔씨.
Priority date: 2005-04-08
Filing date: 2006-04-07
Publication date: 2008-02-20
Also published as: CN1845325A; TW200703616A; JP2006294824A; CN100464419C; KR20060107400A; JP4237160B2; US20060249829A1

Abstract

본 발명의 적층형 반도체 장치는, 복수의 접속 단자를 직선 형상으로 배열한 단자열이 단부에 형성되고, 이 복수의 접속 단자 및 외부 단자가 전기적으로 접속되는 배선 패턴을 갖는 베이스 기판과, 상기의 단자열과 대략 평행의 위치 관계로 직선 형상으로 배열된 패드열을 갖고, 베이스 기판 위에 적층된 하나 또는 복수의 반도체 칩과, 상기의 패드열의 패드와 상기의 단자열의 접속 단자 사이를 전기적으로 접속하는 상호 대략 평행하면서 대략 동일 길이로 배치된 복수의 배선을 포함하는 배선층이 형성된 하나 또는 복수의 인터포저 기판을 구비하여 구성된다.

적층형 반도체, 단자열, 베이스 기판, 패드열, 접속 단자, 외부 단자, 반도체 칩, 배선층, 인터포저 기판

Description

적층형 반도체 장치{STACKED TYPE SEMICONDUCTOR DEVICE}

도 1은, 제1 실시예의 적층형 메모리의 분해 사시도.

도 2는, 제1 실시예의 적층형 메모리의 단면 구조도.

도 3a 및 도 3b는, 제1 실시예의 적층형 메모리에서, 인터포저 기판 및 베이스 기판의 평면 형상 및 단자 배열을 도시하는 도면.

도 4는, 제1 실시예의 적층형 메모리의 개략의 접속 구성도.

도 5는, 제2 실시예의 적층형 메모리의 단면 구조도.

도 6은, 제2 실시예의 적층형 메모리에서, 베이스 기판의 단자 배열을 도시하는 도면.

도 7은, 제2 실시예의 적층형 메모리의 개략의 접속 구성도.

도 8은, 제1 비교예의 단면 구조도.

도 9는, 제2 비교예의 단면 구조도.

도 10a 및 도 10b는, 본 실시 형태의 배선 구조의 효과를 설명하는 도면으로서, 복수의 배선의 도중에 각부가 있는 상태를 도시하는 도면.

도 11a 내지 도 11d는, 본 실시 형태의 배선 구조의 효과를 설명하는 도면으로서, 복수의 배선의 도중에 분기부가 있는 상태를 도시하는 도면.

도 12는, DRAM 칩의 패드열과 그 주변에서, 복수의 배선의 최적화된 배치 패 턴을 도시한 도면.

도 13은, 도 12와의 비교를 위해 본 실시 형태의 최적화를 행하지 않는 배치 패턴의 일례를 도시한 도면.

도 14는, 코플래너 구조의 전송 선로의 예를 도시하는 도면.

도 15a 및 도 15b는, 본 실시 형태에서의 버스형의 접속 형태의 효과를 확인하기 위한 시뮬레이션에 의한 동작 파형의 해석 결과를 도시하는 도면.

도 16은, 본 실시 형태의 적층형 메모리의 실장 조건으로서 DRAM 칩을 페이스 업 구조로 적층하는 이유를 설명하는 도면.

도 17은, 본 실시 형태의 적층형 메모리를 이용한 메모리 모듈의 블록도.

도 18a 및 도 18b는, 본 실시 형태의 적층형 메모리를 이용한 메모리 모듈의 외관도.

<도면의 주요 부분에 대한 간단한 설명>

11: 베이스 기판

12: 인터페이스 칩

13A, 13B: DRAM 칩

14A, 14B: 인터포저 기판

15: 땜납볼

31, 32, 34, 35: 단자열

33: 패드열

[특허 문헌 1] 특개 제2001-110978호

본 출원은 2005년 4월 8일에 출원된 일본 특허 출원 번호 제2005-112902호에 기초한 것으로서, 그 전체 내용은 본원에 참조로서 인용된다.

본 발명은, 복수의 반도체 칩을 적층한 구조를 갖는 적층형 반도체 장치의 기술 분야에 관한 것이다.

최근, 기기의 고기능화를 실현하기 위해 DRAM 등의 반도체 메모리에 대한 한층 더한 대용량화가 요구되고 있다. 1개의 반도체 칩 상에 구성된 반도체 메모리는 대용량으로 될수록 미세 가공이 필요해져, 수율이 열화될 가능성이 높아진다. 그 때문에, 복수의 반도체 칩을 베이스 기판 위에 적층한 구조를 갖는 적층형 반도체 장치가 제안되어 있다. 예를 들면, 복수의 DRAM 칩과, 각각의 DRAM 칩의 데이터 입출력을 제어하는 인터페이스 칩을 베이스 기판 위에 적층함으로써, 1개의 DRAM과 마찬가지로 외부 제어 가능한 소형이면서 대용량인 적층형 반도체 장치를 실현할 수 있다.

일반적으로, 전술한 적층 구조를 갖는 적층형 반도체 장치를 구성하는 경우, 각각의 DRAM 칩과 인터페이스 칩을 접속하는 중계 회로로서의 역할을 담당하는 인터포저 기판이 필요해진다. 적층형 반도체 장치의 소형화, 고밀도화를 위해, 인터포저 기판을 얇고 작은 구조로 하고, 또한 배선 효율을 높일 필요가 있다. 또한, 인터포저 기판의 배치의 자유도를 높게 하여 굽힘을 허용하는 구조로 하기 위해, 인터포저 기판의 강성을 저화시킬 필요가 있다.

종래의 적층형 반도체 장치의 구체적인 구성은, 예를 들면, 특허 문헌 1에 개시되어 있다. 특허 문헌 1의 구성예에 따르면, 기판 위에 복수의 반도체 칩이 적층됨과 함께, 플렉시블 기판을 이용한 인터포저 기판이 반도체 기판의 가로 방향으로 배치되어 있다. 이러한 구성을 채용하면, 인터포저 기판은 자유롭게 구부려 배치 가능해지고, 복수의 DRAM 칩과 인터페이스 칩 사이에서 신호 전송을 행하기 위한 배선을 인터포저 기판 위에 구성할 수 있다.

전술한 바와 같이 다수의 반도체 칩을 적층하는 경우, 인터포저 기판을 경유하여 다수의 신호가 송수신 되는 것 외에, 최근의 반도체 메모리의 고속화에 적합시키기 위해 고속의 신호 전송이 가능한 배선 구조가 요구된다. 그러나, 예를 들면 플렉시블 기판 등으로 인터포저 기판을 구성하는 경우, 낮은 강성의 확보나 코스트의 면에서 다층의 배선 기판을 이용할 수 없어, 고속의 신호 전송에 적합한 배선 구조를 실현하는 것은 곤란하다. 그 때문에, 신호 전송시에 임피던스의 부정합이나 전송 파형의 왜곡이 발생하여, 반도체 메모리의 내노이즈 성능의 열화로 연결되는 것이 문제로 된다.

또한, 다수의 반도체 칩에 대응하는 다수의 인터포저 기판을 설치하는 경우, 반도체 칩의 주위에 인터포저 기판을 배치할 충분한 스페이스가 필요해진다. 그 때문에, 인터포저 기판에 의한 배선 효율이 저하되어, 베이스 기판의 사이즈의 제 약으로 반도체 칩의 사이즈를 크게 할 수 없는 것이 문제로 된다.

본 발명의 목적은, 다수의 반도체 칩을 적층하여 다수의 인터포저 기판을 설치하는 경우에도, 고속의 신호 전송에 적합한 배선 구조를 실현하여 내노이즈 성능을 향상시킴과 함께, 배선 효율 및 스페이스의 이용 효율을 높이는 것이 가능한 적층형 반도체 장치를 제공하는 것에 있다.

본 발명의 적층형 반도체 장치의 양태는, 복수의 접속 단자를 직선 형상으로 배열한 단자열이 단부에 형성되고, 상기 복수의 접속 단자 및 외부 단자가 전기적으로 접속되는 배선 패턴을 갖는 베이스 기판과, 상기 단자열과 대략 평행의 위치 관계로 직선 형상으로 배열된 패드열을 갖고, 상기 베이스 기판 위에 적층된 하나 또는 복수의 반도체 칩과, 상기 패드열의 패드와 상기 단자열의 접속 단자 사이를 전기적으로 접속하는 상호 대략 평행하면서 대략 동일 길이로 배치된 복수의 배선을 포함하는 배선층이 형성된 하나 또는 복수의 인터포저 기판을 구비한 것이다.

이와 같이 양태에 따르면, 인터포저 기판은, 베이스 기판과 반도체 기판을 접속하는 중계 회로로서의 역할을 담당하여，반도체 칩의 패드열과 베이스 기판의 단부의 단자열 사이를, 대략 평행하면서 대략 동일 길이의 복수의 배선에 의해 전기적으로 접속한다. 이때, 반도체 칩의 패드열이 베이스 기판의 단자열과 대략 평행하게 배치되므로, 인터포저 기판의 배선 구조는 전기적으로 평형인 상태로 되어 고속의 신호 전송에 적합한 것으로 된다. 따라서, 신호 전송시에 임피던스의 부정합이나 전송 파형의 왜곡을 방지하여 양호한 내노이즈 성능을 확보하고, 또한 배선 효율과 스페이스의 이용 효율을 높일 수 있는 적층형 반도체 장치를 실현할 수 있다.

본 발명에서, 상기 인터포저 기판으로서, 수지 재료로 이루어지는 기재와 상기 배선층이 한쌍화된 플렉시블 기판을 이용해도 된다. 이에 의해, 양호한 내노이즈 성능을 확보하면서, 인터포저 기판의 강성을 낮게 하여 자유롭게 구부려 배치하는 등 구조 상의 자유도를 확보할 수 있다.

본 발명에서, 상기 반도체 칩은 사각형의 외형을 갖고, 상기 패드열이 상기 반도체 칩의 대략 중앙의 위치에 상기 사각형의 긴 변 방향과 평행하게 배치되어 있어도 된다. 이에 의해, 특히 센터 패드 구조의 반도체 칩을 이용하는 경우, 양호한 내노이즈 성능을 확보하면서, 스페이스의 이용 효율을 높일 수 있다.

본 발명에서, 상기 인터포저 기판은, 상기 패드열의 위치로부터 상기 반도체 칩의 한쪽의 긴 변 측으로만 연신되어 있어도 된다.

본 발명에서, 상기 복수의 배선에는, 상기 반도체 칩의 회로에 접속되는 신호 배선, 전원 배선 및 그라운드 배선이 포함되어 있어도 된다.

본 발명에서, 상기 인터포저 기판에는, 상기 신호 배선이 코플래너 구조의 전송 선로로서 구성되어 있어도 된다.

본 발명에서, 인접하는 상기 전원 배선과 상기 그라운드 배선으로 이루어지는 배선쌍과 상기 신호 배선이 인접하도록, 상기 복수의 배선을 배열하여도 된다.

본 발명에서, 상기 복수의 배선의 배열 패턴은, 신호 배선, 전원 배선, 그라운드 배선, 신호 배선의 배열 순을 반복 단위로 하는 패턴으로 하고, 상기 패드열 은, 상기 배열 패턴에 따라 각 패드를 배치하여도 된다.

이상의 각 양태에 따르면, 인터포저 기판 위에 구성되는 복수의 배선을 적확하게 배열함으로써, 고속의 신호 전송시, 전기적으로 평형한 상태를 유지 가능한 유효한 배선 구조를 실현하여, 한층 더한 내노이즈 성능의 향상을 도모할 수 있다.

한편, 본 발명에서, 복수의 상기 반도체 칩과, 해당 복수의 반도체 칩의 전부 또는 일부에 대응지어진 복수의 상기 인터포저 기판을 더 구비하고, 상기 베이스 기판에는, 상기 복수의 인터포저 기판에 각각 대응지어진 복수의 상기 단자열이 형성되고, 상기 복수의 인터포저 기판은, 상기 대응하는 반도체 칩이 적층 방향에서 상기 베이스 기판에 가까울수록, 상기 대응하는 단자열이 상기 베이스 기판의 면 방향에서 내측으로 가깝게 되는 위치 관계로 실장하여도 된다.

본 발명에서, 상기 반도체 칩은 페이스 업 구조로 적층되고, 상기 인터포저 기판은 상기 배선층이 상기 반도체 칩의 표면에 대향하도록 배치되어 있어도 된다. 이에 의해, 인터포저 기판을 실장할 때, 실장 공정을 복잡화하지 않고 높은 신뢰성을 확보할 수 있다.

본 발명에서, 상기 베이스 기판 위에는, 센터 패드 구조의 상기 패드열을 갖는 복수의 DRAM 칩이 적층됨과 함께, 상기 베이스 기판과 상기 복수의 DRAM 칩 사이에, 상기 DRAM 칩의 데이터 입출력을 제어하는 인터페이스 칩이 적층되어 있어도 된다.

본 발명에서, 상기 인터페이스 칩과 상기 복수의 DRAM 사이에는, 버스형의 접속 형태에 의해 상호 접속되어 있어도 된다.

이상 설명한 바와 같이, 본 발명에 따르면, 베이스 기판 위에 반도체 칩을 적층하고, 반도체 칩의 패드열과 베이스 기판의 단자열 사이를, 대략 평행하면서 대략 동일 길이의 복수의 배선을 설치한 인터포저 기판에 의해 중계하여, 패드열과 단자열을 대략 평행하게 배치하여 적층형 반도체 장치를 구성했기 때문에, 고속의 신호 전송에 적합한 배선 구조를 실현할 수 있다. 이에 의해, 반도체 메모리 장치의 내노이즈 성능이 향상될 뿐만 아니라, 배선 효율 및 스페이스의 이용 효율을 높이는 것도 가능하게 된다.

(실시예)

본 발명의 상기 및 다른 목적들 및 특징들은 일례로서 첨부 도면과 함께 기술된 다음의 설명으로부터 보다 명백해질 것이다.

이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다. 본 실시 형태에서는, 본 발명을 적용한 적층형 반도체 장치의 예로서, 복수의 DRAM 칩을 적층하여 적층형 메모리를 구성하는 경우의 실시 형태를 설명한다. 여기서는, 본 실시 형태의 적층형 메모리에 관하여, DRAM 칩의 적층수가 상이한 2개의 실시예를 설명한다. 우선, 제1 실시예로서, 2개의 DRAM 칩을 적층하여 구성한 적층형 메모리의 기본적인 구조를 설명한다. 제1 실시예의 적층형 메모리의 구조를 설명하는 도면으로서, 도 1에 분해 사시도를 도시함과 함께, 도 2에 단면 구조도를 도시한다.

도 1 및 도 2에 도시한 바와 같이, 제1 실시예의 적층형 메모리는, 베이스 기판(11) 위에 3개의 반도체 칩을 적층한 구조를 갖고 있다. 적층되는 3개의 반도체 칩은, 하층 측으로부터 순서대로, 입출력 신호를 제어하는 인터페이스 칩(12) 과, 소정의 기억 용량을 갖는 2개의 DRAM 칩(13)이 포함된다. 또한, DRAM 칩(13)과 베이스 기판(11)과의 전기적 접속을 중계하는 2개의 인터포저 기판(14)이 설치되어 있다. 여기서, 2개의 DRAM 칩(13)에는, 하층의 DRAM 칩(13A)과 상층의 DRAM 칩(13B)이 포함되고, 2개의 인터포저 기판(14)에는, 하층의 DRAM 칩(13A)에 접속되는 인터포저 기판(14A)과 상층의 DRAM 칩(13B)에 접속되는 인터포저 기판(14B)이 포함된다.

베이스 기판(11)의 하면에는, 외부와의 접속에 이용하는 외부 단자로서의 다수의 땜납볼(15)이 접합되어 있다. 베이스 기판(11)은 다층의 배선판으로서, 인터페이스 칩(12), 인터포저 기판(14), 땜납볼(15)에 각각 접속되는 배선 패턴(11a)(도 2)이 형성되어 있다. 베이스 기판(11)의 상면에는, 인터페이스 칩(12)이 표면을 하측으로 한 상태(페이스 다운)로 탑재되어 있다. 베이스 기판(11)과 인터페이스 칩(12)과의 접합에는, 플립 칩 접속 기술이 이용된다. 즉, 인터페이스 칩(12)의 하면의 패드에 대응하는 위치에, 땜납 범프(도시 생략)가 형성되고, 베이스 기판(11)의 전극을 거쳐 배선 패턴(11a)에 접속되어 있다.

베이스 기판(11)은 예를 들면 글래스 에폭시 수지로 형성되고, 인터페이스 칩(12)은 실리콘으로 형성되므로, 양자의 열팽창율의 차이에 의한 응력을 흡수하기 위해 베이스 기판(11)과 인터페이스 칩(12) 사이에는 레진(도시 생략)이 충전되어 있다.

하층의 DRAM 칩(13A)은, 인터페이스 칩(12)의 상부에 접착층(21)을 개재하여, 표면을 상측으로 한 상태(페이스 업 구조)로 적층되어 있다. DRAM 칩(13A)의 상부에는, 충전재(22)를 개재하여 인터포저 기판(14A)이 재치되어 있다. 또한, 상 층의 DRAM 칩(13B)은, 인터포저 기판(14A)의 상부에 접착층(21)을 개재하여, 하층의 DRAM 칩(13A)과 마찬가지로 페이스 업 구조로 적층되어 있다. DRAM 칩(13B)의 상부에는, 충전재(22)를 통하여 인터포저 기판(14B)이 재치되어 있다.

2개의 DRAM 칩(13)은 모두 직사각형의 형상을 가지며, 칩 내의 전극에 접속되는 복수의 패드로 이루어지는 패드열(33)이 형성되어 있다. 이 패드열(33)은, DRAM 칩(13)에 일반적으로 채용되는 센터 패드 구조에 기초하여, 칩 중앙부에서 DRAM 칩(13)의 긴 변 방향을 따라 배열되어 있다.

인터포저 기판(14)으로서는, 폴리이미드 등의 수지 재료로부터 형성되는 기재(L1)와 배선층(L2)이 한쌍화된 플렉시블 기판이 이용되고, 배선층(L2)이 하측을 향한 상태로 DRAM 칩(13)에 재치되어 있다. 인터포저 기판(14)의 배선층(L2)과, DRAM 칩(13)의 패드열(33)을 전기적으로 접속하기 위해, 예를 들면 COF 접속이 이용된다. 이 COF 접속은, DRAM 칩(13)의 패드열(33)에 범프를 설치하여, 초음파 등에 의해서 인터포저 기판(14)의 표면에 설치한 단자열과의 접합을 행하는 것이다. 또한, 인터포저 기판(14)의 구체적인 역할과 배선 구조에 대하여 자세한 것은 후술한다.

인터포저 기판(14)은, DRAM 칩(13)보다 사이즈가 큰 사각형의 형상을 갖고, DRAM 칩(13)의 전체를 피복하고 있다. 도 2에 도시한 바와 같이, 인터포저 기판(14)은 DRAM 칩(13)의 단부로부터 연신되어, 아래쪽으로 절곡되어져 베이스 기판(11)에 접합되어 있다. 베이스 기판(11)의 상면의 단부에는, 하측의 인터포저 기판(14A)의 배선층(L2)을 전기적으로 접속하기 위한 단자열(31)과, 상측의 인터포저 기판(14B)의 배선층(L2)을 전기적으로 접속하기 위한 단자열(32)이 형성되어 있다. 이러한 구성에 의해, DRAM 칩(13)은, 패드열(34)로부터 인터포저 기판(14)을 경유하고, 또한 단자열(31, 32), 배선 패턴(11a)을 거쳐 인터페이스 칩(12)에 이르기까지의 접속이 가능하게 된다.

또한, 베이스 기판(11) 위에 인터페이스 칩(12)과 2개의 DRAM 칩(13)이 적층되고, 또한 2개의 인터포저 기판(14)이 설치된 상태에서 적층형 메모리의 전체에 레진으로 이루어지는 수지 재료를 충전함으로써, 적층형 메모리가 외부 환경으로부터 보호되어 있다.

여기서, 인터포저 기판(14) 및 베이스 기판(11)의 단자 및 배선의 구조에 대하여 상세히 설명한다. 도 3a는, 인터포저 기판(14)의 평면 형상과 단자 배열을 도시하고 있다. 또한, 하측의 인터포저 기판(14A)과 상측의 인터포저 기판(14B)은, 모두 도 3a의 평면 형상과 단자 배열을 갖고 있다. 인터포저 기판(14) 중, 적층 방향(도 1의 Z 방향)에서 DRAM 칩(13)이 겹쳐지는 영역(R1)이 도시되고, 그 중앙에 복수의 접속 단자가 소정의 피치로 직선 형상으로 배열된 단자열(34)이 형성되어 있다. 단자열(34)은, DRAM 칩(13)의 긴 변 방향(도 1의 X 방향)으로 평행하게 배치되고, 각각의 단자의 위치가, DRAM 칩(13)의 패드열(33)에 포함되는 각각의 패드의 위치에 일치하도록 형성되어 있다.

또한, 인터포저 기판(14)의 단부에는, 단자열(34)과 마찬가지로, 복수의 접속 단자로 이루어지는 단자열(35)이 형성되어 있다. 이들 2개의 단자열(34, 35) 사이에는, 상호 대응하는 접속 단자끼리가, 소정의 길이이면서 소정 피치로 평행 배치된 복수의 배선에 의해서 접속되어 있다. 단자열(34)로부터 단자열(35)을 향하는 복수의 배선은, 영역(R1)의 경계 부근에서 절곡되어, 도 2에 도시한 바와 같이 베이스 기판(11)의 단자열(31)에 이르는 경사부를 갖는 상태로 배치된다. 또한, 인터포저 기판(14)에 대해서도, 마찬가지의 형상과 배치로 2개의 단자열이 형성되어 있다.

도 3b는, 베이스 기판(11)의 상면의 평면 형상과 단자 배열을 도시하고 있다. 베이스 기판(11) 중, 적층 방향(도 1의 Z 방향)에서 DRAM 칩(13)이 겹쳐지는 영역(R2)이 도시되어 있다. 베이스 기판(11)의 단부에 형성되는 전술한 2개의 단자열(31, 32)은, 베이스 기판(11)의 중심으로부터 보아 내측에 단자열(31)이 배치되고, 외측에 단자열(32)이 배치된다. 이러한 배치는, 도 2에 도시한 바와 같이, 하측의 인터포저 기판(14A)과 상측의 인터포저 기판(14B)의 각각의 경사부의 위치 관계를 고려한 것이다. 또한, 베이스 기판(11)의 중앙 근처의 위치에는, 인터페이스 칩(12)의 하면에 접속되는 복수의 접속 단자가 배열된 단자열(36)이 형성되어 있다.

베이스 기판(11)에 형성된 3개의 단자열(31, 32, 36)은, 상호 대응하는 접속 단자끼리가 배선 패턴(11a)의 일부로서 형성된 복수의 배선에 의해서 일대일로 접속된다. 이들 복수의 배선은, 인터포저 기판(14)에서의 복수의 배선과 동일한 피치이면서 동일 방향으로 배치되어 있다. 제1 실시예에서는, 각 DRAM 칩(13)의 패드열(33)과, 각 인터포저 기판(14)의 단자열(34, 35)과, 베이스 기판(11)의 단자열(31, 32, 36)은, 모두 DRAM 칩(13)의 긴 변 방향에 일치하는 방향으로 상호 평행하 게 되는 위치 관계에 있다. 한편, 각각의 패드 혹은 접속 단자를 각각 상호 접속하는 배선끼리는 상호 평행하면서 동일 길이로서, 모두 DRAM 칩(13)의 긴 변 방향에 수직으로 되는 방향으로 연신되는 위치 관계에 있다.

다음으로 도 4는, 제1 실시예의 적층형 메모리에 대한 개략의 접속 구성도이다. 도 4에서는, 인터페이스 칩(12)과 각각의 DRAM 칩(13) 사이에서 버스형의 접속 형태를 채용하고 있다. 인터페이스 칩(12)은, 베이스 기판(11)의 땜납볼(15) 및 배선 패턴(11a)를 경유하여 외부와 접속된다. 또한, 인터페이스 칩(12)은, 베이스 기판(11)의 배선 패턴(11a)으로부터 2 방향으로 분기하여, 2개의 인터포저 기판(14)을 경유하여 2개의 DRAM 칩(13)과 접속된다.

인터페이스 칩(12)의 내부에서는, 외부로부터 입력된 신호에 기초하여 DRAM 칩(13)에 대한 제어 신호가 생성된다. 인터페이스 칩(12)은, 외부로부터의 기입 데이터를 DRAM 칩(13)에 공급함과 함께, DRAM 칩(13)으로부터의 판독 데이터를 외부에 출력한다. 이 경우, 2개의 DRAM 칩(13)에는 칩 셀렉트 단자(도시 생략)가 설치되어, 인터페이스 칩(12)에 대한 각종 신호의 분류를 가능하게 하고 있다.

다음으로, 제2 실시예로서, 4개의 DRAM을 적층하여 구성한 적층형 메모리의 기본적인 구조를 설명한다. 도 5는, 제2 실시예의 단면 구조도로서, 제1 실시예의 도 2에 대응하고 있다. 도 5에 도시하는 제2 실시예의 적층형 메모리는, 베이스 기판(11) 위에 인터페이스 칩(12)과 4개의 DRAM 칩(13)이 적층되고, 4개의 인터포저 기판(14)이 설치되어 있다. 4개의 DRAM 칩(13)에는, 제1 층째의 DRAM 칩(13C), 제2 층째의 DRAM 칩(13D), 제3 층째의 DRAM 칩(13E), 제4 층째의 DRAM 칩(13F)이 포함된다. 또한, 4개의 DRAM 칩(13)에 대하여 하층측으로부터 순서대로, 제1 인터포저 기판(14C), 제2 인터포저 기판(14D), 제3 인터포저 기판(14E), 제4 인터포저 기판(14F)이 각각 접속되어 있다.

제2 실시예의 베이스 기판(11)의 단자 배열을 도 6에 도시하고 있다. 도 6의 단자 배열에서, 제1 실시예의 도 3b와의 상위점은, 베이스 기판(11)의 단부에 4개의 단자열(41∼44)이 평행 배치되어 있는 점이다. 베이스 기판(11)의 중심으로부터 보아 내측으로부터 외측으로, 제1 인터포저 기판(14C)에 대응하는 단자열(41), 제2 인터포저 기판(14D)에 대응하는 단자열(42), 제3 인터포저 기판(14E)에 대응하는 단자열(43), 제4 인터포저 기판(14F)에 대응하는 단자열(44)의 순으로 형성되어 있다. 이와 같이, 베이스 기판(11) 위에서 인터포저 기판(14)이 베이스 기판(11)에 가까울수록(하측에 배치될수록), 대응하는 단자열(41∼44)은 베이스 기판(11)의 내측에 가깝게 되는 위치 관계에 있다.

다음으로 도 7은, 제2 실시예의 적층형 메모리에 대한 개략의 접속 구성도이다. 도 7에서도, 제1 실시예의 도 4와 마찬가지로, 버스형의 접속 형태를 채용하고 있다. 이 경우, 인터페이스 칩(12)과 DRAM 칩(13)의 기본적인 동작 및 신호의 송수신은, 도 4와 공통된다. 한편, 인터페이스 칩(12)은, 베이스 기판(11)의 배선 패턴(11a)으로부터 4 방향으로 분기하여, 4개의 인터포저 기판(14)을 경유하여 4개의 DRAM 칩(13)과 접속된다. 그리고, 4개의 DRAM 칩(13)의 칩 셀렉트 단자(도시 생략)를 이용하여, 인터페이스 칩(12)에 대한 각종 신호의 분류를 가능하게 하고 있다.

이와 같이, 제1 실시예와 제2 실시예에서, DRAM 칩(13)이 2층으로 적층된 경우와 4층으로 적층된 경우의 적층형 메모리를 도시하였지만, 본 실시 형태에서는 제조 가능한 범위 내에서 다수의 DRAM 칩(13)을 더 적층하고, 대응하는 다수의 인터포저 기판(14)을 배치하여 적층형 메모리를 구성할 수 있다.

본 실시 형태에서는, 인터포저 기판(14)의 배치, 및 인터포저 기판(14)을 경유하는 배선 구조를 최적화함으로써, DRAM 칩(13)의 적층 구조 및 상기 버스형의 접속 형태에 적합한 실장 형태를 실현하고 있다. 우선, 인터포저 기판(14)의 배치에 주목하면, 본 실시 형태의 구성에서는 DRAM 칩(13)의 사각형의 한쪽의 긴 변측에만, 각각의 인터포저 기판(14)이 연신하여 경사부가 배치되는 점이 특징으로 되어 있다.

여기서 본 실시 형태에 대한 비교예를 제시하면서, 본 실시 형태의 배선 구조의 특징을 설명한다. 우선, 도 8의 제1 비교예에서는, 베이스 기판(51), 인터페이스 칩(52), 2개의 DRAM 칩(53)(53A, 53B), 2개의 인터포저 기판(54)(54A, 54B), 땜납볼(55), 접착층(61), 충전재(62)를 포함하는 구성으로서, 도 2의 경우와 기본적인 구성은 공통된다. 한편, 도 8에서는, 2개의 인터포저 기판(54)이, DRAM 칩(53)의 사각형의 대향하는 2개의 긴 변측으로 연신되어 있는 점에서 도 2의 구성과 상이하다. 즉, 도 8의 경우는, 베이스 기판(11)의 상면에서의 양측의 단부에, 2개의 인터포저 기판(54)의 경사부가 각각 배치되어 있다.

또한, 도 9의 제2 비교예에서는, 제1 비교예와 비교하면, 각각의 인터포저 기판(54)은, DRAM 칩(53)의 사각형의 한쪽의 긴 변측으로만 연신되지만, 하측의 인 터포저 기판(54A)과 상측의 인터포저 기판(54B)이, 상호 역방향으로 연신되는 점에서 상위하다. 따라서, 도 9의 경우에는, 베이스 기판(11)의 상면에서의 양측의 단부에, 어느 하나의 인터포저 기판(54)의 경사부가 각각 배치되게 된다.

상기의 제1, 제2 비교예의 구성을 도 2와 비교하면 분명한 바와 같이, 베이스 기판(51)의 양측에 인터포저 기판(54)의 연신된 경사부를 배치할 수 있을 만큼의 면적을 확보하기 위해서는, 인터페이스 칩(52) 및 DRAM 칩(53)의 칩 사이즈는, 베이스 기판(51)의 사이즈에 대하여 충분히 작게 할 필요가 있다. 즉, 도 8 및 9의 구성에서는, 도 2의 베이스 기판(11)과 동일 사이즈의 베이스 기판(51)을 이용하는 경우에는 DRAM 칩(53)의 사이즈를 축소할 수 밖에 없고, 도 2의 DRAM 칩(13)과 동일 사이즈의 DRAM 칩(53)을 이용하는 경우에는 베이스 기판(51)의 사이즈를 확대할 수밖에 없어, 어떻게 하여도 스페이스 효율의 면에서 불리한 구성으로 된다. 이에 대하여 본 실시 형태는, DRAM 칩(13)을 포함하는 적층형 메모리의 사이즈를 최적화하는 점에서 유리한 구성을 실현하고 있다.

다음으로, 본 실시 형태에서의 배선 구조에 주목하여, 신호 전송에서의 본 실시 형태의 유용성에 대하여 설명한다. 이미 설명한 바와 같이, 인터포저 기판(14)과 베이스 기판(11)에서의 배선 패턴은, 모두 평행 배치된 복수의 배선이 이용되고 있다(도 3a 및 도 3b). 이러한 배선 구조의 효과를 도 10a 및 도 10b를 이용하여 설명한다. 도 10a는, 본 실시 형태의 인터포저 기판(14)을 경유하여 베이스 기판(11)에 이르는 평행 배치된 복수의 배선을 도시한 도면이며, 도 10b는, 비교를 위해 도중에 각부가 있는 경우의 복수의 배선을 도시한 도면이다.

본 실시 형태의 구성에서는, 도 10a에 도시한 바와 같이 복수의 배선이 평행하면서 동일 길이의 관계를 충족시키고 있다. 이들 복수의 배선에는, 전원 배선, 그라운드 배선, 신호 배선이 포함된다. 한편, 도 10b의 배선 구조는, 예를 들면 DRAM 칩(13)의 패드열(33)과, 베이스 기판(11)의 접속 단자(31, 32)를 상호 직교한 배치로 할 때에 채용되는 것이다. 도 10b의 경우, 복수의 배선의 도중에 각부가 있고, 상호 평행하면서 동일 길이의 관계가 만족되게 된다. 일반적으로, 인터페이스 칩(12)과 DRAM 칩(13) 사이에서는 고속의 신호 전송이 행하여지기 때문에, 평행하면서 동일 길이의 관계가 만족되지 않으면 전기적으로 비평형의 선로 구조로 되어, 배선의 인덕턴스 성분이 증가하여 전송 파형의 왜곡의 요인으로 된다. 도 10a의 배선 구조는, 이러한 전송 파형의 왜곡을 억제 가능하여, 도 10b에 비하여 고속의 신호 전송에 적합한 배선 구조를 실현하고 있다. 또한, 도 3a에 도시하는 영역(R1)의 경계 부근에서는, 인터포저 기판(14)이 아래쪽으로 구부려지지만, 이 때의 각부의 위치는 복수의 배선의 연신 방향에 대하여 직교하기 때문에, 평행하면서 동일 길이의 배선 구조는 흐트러지지 않아, 도 10b의 문제는 발생하지 않는다.

다음으로, 베이스 기판(11)의 배선 패턴(11a)에 주목하여, 본 실시계 형태의 배선 구조의 효과에 대하여 도 11a를 이용하여 설명한다. 도 11a는, 도 3b에 도시한 단자 배열을 갖는 베이스 기판(11)과 인터페이스 칩(12)을 포함하는 배선 구조를 모식적으로 도시하고 있다. 도 11a의 배선 구조에서는, 인터포저 기판(14)에 접속되는 단자열(31, 32)과, 인터페이스 칩(12)에 접속되는 단자열(36) 사이가 평행하면서 동일 길이의 복수의 배선에 의해 접속된다. 이 경우, 배선끼리의 간섭이 나 임피던스의 부정합을 방지할 수 있을 뿐만 아니라, 복수의 배선을 형성하기 위한 배선 에리어가 작아진다.

이에 대하여, 도 11b∼11d에는, 도 11a의 배선 구조가 만족되지 않는 경우의 예를 도시하고 있다. 도 11b 및 도 11c의 배선 구조는, 인터포저 기판(14)이, 예를 들면 제2 비교예(도 9)에 도시하는 배치로 되는 경우에 대응하고, 단자열(31)과 단자열(32)이 상호 베이스 기판(11)의 반대에 단부에 배치된다. 또한, 도 11b의 예에서는, 인터페이스 칩(12)이 복수의 배선 위로부터 어긋난 위치에 배치되어 있다. 또한, 도 11d의 배선 구조는, 인터포저 기판(14)이, 예를 들면 제1 비교예(도 8)에 도시하는 배치로 되는 경우에 대응하고, 베이스 기판(11)에는 한쪽 측의 단부의 2개의 단자열과 다른 쪽 측의 단부의 2개의 단자열이 각각 배치된다.

도 11b∼11d의 배선 구조는, 도 11a와는 달리, 복수의 배선의 도중에서 분기부를 갖고, 인터페이스 칩(12)의 단자열(36)에의 접속이 행하여진다. 인터페이스 칩(12)으로부터 보아 양측에 복수의 배선이 연신되어, 동일 길이 배선이 확보되지 않아, 전기적으로 비평형의 상태로 된다. 이 경우, 복수의 배선끼리가 간섭하거나, 분기부에서의 임피던스 부정합에 의한 전송 파형의 왜곡을 발생하는 등, 고속 전송에는 적합하지 않다. 또한, 배선끼리의 간섭 회피를 위해 배선 간격이나 배선 길이를 확보한다면, 배선 에리어의 증대를 초래하게 된다.

다음으로, 인터포저 기판(14)에서의 복수의 배선의 배치 패턴에 대하여 도 12 및 13을 이용하여 설명한다. 이미 설명한 바와 같이 DRAM 칩(13)과 인터페이스 칩(12) 사이를 접속하는 복수의 배선에는, 전원 배선, 그라운드 배선, 신호 배선으 로 대별되지만, 본 실시 형태는 전원 배선, 그라운드 배선, 신호 배선의 각각의 배열순을 규정함으로써, 고속 신호의 전송에 적합한 적층형 메모리를 실현하고 있다. 또한, 전원 배선으로서는, 예를 들면 DRAM 칩(13)의 전원 전압 Vdd의 공급선이 포함되고, 그라운드 배선으로서는, 예를 들면 DRAM 칩(13)의 기준 전위 Vss의 공급선이 포함되며, 신호 배선으로서는, 예를 들면 DRAM 칩(13)에서의 어드레스나 데이터를 전송하는 배선이 포함된다.

도 12는, 본 실시 형태의 DRAM 칩(13)의 패드열(33)과 그 주변에서, 복수의 배선이 최적화된 배치 패턴을 도시한 도면이다. 또한, 도 13은, 도 12와의 비교를 위해 본 실시 형태의 최적화를 행하지 않은 배치 패턴의 일례를 도시한 도면이다. 도 12 및 13에서는, 패드열(33)에 포함되는 각각의 패드에 번호를 붙여 P1∼P12로 표기함과 함께, 복수의 배선 중 전원 배선을 V, 그라운드 배선을 G, 신호 배선을 S로 각각 표기한다.

본 실시 형태에서 채용하는 배치 패턴은, 도 12에 도시한 바와 같이, 전원 배선 V와 그라운드 배선 G로 이루어지는 배선 페어의 양측에 신호 배선 S를 배치하고, 이러한 배치를 반복하는 패턴이다. 즉, SVGS의 순으로 배열하는 배열 패턴이며, 도 12의 패드열 중 패드 P1∼P4, P5∼P8, P9∼12는 모두 SVGS의 배치를 갖고, 그것을 반복하는 배치 패턴으로 되어 있다. 이러한 배치 패턴을 취함으로써, 신호 배선 S를 흐르는 전류에 대한 리턴 전류는, 전원 배선 V와 그라운드 배선 G에서 역방향으로 흐른다(도면 중, 화살표로 표시). 따라서, 전원ㆍ그라운드의 배선 사이의 임피던스를 내릴 수 있어, 신호 전송 시에 문제로 되는 동시 스위칭 노이즈나 EMI 노이즈를 저감시킬 수 있다.

이에 대하여, 도 13에 도시하는 배치 패턴은, 전원 배선 V끼리, 그라운드 배선 G끼리, 신호 배선 S 끼리가 각각 인접 배치되는 것이다. 이와 같이 배치는, 인접하는 배선이 전원용 패드나 그라운드용 패드를 공용할 수 있기 때문에 효율 좋게 구성할 수 있지만, 인접하는 2개의 배선에 동상의 전류가 흐르게 된다(도면 중, 화살표로 표시). 따라서, 배선의 임피던스(주로 인덕턴스 성분)이 높아져, 전술한 동시 스위칭 노이즈나 EMI 노이즈의 증가로 이어진다. 이와 같이, 본 실시 형태에서 채용하는 배치 패턴은, 도 13에 도시하는 바와 같은 일반적인 배치 패턴과 비교하여, 내노이즈 성능의 향상을 도모하는 데에 있어서 유용하다.

여기서, 도 12에 도시한 배치 패턴으로 평행 배치된 복수의 배선은, 코플래너 구조의 전송 선로로서 생각할 수 있다. 도 14는, 코플래너 구조의 전송 선로의 예를 나타내고 있다. 예를 들면, 인접하는 신호 배선 S와 그라운드 배선 G를 일체의 전송 선로로 했을 때, 도 14에 도시하는 바와 같은 전기적 결합에 의해서 전송 선로의 특성 임피던스를 일정하게 할 수 있다. 따라서, 전송 선로 상에서의 반사나 크로스토크를 저감할 수가 있어, 고속의 신호 전송에 적합한 배선 구조를 실현 가능하게 된다.

또한, 본 실시 형태에서, 도 4 또는 도 7에 도시한 버스형의 접속 형태를 채용함으로써, DRAM 칩(13)에 대한 고속 전송에 적합한 구성을 실현하고 있다. 이하, 제1 실시예의 경우를 설명하면, 인터페이스 칩(12)으로부터 DRAM 칩(13)에 이르는 접속 경로는 개별의 접속이 아니라, 단자열(31, 32)까지의 배선이 공용되고 있다. 따라서, 인터페이스 칩(12)의 출력측의 각 단자는, 2개의 DRAM 칩(13)의 입력측의 각 단자에 접속되는 상태에 있어, 개별의 접속에 비하여 용량이 약 2배로 증가한다. 일반적으로 DRAM 칩(13)은 높은 드라이버빌리티를 갖도록 구성되어 있지만, 버스형의 접속 형태에 의해서 용량을 증가시키면, 고속 전송 시에 높은 드라이버빌리티에 기인하여 발생하기 쉬운 신호 파형의 링잉 등을 억제할 수 있다.

도 15a 및 도 15b는, 본 실시 형태에서의 버스형의 접속 형태의 효과를 확인하기 위해서, 시뮬레이션에 의한 동작 파형의 해석 결과를 도시하는 도면이다. 이 시뮬레이션에서는, DRAM 칩(13)에의 접속 경로를 RC 모델로 치환하여, 소정의 펄스를 입력했을 때의 신호 파형을 보이고 있다. 도 15a는, 비교를 위한 개별 접속의 RC 모델(일대일)에 대응하는 신호 파형으로서, 높은 드라이버빌리티에 의해서 아이 패턴에 흐트러짐이 발생하고 있다. 한편, 도 15b는 본 실시 형태의 2개의 DRAM 칩(13)의 RC 모델에 대응하는 신호 파형으로서, 도 15a에 비하여 아이 패턴의 흐트러짐이 감소하고 있다. 도 15b에서는, 도 15a에 비하여 입력측의 용량이 증가하는 만큼, 시상수가 감소하여, 파형의 급격한 변화가 억제되는 결과, 안정한 신호 파형이 얻어지는 것이다.

다음으로, 본 실시 형태의 적층형 메모리의 실장 조건에 대하여 보충적으로 설명한다. 도 2에 도시된 바와 같이, DRAM 칩(13)이 페이스 업 구조로 적층되는 것은 이미 설명했지만, 그 이유를 설명한다. 도 16은, 2개의 DRAM 칩(13)을 페이스 다운 구조로 적층하여 반도체 장치를 구성하는 것으로 상정한 경우, 베이스 기판(11)의 한쪽의 단부의 주변부의 상태를 도시하고 있다. 도 16에 도시하는 구조 를 도 2와 비교하면, 2개의 DRAM 칩(13)이 페이스 다운 구조로 되어 있기 때문에, 하측의 인터포저 기판(14A)은 DRAM 칩(13A)의 아래쪽으로 배치되고, 상측의 인터포저 기판(14B)은 DRAM 칩(13B)의 아래쪽으로 배치된다. 즉, 도 2와는 DRAM 칩(13)과 인터포저 기판(14)의 위치 관계가 반대로 되기 때문에, 2개의 인터포저 기판(14)은 모두 기재(L1)가 하측을, 방향 배선층(L2)이 상측을 향한 상태로 실장된다.

이 상태에서, 인터포저 기판(14)의 단자열(35)(도 3a)과 베이스 기판의 단자열(31, 32)을 접속하기 위해서는, 인터포저 기판(14)을 2층으로 하여 단자열(35)의 주변에서 양측에 배선층(L2)을 형성하거나, 혹은 인터포저 기판(14)을 단자열(35)의 부근에서 되접어 단자열(35)과 단자열(31, 32)의 접합면을 일치시키는 방법을 취할 필요가 있다. 그러나, 어느 쪽의 방법을 취하라도, 실장 공정이 복잡화할 뿐만 아니라, 인터포저 기판(14)이 두껍게 되어 강성이 높아지거나, 인터포저 기판(14)의 굽힘 등에 의한 응력이 걸리는 등, 신뢰성의 저하와 코스트 증가를 초래하게 된다.

이에 대하여, 본 실시 형태에서는 도 2에 도시한 바와 같이 DRAM 칩(13)의 페이스 업 구조를 채용하고 있기 때문에, 인터포저 기판(14)의 배선층(L2)의 단자열(31)의 부근에서, 베이스 기판(11)의 단부의 단자열(35)과 상호 접합면이 자연스럽게 합치한 상태로 된다. 따라서, 본 실시 형태의 인터포저 기판(14)은, 배선층(L2)의 1층만을 형성하면 되고, 또한 두께를 얇게 하여 강성을 낮게 할 수 있다. 또한, DRAM 칩(13)을 페이스 업 구조로 함으로써, 특히 최상부에 적층된 DRAM 칩(13)의 방열 특성을 향상시킬 수 있다.

다음으로, 본 실시 형태의 적층형 메모리를 이용한 메모리 모듈에 대하여 도 17, 도 18a 및 도 18b를 이용하여 설명한다. 도 17은, 메모리 컨트롤러 MC와 복수의 적층형 메모리 M0∼M3으로 구성되는 메모리 모듈의 블록도를 도시하고 있다. 도 17에서는, 예를 들면 적층형 메모리 M2가 도 5의 제2 실시예에 따라서 구성되며, 인터페이스 칩(12)과 4개의 DRAM 칩(13)을 포함하고 있다. 다른 적층형 메모리 M0, M1, M3에 대해서는, 적층형 메모리 M2와 마찬가지의 구조이어도 되고, 서로 다른 구조로 하여도 된다. 메모리 컨트롤러 MC는, 버스를 통하여 적층형 메모리 M0∼M3의 동작을 제어하고, 전체가 대용량의 1개의 메모리로서 기능한다. 도 17의 구성을 구비하는 메모리 모듈의 외관의 일례로서, 도 18a에 평면도를 도시하며, 도 18b에 측면도를 도시하고 있다. 이와 같이, 다수의 외부 단자를 구비한 박형의 메모리 모듈을 구성하여, 기판의 소켓 등에 자유롭게 부착할 수 있다.

이상, 본 실시 형태에 기초하여 본 발명에 대하여 구체적으로 설명했지만, 본 발명은 전술한 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 다양한 변경을 실시할 수 있다. 예를 들면, 본 실시 형태의 적층형 반도체 장치는, 복수의 DRAM 칩(13)과 인터페이스 칩(12)이 적층되지만, 이들에 한하지 않고 다양한 용도의 반도체 칩이 적층된 적층형 반도체 장치에 대하여 본 발명을 적용할 수 있다. 또한, 인터포저 기판(14)에 대해서도, 본 실시 형태의 구조나 재질에 한정되는 일없이 본 발명을 적용할 수 있다.

본 발명은 상술한 실시예들에 한정되지 않으며, 본 발명의 범위로부터 벗어나지 않고 다양한 변경 및 수정이 이루어질 수 있다.

본 발명에 따르면, 베이스 기판 위에 반도체 칩을 적층하고, 반도체 칩의 패드열과 베이스 기판의 단자열 사이를, 대략 평행하면서 대략 동일 길이의 복수의 배선을 설치한 인터포저 기판에 의해 중계하여, 패드열과 단자열을 대략 평행하게 배치하여 적층형 반도체 장치를 구성했기 때문에, 고속의 신호 전송에 적합한 배선 구조를 실현할 수 있다. 이에 의해, 반도체 메모리 장치의 내노이즈 성능이 향상될 뿐만 아니라, 배선 효율 및 스페이스의 이용 효율을 높이는 것도 가능하게 된다.

Claims

복수의 접속 단자를 직선 형상으로 배열한 단자열이 단부에 형성되고, 상기 복수의 접속 단자 및 외부 단자가 전기적으로 접속되는 배선 패턴을 갖는 베이스 기판과,

상기 단자열과 평행한 위치 관계로 직선 형상으로 배열된 패드열을 갖고, 상기 베이스 기판 위에 적층된 하나 또는 복수의 반도체 칩과,

상기 패드열의 패드와 상기 단자열의 접속 단자 사이를 전기적으로 접속하는 상호 평행하면서 동일한 길이로 배치된 복수의 배선을 포함하는 배선층이 형성된 하나 또는 복수의 인터포저 기판

을 포함하는 적층형 반도체 장치.
제1항에 있어서,

상기 인터포저 기판으로서, 수지 재료로 이루어지는 기재(基材)와 상기 배선층이 한쌍화된 플렉시블 기판을 이용한 적층형 반도체 장치.
제1항에 있어서,

상기 반도체 칩은 사각형의 외형을 갖고, 상기 패드열은 상기 반도체 칩의 외형을 규정하고 있는 위치로부터 떨어진 위치에 상기 사각형의 긴 변 방향과 평행하게 배치되어 있는 적층형 반도체 장치.
제3항에 있어서,

상기 인터포저 기판은, 상기 패드열의 위치로부터 상기 반도체 칩의 한쪽의 긴 변의 측으로만 연신(延伸)된 적층형 반도체 장치.
제4항에 있어서,

상기 복수의 배선에는, 상기 반도체 칩의 회로에 접속되는 신호 배선, 전원 배선 및 그라운드 배선이 포함되는 적층형 반도체 장치.
제5항에 있어서,

상기 인터포저 기판에는, 상기 신호 배선이 코플래너 구조의 전송 선로로서 구성되어 있는 적층형 반도체 장치.
제6항에 있어서,

인접하는 상기 전원 배선과 상기 그라운드 배선으로 이루어지는 배선쌍과 상기 신호 배선이 인접하도록 상기 복수의 배선이 배열되어 있는 적층형 반도체 장치.
제7항에 있어서,

상기 복수의 배선의 배열 패턴은, 신호 배선, 전원 배선, 그라운드 배선, 신 호 배선의 배열순을 반복 단위로 하는 패턴이며, 상기 패드열은 상기 배열 패턴에 따라 각 패드가 배치되어 있는 적층형 반도체 장치.
제1항에 있어서,

복수의 상기 반도체 칩과, 상기 복수의 반도체 칩의 전부 또는 일부에 대응된 복수의 상기 인터포저 기판을 더 포함하며,

상기 베이스 기판에는, 상기 복수의 인터포저 기판에 각각 대응된 복수의 상기 단자열이 형성되고,

상기 복수의 인터포저 기판은, 상기 대응하는 반도체 칩이 적층 방향에서 상기 베이스 기판에 가까울수록, 상기 대응하는 단자열이 상기 베이스 기판의 면 방향에서 내측에 가깝게 되는 위치 관계로 실장되어 있는 적층형 반도체 장치.
제1항에 있어서,

상기 반도체 칩은 페이스 업 구조로 적층되고, 상기 인터포저 기판은 상기 배선층이 상기 반도체 칩의 표면에 대향하도록 배치되어 있는 적층형 반도체 장치.
제3항 또는 제4항에 있어서,

상기 베이스 기판 위에는, 센터 패드 구조의 상기 패드열을 갖는 복수의 DRAM 칩이 적층됨과 함께, 상기 베이스 기판과 상기 복수의 DRAM 칩 사이에, 상기 DRAM 칩의 데이터 입출력을 제어하는 인터페이스 칩이 적층되어 있는 적층형 반도 체 장치.
제11항에 있어서,

상기 인터페이스 칩과 상기 복수의 DRAM 사이에는, 버스형의 접속 형태에 의해 상호 접속되어 있는 적층형 반도체 장치.