JP4828202B2 - モジュール半導体装置 - Google Patents

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Description

本発明は、モジュール半導体装置に関し、更に詳細には、複数のＩＣチップを搭載するモジュール半導体装置に関する。
モジュール半導体装置では、共通の配線基板上に複数のＩＣチップを搭載し、これら複数のＩＣチップの相互間を配線基板内の配線によって接続している。図１１（ａ）、（ｂ）は、ＩＣチップとしてメモリチップを搭載する、従来のモジュール半導体装置について、表面側及び裏面側から見た構成をそれぞれ示す平面図である。符号４１は、モジュール半導体装置４０の上端を示している。モジュール半導体装置４０には、配線基板１１上に、ドライバチップ１２と、ドライバチップ１２にそれぞれ駆動される複数のメモリチップ１３−１〜６とが搭載されている。ドライバチップ１２は、配線基板１１の表面側の中央部に搭載され、各メモリチップ１３−１〜６は、配線基板１１の表面側及び裏面側に、対称配置となるように搭載されている。同図中、ドライバチップ１２の端子２１、及び、メモリチップ１３の端子２２をそれぞれ示している。
図１２は、図１１（ａ）のXII−XII線に沿った断面を示す断面図である。符号４２は、モジュール半導体装置４０の表面側を示し、図１１、１２中の太線は、ドライバチップの一つの端子２１から、対応する各メモリチップの端子２２−１〜３に分岐して接続されるアドレス信号配線を示している。配線基板１１は、複数の絶縁層と、複数の配線層２３とを備える多層配線基板として構成される。配線基板１１を貫通してビアホール２４が形成され、ビアホール２４内部の表面には、配線基板の表面側の配線２３と裏面側の配線２３とを接続するビア配線２５が形成されている。配線基板１１の表面には、配線２３に接続して端子が形成されており、ドライバチップ１２及びメモリチップ１３の端子２１，２２と、配線基板１１の端子との間は、はんだボール２７によって接続されている。
ところで、モジュール半導体装置４０では、ドライバチップの端子２１と、各メモリチップの端子２２−１〜３とを共通に接続する共通配線の長さが異なると、矩形波として伝達される信号の到着時間が異なると共に、反射波が干渉することによって、波形に乱れが生じ、回路の誤作動が生じる問題がある。誤作動は特に、ドライバチップに近いＩＣチップで顕著である。従って、ドライバチップの端子２１と、各メモリチップの端子２２−１〜３との間の配線長を揃えることが望ましい。
ドライバチップの端子２１と、各メモリチップの端子２２−１〜３との間の配線長を揃えるために、例えば、端子間の長さが短い配線については、配線基板１１の内部で配線を迂回させることが出来る。配線基板の内部で配線を迂回させるモジュール半導体装置については、例えば特許文献１に記載されている。
特開２００１−２３７３１５号公報（図２（ｂ））
ところで、メモリチップを搭載する近年のモジュール半導体装置では、モジュール半導体装置の高速化に対応して、ドライバチップとメモリチップとを接続する信号配線の種類及び本数が多くなり、ドライバチップの端子数が飛躍的に増大している。例えば、従来のモジュール半導体装置では、データ信号配線は、モジュール半導体装置の外部からメモリチップに直接に接続されていたが、近年では、ドライバチップを経由して接続される場合が多い。
上記の場合、図１２におけるドライバチップ１２を搭載する配線基板１１の部分で、配線基板１１を貫通するビア配線２５の密度が高くなり、配線基板１１の裏面の中央部に配設されるメモリチップ１３−１，４について、配線基板１１の内部で配線を迂回させるスペースを確保することが困難になっている。ここで、配線基板１１の配線２３の層数を増やすことも考えられるが、配線基板１１の更なる多層化は、コストの大幅な上昇を招く。
本発明は、上記に鑑み、コストの上昇を抑制しつつ、且つ、ＩＣチップ間の配線長の調整が可能なモジュール半導体装置を提供することを目的とする。
上記目的を達成するために、本発明のモジュール半導体装置は、複数のＩＣチップを共通の配線基板上に搭載するモジュール半導体装置において、
前記複数のＩＣチップのうち一部のＩＣチップ（以下、第１のＩＣチップと呼ぶ）が、前記配線基板上に直接に搭載されて、該配線基板内の配線に接続され、
前記複数のＩＣチップのうち他のＩＣチップ（以下、第２のＩＣチップと呼ぶ）が、前記配線基板上に搭載されたインタポーザ基板上に搭載され、該インタポーザ基板を介して前記配線基板内の配線に接続されることを特徴とする。
本発明のモジュール半導体装置によれば、第２のＩＣチップを、配線基板上に搭載されたインタポーザ基板上に搭載し、インタポーザ基板を介して配線基板内の配線に接続することによって、配線基板の配線の層数を増やすことなく、第１のＩＣチップと第２のＩＣチップとの間の配線長が均一になるように調整できる。従って、コストの上昇を抑制し、且つ、ＩＣチップ間の配線長を調整できる。
本発明のモジュール半導体装置では、前記複数のＩＣチップが、複数の被駆動用ＩＣチップと該被駆動用ＩＣチップを駆動する１つの駆動用ＩＣチップとを含み、前記駆動用ＩＣチップが前記第２のＩＣチップとして構成され、前記被駆動用ＩＣチップが、前記第１のＩＣチップ、又は、前記第１のＩＣチップ及び第２のＩＣチップとして構成されてもよい。
或いは、上記に代えて、前記複数のＩＣチップが、複数の被駆動用ＩＣチップと該被駆動用ＩＣチップを駆動する１つの駆動用ＩＣチップとを含み、前記駆動用ＩＣチップが前記第１のＩＣチップとして構成され、前記被駆動用ＩＣチップが、前記第１のＩＣチップ及び第２のＩＣチップとして構成されてもよい。この場合、好ましくは、前記第１のＩＣチップとして構成される被駆動用ＩＣチップが、前記第２のＩＣチップとして構成される被駆動用ＩＣチップよりも、前記駆動用ＩＣチップから遠い位置に配設される。駆動用ＩＣチップから近い位置にある被駆動用ＩＣチップの配線に、インタポーザ基板の配線を挿入してその配線長を長くすることによって、駆動用ＩＣチップと各被駆動用ＩＣチップとの間の配線長を容易に揃えることが出来る。
本発明の好適な実施態様では、前記駆動用ＩＣチップの端子と前記被駆動用ＩＣチップの端子との間を接続するアドレス信号配線、データ信号配線、クロック信号配線、制御信号配線の少なくとも１つの配線長が、前記被駆動用ＩＣチップ間で、実質的に同じ長さである。信号配線の配線長が実質的に同じ長さであることによって、伝達される信号の到着時間を揃えると共に、反射波の干渉を抑制し、回路の誤作動を抑制できる。
本発明の好適な実施態様では、前記インタポーザ基板は、マイクロストリップラインを有する。マイクロストリップラインを採用することによって、インタポーザ基板での信号配線のインピーダンスを低減し、一定値に揃えることができる。
本発明の好適な実施態様では、前記インタポーザ基板の厚みが、前記複数のＩＣチップの厚みよりも厚く、少なくとも１つの前記第１のＩＣチップと該第１のＩＣチップに隣接する第２のＩＣチップの双方の縁部が、前記配線基板と垂直方向に見ると互いに重なり合っている。この場合、ＩＣチップの実装密度を向上させ、モジュール半導体装置の集積度を高めることが出来る。なお、ＢＧＡ方式の接続を行う場合には、インタポーザ基板とはんだボールとの合計の厚みを、複数のＩＣチップの厚みよりも厚くすることによって、第１のＩＣチップと第２のＩＣチップの双方の縁部を、配線基板と垂直方向に見て、互いに重なり合わせることが出来る。
本発明では、前記インタポーザ基板は、前記第２のＩＣチップの端子と接続される表面側の端子と、該表面側の端子及び前記配線基板の端子と接続される裏面側の端子とを有し、前記表面側の端子と前記裏面側の端子とは、前記配線基板と垂直方向に見ると重なった位置に配設されてもよい。既存の配線基板の構成を変更することなく、配線基板とＩＣチップとの間にインタポーザ基板を介在させることが出来る。
或いは、上記に代えて、前記インタポーザ基板は、前記第２のＩＣチップの端子と接続される表面側の端子と、該表面側の端子及び前記配線基板の端子と接続される裏面側の端子とを有し、前記表面側の端子と前記裏面側の端子とは、前記配線基板と垂直方向に見ると異なった位置に配設されてもよい。第２のＩＣチップを、配線基板と平行方向に見て、配線基板の端子の位置からずらして配設でき、ＩＣチップの配置の自由度を高めることが出来る。或いは、配線基板とは異なる端子の配列を有する、様々な規格のＩＣチップを搭載できる。
本発明では、前記インタポーザ基板は、複数層の配線を有してもよい。インタポーザ基板内の配線長を所望の長さに選定可能である。また、複数層の配線をマイクロストリップラインとして構成できる。本発明では、前記インタポーザ基板は、フィルム状の絶縁層を有してもよい。インタポーザ基板のコストを低減できる。
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１（ａ）、（ｂ）は、本発明の一実施形態に係るモジュール半導体装置について、表面側及び裏面側から見た構成をそれぞれ示す平面図である。モジュール半導体装置１０は、配線基板１１と、ドライバチップ１２と、ドライバチップ１２にそれぞれ駆動される複数のメモリチップ１３−１〜６とを備える。
ドライバチップ１２は、配線基板１１の表面側の中央部に、各メモリチップ１３−１〜６は、配線基板１１の表面側及び裏面側に対称配置となるように搭載されている。本実施形態では、配線基板１１の裏面側の中央部に搭載されるメモリチップ１３−１，４は、インタポーザ基板１４を介して配線基板１１に搭載されている。ドライバチップ１２、及び、他のメモリチップ１３−２，３，５，６は何れも、配線基板１１上に直接に搭載されている。
同図中、ドライバチップの端子２１、及び、メモリチップの端子２２をそれぞれ示している。ドライバチップ１２及び各メモリチップ１３−１〜６は、例えば２００個及び６４個の端子２１，２２をそれぞれ備えている。ドライバチップの端子２１と各メモリチップの端子２２との間には、配線基板１１やインタポーザ基板１４を介して、コマンド信号配線、アドレス信号配線、データ信号入力配線（Ｄin）、及び、データ信号出力配線（Ｄout）の各信号配線が接続されている。
図２に、図１（ａ）のII−II線に沿った断面を示す。図１、２中の太線は、ドライバチップの一つの端子２１から、対応する各メモリチップの端子２２−１〜３に分岐して接続されるアドレス信号配線を示している。配線基板１１は、例えば４層の絶縁層を備え、配線基板１１の表面側、裏面側、及び、内部に合計５層の配線層２３を備える多層配線基板として構成される。１又は複数の絶縁層を貫通して、ビアホール２４が形成され、ビアホール２４内部の表面にはビア配線２５が形成されている。ビア配線２５は、配線基板１１の表面、裏面、又は、内部に配設された配線２３を相互に接続している。
図３に、図２のインタポーザ基板及びその近傍を拡大して示す。インタポーザ基板１４は、単層の絶縁層２８と、この絶縁層２８の表面及び裏面に形成された各１層の配線２３と、配線２３に接続された端子２６とを備える。絶縁層２８を貫通して、ビアホール２４が形成され、ビアホール２４の内部の表面にはビア配線２５が配設されている。ビア配線２５は、インタポーザ基板１４の表面及び裏面の配線２３を相互に接続している。
図２に戻り、ＩＣチップ１２，１３は、何れもＢＧＡ（Ball Grid Array）方式のＩＣパッケージとして構成される。また、図２、３より、ＩＣチップ１２，１３と配線基板１１又はインタポーザ基板１４との間は、ＩＣチップの端子２１，２２と、配線基板１１又はインタポーザ基板１４の端子２６とが、はんだボール２７を介して接続されている。また、配線基板１１とインタポーザ基板１４との間も、それぞれの基板の端子２６間が、はんだボール２７を介して接続されている。
配線基板１１及びインタポーザ基板１４では、配線２３、端子、及び、ビア配線２５が、例えば銅から形成され、各配線２３の間に配設される絶縁層は、例えばガラスエポキシ材料から形成される。端子の表面には、金めっきが施されている。配線基板１１及びインタポーザ基板１４の絶縁層を、相互に同じ材料で構成することによって、これらを同程度に熱膨張させ、接続の信頼性を高めることが出来る。
図４に、インタポーザ基板の表面の構成を模式的に示す。図３は、図４のIII−III線に沿った断面を示している。インタポーザ基板１４の裏面は、図４と面対称な形状を有している。インタポーザ基板１４の表面及び裏面の配線２３は、端子２６とビア配線２５とをそれぞれ直線的に接続している。インタポーザ基板１４の表面側の配線２３及び端子２６と、裏面側の配線２３及び端子２６とは、配線基板１１と垂直方向に見て、重なった位置に配設されている。
本実施形態では、端子２６とビア配線２５との間の配線２３の長さＬは例えば５ｍｍであり、インタポーザ基板１４内の配線の長さは約１０ｍｍに設定されている。絶縁層２８の厚みは、例えば０．３ｍｍである。図１〜４中では、１つのアドレス信号配線について説明したが、ドライバチップ１２の端子とメモリチップ１３−４〜６の端子とを接続する他のアドレス信号配線についても同様に構成され、インタポーザ基板１４内の配線の長さは約１０ｍｍに設定されている。上記長さＬを調節することによって、インタポーザ基板１４内の配線の長さを容易に調節できる。
図５は、ドライバチップの端子２１と、各メモリチップの端子２２−１〜３との間のアドレス信号配線の配線長を示している。ドライバチップの端子２１と、メモリチップの端子２２−１との間の配線長ｂは、これら端子２１，２２−１の間に、インタポーザ基板１４内の配線４３が介在することによって長くなり、ドライバチップの端子２１と、メモリチップの端子２２−２，３との間の配線長ａに等しくなっている。
図６（ａ）〜（ｃ）は、インタポーザ基板の各製造段階を順次に示す断面図である。これらの図は、ビアホールの近傍を示している。インタポーザ基板１４の製造に際しては、先ず、絶縁層２８を開孔してビアホール２４を形成する。次いで、めっき法を用いて、ビアホール２４内部を含めて絶縁層２８の全面に金属膜３１を形成する（図６（ａ））。引き続き、公知のフォトリソグラフィ技術を用いて、配線２３及び端子２６のパターンを有するマスク３２を形成する。マスク３２の形成に際して、ビアホール２４の内部を充填する（図６（ｂ））。更に、エッチングによって、マスク３２から露出する金属膜３１を除去することによって、配線２３、端子２６、及び、ビア配線２５を形成する（図６（ｃ））。
更に、マスク３２を除去することにより、図３に示したインタポーザ基板１４を製造できる。なお、予め絶縁層２８の表面及び裏面に銅などの金属膜が形成された絶縁層２８を用いることによって、インタポーザ基板１４の製造コストを低減できる。この場合、配線２３及び端子と、ビア配線２５とを個別に形成する。
本実施形態のモジュール半導体装置１０によれば、ドライバチップ１２に近接して配設されるメモリチップ１３−１，４が、配線基板１１上に搭載されたインタポーザ基板１４上に搭載され、インタポーザ基板１４内の配線を介して配線基板１１内の配線に接続されることによって、ドライバチップの端子と、対応する各メモリチップの端子との間の配線長を揃えることが出来る。これによって、伝達される信号の到着時間を揃えると共に、反射波の干渉を抑制し、回路の誤作動を抑制できる。
インタポーザ基板１４の表面の端子２６と裏面の端子２６とが、配線基板１１と垂直方向に見て重なった位置に配設されているため、既存の配線基板１１の構成を変更することなく、配線基板１１とメモリチップ１３−１，４との間にインタポーザ基板１４を介在させることが出来る。また、インタポーザ基板１４は、ビア配線２５が高い密度で配設されているモジュール半導体装置１０の中央部にのみ配設すればよいので、配線基板１１の更なる多層化に比して、コストを大幅に低減できる。
上記実施形態では、インタポーザ基板１４の表面及び裏面に配設された配線２３が、端子２６とビア配線２５との間を直線的に接続するものとしたが、迂回させても構わない。図７は、上記実施形態の第１変形例に係るモジュール半導体装置について、インタポーザ基板の表面の構成を示す平面図である。本変形例のモジュール半導体装置１５では、インタポーザ基板１４の表面及び裏面に配設された配線２３は、ビアホール２４の周囲を迂回するように形成されている。端子２６とビア配線２５との間で配線２３を迂回させることによって、インタポーザ基板１４内の配線の長さを容易に調節できる。
上記実施形態では、インタポーザ基板１４の配線２３の層数が２層であるものとしたが、３層以上としても構わない。配線２３の層数を増やすことによって、インタポーザ基板１４内の配線を長くすることが出来る。また、伝送配線とグランド配線とを交互に配設し、マイクロストリップラインとして構成してもよい。
図８は、上記実施形態の第２変形例に係るモジュール半導体装置について、インタポーザ基板及びその近傍の構成を示す断面図である。符号４５は、インタポーザ基板１４の表面を示している。モジュール半導体装置１６で、インタポーザ基板１４は、３層の絶縁層２８を備え、インタポーザ基板１４の表面側、裏面側、及び、内部に合計４層の配線層２３が形成されている。インタポーザ基板１４の表面及び裏面には、伝送配線を構成するアドレス信号配線の端子２６ａ、及び、グランド配線の端子２６ｂが配設されている。端子２６ａ，２６ｂのそれぞれの近傍には、インタポーザ基板１４を貫通するビアホール２４ａ，２４ｂが形成され、ビアホール２４ａ，２４ｂの内部にビア配線２５ａ，２５ｂが形成されている。
インタポーザ基板１４の表面及び裏面では、端子２６ａ，２６ｂとビア配線２５ａ，２５ｂとをそれぞれ接続して、配線２３ａ，２３ｂが形成されている。絶縁層２８の間に配設された２層の配線２３は、それぞれビア配線２５ｂに接続され、リファレンス層（プレーン層）２９を構成している。リファレンス層２９は、ビアホール２４ａの近傍を除いて、インタポーザ基板１４の全面に形成され、グランド配線に接続されている。
インタポーザ基板１４の表面の平面構造を図９に示す。図８は、図９のVIII−VIII線に沿った断面を示している。端子２６ａ及び端子２６ｂは、インタポーザ基板１４の対向する辺の縁部に沿って、対になって配設されている。配線２３ａはビアホール２４ａの周囲を迂回して、配線２３ｂは端子２６ｂとビアホール２４ｂとを直線的に接続するように形成されている。インタポーザ基板１４の裏面では、配線２３ａ，２３ｂはそれぞれ、端子２６ａ，２６ｂとビア配線２５ａ，２５ｂとを直線的に接続するように形成されている。
インタポーザ基板１４の表面及び裏面に配設された配線２３ａと、絶縁層２８を挟んで隣接するリファレンス層２９との間で、マイクロストリップラインが構成されている。これによって、インタポーザ基板１４内の配線のインピーダンスを低減し、一定値に揃えることができる。なお、リファレンス層２９は、グランド配線に限らず、Ｖｃｃ電源線に接続されてもよい。また、グランド配線の構成は一例であって、例えば２本のアドレス信号配線に対して１本のグランド配線が配設されても構わない。
なお、上記実施形態では、アドレス信号配線の配線長を調整するものとしたが、その他の信号配線、例えば、コマンド信号配線（制御信号線）、データ信号入力配線、及び、データ信号出力配線、及び、クロック信号配線等の各信号配線の配線長についても、同様に調整してもよい。これによって、各信号配線で伝達される信号の到着時間を揃えると共に、反射波の干渉を抑制し、回路の誤作動を抑制できる。また、異種の信号配線の間で信号伝達のタイミングが合うように、相互間の配線長を調整することも好ましい態様であり、回路の誤作動を抑制できる。
上記実施形態では、インタポーザ基板１４の表面の端子２６と裏面の端子２６とが、配線基板１１と垂直方向に見て重なった位置に配設されているものとしたが、異なった位置に配設されていても構わない。この場合、ＩＣチップを、配線基板１１と平行方向に見て、配線基板１１の端子の位置からずらして配設でき、ＩＣチップの配置の自由度を高めることが出来る。或いは、配線基板１１とは異なる端子の配列を有する、様々な規格のＩＣチップを搭載できる。
図１０は、上記実施形態の第３変形例に係るモジュール半導体装置の構成を示す断面図である。モジュール半導体装置１７では、インタポーザ基板１４と、インタポーザ基板１４の一方の表面に配設されるはんだボール２７との合計の厚みが、メモリチップ１３の厚みよりも大きい。また、符号４４に示す部分で、インタポーザ基板１４上に搭載されたメモリチップ１３−１，２の縁部と、隣接するメモリチップ１３−３，６の縁部とが、配線基板１１と垂直方向に見て、互いに重なり合っている。
本変形例のモジュール半導体装置１７では、インタポーザ基板１４と、インタポーザ基板１４の一方の表面に配設されるはんだボール２７との合計の厚みを、メモリチップ１３の厚みよりも大きくすることによって、メモリチップ１３−１，４の縁部と、メモリチップ１３−３，６の縁部とを重ねて配設することを可能にしている。そのような配置によって、モジュール半導体装置１７におけるメモリチップ１３の実装密度を向上できる。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係るモジュール半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したモジュール半導体装置も、本発明の範囲に含まれる。例えば、上記実施形態では、ＢＧＡ方式のＩＣチップの例を示したが、本発明はＢＧＡ方式のＩＣチップに限定されず、他の実装方式のＩＣチップにも適用できる。
図１（ａ）、（ｂ）は、本発明の一実施形態に係るモジュール半導体装置について、表面側及び裏面側から見た構成をそれぞれ示す平面図である。 図１のモジュール半導体装置について、II−II線に沿った断面を示す断面図である。 インタポーザ基板及びその近傍を拡大して示す断面図である。 インタポーザ基板の表面の構成を模式的に示す平面図である。 図１のモジュール半導体装置について、ドライバチップの端子と、各メモリチップの端子との間の配線長を示す図である。 図６（ａ）〜（ｃ）は、インタポーザ基板の各製造段階を順次に示す断面図である。 実施形態の第１変形例に係るモジュール半導体装置について、インタポーザ基板の表面の構成を示す平面図である。 実施形態の第２変形例に係るモジュール半導体装置について、インタポーザ基板及びその近傍の断面を示す断面図である。 図８のモジュール半導体装置について、インタポーザ基板の表面の構成を示す平面図である。 実施形態の第３変形例に係るモジュール半導体装置の構成を示す断面図である。 図１１（ａ）、（ｂ）は、従来のモジュール基板の一例について、表面側及び裏面側から見た構成をそれぞれ示す平面図である。 図１１のモジュール半導体装置について、XII−XII線に沿った断面を示す断面図である。
符号の説明
１０，１５〜１７：モジュール半導体装置
１１：配線基板
１２：ドライバチップ
１３：メモリチップ
１４：インタポーザ基板
２１：（ドライバチップの）端子
２２：（メモリチップの）端子
２３，２３ａ，２３ｂ：配線（配線層）
２４，２４ａ，２４ｂ：ビアホール
２５，２５ａ，２５ｂ：ビア配線
２６：端子
２７：はんだボール
２８：絶縁層
２９：リファレンス層
３１：金属膜
３２：マスク
４１：（モジュール半導体装置の）上端
４２：（モジュール半導体装置の）表面側
４３：インタポーザ基板内の配線
４４：（モジュール半導体装置の）部分
４５：（インタポーザ基板の）表面

Claims (10)

  1. 複数のＩＣチップを共通の配線基板上に搭載するモジュール半導体装置において、
    前記複数のＩＣチップに含まれる第１のＩＣチップが、前記配線基板上に直接に搭載されて、該配線基板内の配線に接続され、
    前記複数のＩＣチップのうち前記第１のＩＣチップ以外の第２のＩＣチップが、前記配線基板上に搭載されたインタポーザ基板上に搭載され、該インタポーザ基板を介して前記配線基板内の配線に接続されており、
    前記複数のＩＣチップが、複数の被駆動用ＩＣチップと該複数の被駆動用ＩＣチップを駆動する１つの駆動用ＩＣチップとを含み、
    前記駆動用ＩＣチップが前記第１のＩＣチップとして構成され、
    前記被駆動用ＩＣチップが、前記第１のＩＣチップ及び第２のＩＣチップとして構成され、
    前記第２のＩＣチップとして構成された被駆動用ＩＣチップは、前記第１のＩＣチップとして構成された被駆動用ＩＣチップよりも前記駆動用ＩＣチップに近い位置に配置されているモジュール半導体装置。
  2. 前記駆動用ＩＣチップの端子と前記被駆動用ＩＣチップの端子との間を接続するアドレス信号配線、データ信号配線、クロック信号配線、制御信号配線の少なくとも１つの配線長が、前記被駆動用ＩＣチップ間で、実質的に同じ長さである、請求項１に記載のモジュール半導体装置。
  3. 前記インタポーザ基板は、前記第２のＩＣチップの端子と接続される表面側の端子と、該表面側の端子及び前記配線基板の端子と接続される裏面側の端子とを有し、前記表面側の端子と前記裏面側の端子とは、前記配線基板と垂直方向に見ると重なった位置に配設される、請求項１又は２に記載のモジュール半導体装置。
  4. 前記インタポーザ基板は、前記第２のＩＣチップの端子と接続される表面側の端子と、該表面側の端子及び前記配線基板の端子と接続される裏面側の端子とを有し、前記表面側の端子と前記裏面側の端子とは、前記配線基板と垂直方向に見ると異なった位置に配設される、請求項１〜３の何れか一に記載のモジュール半導体装置。
  5. 前記インタポーザ基板は、複数層の配線層を有する、請求項３又は４に記載のモジュール半導体装置。
  6. 第１の領域を含む表面と、前記第１の領域を前記表面に垂直な方向に投影した第２の領域を含む裏面と、を有する配線基板と、
    前記配線基板の前記表面の前記第１の領域上に設けられた駆動用ＩＣチップと、
    前記配線基板の前記裏面の前記第２の領域上に設けられたインタポーザ基板と、
    前記インタポーザ基板上に設けられ、前記駆動用ＩＣチップによりデータ入出力を制御される第１の被駆動用ＩＣチップと、
    前記配線基板の前記表面の前記第１の領域上及び前記裏面の前記第２の領域上以外の前記表面又は前記裏面のいずれか一方の所定の領域上にインタポーザを介さずに設けられ、前記駆動用ＩＣチップによりデータ入出力を制御される第２の被駆動用ＩＣチップと、
    を備えるモジュール半導体装置。
  7. 前記配線基板の前記表面は、前記第１の領域から離れた位置に第３の領域を含むものであって、
    前記第２の被駆動用ＩＣチップは、前記第３の領域上に設けられる請求項６に記載のモジュール半導体装置。
  8. 前記配線基板の前記裏面は、前記第２の領域から離れた位置に第４の領域を含むものであって、
    前記第４の領域上に設けられ、前記駆動用ＩＣチップによりデータ入出力を制御される第３の被駆動用ＩＣチップと、を更に備える請求項７に記載のモジュール半導体装置。
  9. 前記第３の被駆動用ＩＣチップは、前記インタポーザ基板を介さずに、前記第４の領域上に設けられている請求項８に記載のモジュール半導体装置。
  10. 表面及び裏面の其々が中央部及び前記中央部を挟む第１及び第２の周辺部に分割して定義される配線基板と、
    前記配線基板の前記表面上の前記中央部に直接に搭載されて前記配線基板内の配線に接続される駆動用ＩＣチップと、
    前記配線基板の前記表面上の前記第１及び第２の周辺部、及び、前記配線基板の前記裏面上の前記第１及び第２の周辺部、に其々直接に搭載されて前記配線基板内の配線に接続される複数の第１の被駆動用ＩＣチップと、
    前記配線基板の前記裏面上の前記中央部に搭載されたインタポーザ基板上に搭載され、前記インタポーザ基板を介して前記配線基板内の配線に接続される第２の被駆動用ＩＣチップと、を備え、
    前記配線基板の前記表面上の前記第１及び第２の周辺部に搭載された前記複数の第１の被駆動用ＩＣチップの各々は、対応する前記配線基板の前記裏面上の前記第１及び第２の周辺部に搭載された前記複数の第１の被駆動用ＩＣチップの各々と前記配線基板を介して対称配置されるモジュール半導体装置。
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