JP2006294824A - 積層型半導体装置 - Google Patents

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Abstract

【課題】 ベース基板、半導体チップ、インターポーザ基板を備え、高速な信号伝送に適し、良好な耐ノイズ性能と配線効率を確保し得る積層型半導体装置を提供する。
【解決手段】 本発明の積層型半導体装置は、複数の接続端子を直線状に配列した端子列３１、３２が端部に形成され、複数の接続端子３１、３２及び外部端子１６が電気的に接続された配線パターンを有するベース基板１１と、ベース基板１１上に積層され、複数のパッドを直線状に配列したパッド列３３を有する半導体チップ１３と、パッド列３３のパッドと端子列３１、３２の接続端子との間を電気的に接続する互いに略平行かつ略等長に配置された複数の配線を含む配線層が形成されたインターポーザ基板１４とを備え、パッド列３３と端子列３１、３２が略平行となる位置関係で実装されている。
【選択図】 図１

Description

本発明は、複数の半導体チップを積層した構造を有する積層型半導体装置の技術分野に関する。
近年、機器の高機能化を実現するためにＤＲＡＭ等の半導体メモリに対する一層の大容量化が要求されている。半導体メモリを１つの半導体チップ上に構成することは、大容量になるほど微細加工が必要となり歩留まりが劣化する可能性が高くなる。そこで、複数の半導体チップをベース基板上に積層した構造を持つ積層型半導体装置が提案されている。例えば、複数のＤＲＡＭチップと、各々のＤＲＡＭチップのデータ入出力を制御するインターフェースチップをベース基板上に積層することで、１つのＤＲＡＭと同様に外部制御可能な小型かつ大容量の積層型メモリを実現することができる。
一般に、上述の積層構造を持つ積層型メモリを構成する場合、各々のＤＲＡＭチップとインターフェースチップを接続する中継回路としての役割を担うインターポーザ基板が必要となる。積層型メモリの小型化、高密度化のため、インターポーザ基板を薄く小さい構造とし、かつ配線効率を高める必要がある。また、インターポーザ基板の配置の自由度を高くして曲げを許容する構造とするため、インターポーザ基板の剛性を低化させる必要がある。
従来の積層型半導体装置の具体的な構成は、例えば、特許文献１に開示されている。特許文献１の構成例によれば、基板上に複数の半導体チップが積層されるとともに、フレキシブル基板を用いたインターポーザ基板が半導体基板の横方向に配置されている。このような構成によれば、インターポーザ基板は自在に曲げて配置可能となり、複数のＤＲＡＭチップとインターフェースチップとの間で信号伝送を行うための配線をインターポーザ基板上に構成することができる。
特開２００１−１１０９７８
上述したように多数の半導体チップを積層する場合、インターポーザ基板を経由して多数の信号を送受信するとともに、近年の半導体メモリの高速化に伴い高速な信号伝送が可能な配線構造が求められる。しかしながら、例えばフレキシブル基板等でインターポーザ基板を構成する場合、低い剛性の確保やコストの面から多層の配線基板を用いることができず、高速の信号伝送に適した配線構造を実現することは困難である。そのため、信号伝送の際にインピーダンスの不整合や伝送波形の歪みが生じて、半導体メモリの耐ノイズ性能の劣化につながることが問題となる。
また、多数の半導体チップに対応する多数のインターポーザ基板を設ける場合、半導体チップの周囲にインターポーザ基板を配置する十分なスペースが必要となる。そのため、インターポーザ基板による配線効率が低下し、ベース基板のサイズの制約から半導体チップのサイズを大きくできないことが問題となる。
そこで、本発明はこれらの問題を解決するためになされたものであり、多数の半導体チップを積層して多数のインターポーザ基板を設ける場合であっても、高速な信号伝送に適した配線構造を実現して耐ノイズ性能を向上させるとともに、配線効率及びスペースの利用効率を高めることが可能な積層型半導体装置を提供することを目的としている。
上記課題を解決するために、本発明の積層型半導体装置は、複数の接続端子を直線状に配列した端子列が端部に形成され、前記複数の接続端子及び外部端子が電気的に接続された配線パターンを有するベース基板と、前記ベース基板上に積層され、複数のパッドを直線状に配列したパッド列を有する一又は複数の半導体チップと、前記パッド列のパッドと前記端子列の接続端子との間を電気的に接続する互いに略平行かつ略等長に配置された複数の配線を含む配線層が形成された一又は複数のインターポーザ基板とを備え、前記パッド列と前記端子列が略平行となる位置関係で実装されていることを特徴とする。
このように構成された本発明によれば、インターポーザ基板は、ベース基板と半導体基板を接続する中継回路としての役割を担い、半導体チップのパッド列とベース基板の端部の端子列との間を、略平行かつ略等長の複数の配線により電気的に接続する。このとき、半導体チップのパッド列がベース基板の端子列と略平行に配置されるので、インターポーザ基板の配線構造は電気的に平衡な状態となって高速の信号伝送に適したものとなる。よって、信号伝送の際にインピーダンスの不整合や伝送波形の歪みを防止して良好な耐ノイズ性能を確保し、かつ配線効率とスペースの利用効率を高めることができる積層型半導体装置を実現することができる。
本発明の積層型半導体装置において、前記インターポーザ基板は、樹脂材料からなる基材と前記配線層が一対化されたフレキシブル基板を用いることができる。
これにより、良好な耐ノイズ性能を確保しつつ、インターポーザ基板の剛性を低くして自在に曲げて配置するなど構造上の自由度を確保することができる。
また、本発明の積層型半導体装置において、前記半導体チップは矩形の外形を有し、前記パッド列は前記半導体チップの略中央の位置に前記矩形の長辺方向と平行に配置してもよい。
これにより、特にセンターパッド構造の半導体チップを用いる場合、良好な耐ノイズ性能を確保しつつ、スペースの利用効率を高めることができる。
また、本発明の積層型半導体装置において、前記インターポーザ基板は、前記パッド列の位置から前記半導体チップの一方の長辺の側のみに延伸してもよい。
また、本発明の積層型半導体装置において、前記複数の配線には、前記半導体チップの回路に接続される信号配線、電源配線、グランド配線が含まれる。
また、本発明の積層型半導体装置において、前記インターポーザ基板には、前記信号配線がコプレーナ構造の伝送線路として構成されている。
また、本発明の積層型半導体装置において、隣接する前記電源配線と前記グランド配線からなる配線対と前記信号配線とが隣接するように前記複数の配線が配列することができる。
以上のように、インターポーザ基板上に構成される複数の配線を的確に配列することにより、高速な信号伝送の際、電気的に平衡な状態を保持可能な有効な配線構造を実現し、さらなる耐ノイズ性能の向上を図ることができる。
また、本発明の積層型半導体装置において、複数の前記半導体チップと、当該複数の半導体チップの全部又は一部に対応付けられた複数の前記インターポーザ基板を備え、前記ベース基板には、前記複数のインターポーザ基板にそれぞれ対応付けられた複数の前記端子列が形成され、前記複数のインターポーザ基板は、前記対応する半導体チップが積層方向で前記ベース基板に近いほど、前記対応する端子列が前記ベース基板の面方向で内側に近くなる位置関係で実装することができる。
また、本発明の積層型半導体装置において、前記半導体チップはフェースアップ構造で積層され、前記インターポーザ基板は前記配線層が前記半導体チップの表面に対向するように配置してもよい。
これにより、インターポーザ基板を実装するとき、実装工程を複雑化することなく高い信頼性を確保することができる。
また、本発明の積層型半導体装置において、前記ベース基板上には、センターパッド構造の前記パッド列を有する複数のＤＲＡＭチップが積層されるとともに、前記ベース基板と前記複数のＤＲＡＭチップの間に、前記ＤＲＡＭチップのデータ入出力を制御するインターフェースチップが積層される構成としてもよい。
また、本発明の積層型半導体装置において、前記インターフェースチップと前記複数のＤＲＡＭとの間は、バス型の接続形態により相互接続してもよい。
以上のように、高速な信号伝送特性と大容量化が強く要求されるＤＲＡＭに適した積層構造を実現することができる。
本発明によれば、ベース基板上に半導体チップを積層し、半導体チップのパッド列とベース基板の端子列の間を、略平行かつ略平行な複数の配線を設けたインターポーザ基板により中継し、パッド列と端子列を略平行に配置して積層型半導体装置を構成したので、高速な信号伝送に適した配線構造を実現することができる。これにより、半導体メモリ装置の耐ノイズ性能が向上するとともに、配線効率及びスペースの利用効率を高めることが可能となる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、本発明を適用した積層型半導体装置の例として、複数のＤＲＡＭチップを積層して積層型メモリを構成する場合の実施形態を説明する。ここでは、本実施形態の積層型メモリに関し、ＤＲＡＭチップの積層数が異なる２つの実施例を説明する。まず、第１の実施例として、２つのＤＲＡＭチップを積層して構成した積層型メモリの基本的な構造を説明する。第１の実施例の積層型メモリの構造を説明する図として、図１に分解斜視図を示すとともに、図２に断面構造図を示す。
図１及び図２に示すように、第１の実施例の積層型メモリは、ベース基板１１上に３つの半導体チップを積層した構造を有する積層型メモリである。積層される半導体チップとしては、下層側から順に、入出力信号を制御するインターフェースチップ１２と、所定の記憶容量を有する２つのＤＲＡＭチップ１３が積層されている。また、ＤＲＡＭチップ１３とベース基板１１との電気的接続を中継する２つのインターポーザ基板１４が設けられている。ここで、２つのＤＲＡＭチップ１３には、下層のＤＲＡＭチップ１３Ａと上層のＤＲＡＭチップ１３Ｂが含まれ、２つのインターポーザ基板１４には、下層のＤＲＡＭチップ１３Ａに接続されるインターポーザ基板１４Ａと上層のＤＲＡＭチップ１３Ｂに接続されるインターポーザ基板１４Ｂが含まれる。
ベース基板１１の下面には、外部との接続に用いる外部端子としての多数の半田ボール１５が接合されている。ベース基板１１は多層の配線板であり、インターフェースチップ１２、インターポーザ基板１４、半田ボール１５にそれぞれ接続される配線パターン１１ａが形成されている。ベース基板１１の上面には、インターフェースチップ１２が表面を下側にした状態（フェースダウン）で搭載されている。ベース基板１１とインターフェースチップ１２との接合には、フリップチップ接続技術が用いられる。すなわち、インターフェースチップ１２の下面のパッドに対応する位置に、図示しない半田バンプが形成され、ベース基板１１の電極を経て配線パターン１１ａに接続されている。なお、ベース基板１１は例えばガラスエポキシ樹脂から形成され、インターフェースチップ１２はシリコンから形成されるので、両者の熱膨張率の違いによる応力を吸収するためにベース基板１１とインターフェースチップ１２の間には図示しないレジンが充填されている。
下層のＤＲＡＭチップ１３Ａは、インターフェースチップ１２の上部に接着層２１を介して、表面を上側にした状態（フェースアップ構造）で積層されている。ＤＲＡＭチップ１３Ａの上部には、充填材２２を介してインターポーザ基板１４Ａが載置されている。また、上層のＤＲＡＭチップ１３Ｂは、インターポーザ基板１４Ａの上部に接着層２１を介して、下層のＤＲＡＭチップ１３Ａと同様にフェースアップ構造で積層されている。ＤＲＡＭチップ１３Ｂの上部には、充填材２２を介してインターポーザ基板１４Ｂが載置されている。
２つのＤＲＡＭチップ１３はともに長方形の外形形状を持ち、チップ内の電極に接続される複数のパッドからなるパッド列３３が形成されている。このパッド列３３は、ＤＲＡＭチップ１３に一般的に採用されるセンターパッド構造に基づき、チップ中央部にてＤＲＡＭチップ１３の長辺方向に沿って配列されている。
インターポーザ基板１４としては、ポリイミド等の樹脂材料から形成される基材Ｌ１と配線層Ｌ２が一対化されたフレキシブル基板が用いられ、配線層Ｌ２が下側を向いた状態でＤＲＡＭチップ１３に載置されている。インターポーザ基板１４の配線層Ｌ２と、ＤＲＡＭチップ１３のパッド列３３とを電気的に接続するために、例えばＣＯＦ接続が用いられる。このＣＯＦ接続は、ＤＲＡＭチップ１３のパッド列３３にバンプを設け、超音波等によってインターポーザ基板１４の表面に設けた端子列との接合を行うものである。なお、インターポーザ基板１４の具体的な役割と配線構造について詳しくは後述する。
インターポーザ基板１４は、ＤＲＡＭチップ１３よりサイズが大きい矩形の形状を有し、ＤＲＡＭチップ１３の全体を覆うとともに、ＤＲＡＭチップ１３の端部から延伸され、下方に折り曲げられてベース基板１１に接合されている。ベース基板１１の上面の端部には、下側のインターポーザ基板１４Ａの配線層Ｌ２を電気的に接続するために端子列３１と、上側のインターポーザ基板１４Ｂの配線層Ｌ２を電気的に接続するための端子列３２が形成されている。かかる構成により、ＤＲＡＭチップ１３は、パッド列３４からインターポーザ基板１４を経由し、さらに端子列３１、３２、配線パターン１１ａを経てインターフェースチップ１２に至るまでの接続が可能となる。
なお、ベース基板１１上にインターフェースチップ１２と２つのＤＲＡＭチップ１３が積層され、かつ２つのインターポーザ基板１４が設けられた状態で積層型メモリの全体にレジンからなる樹脂材料を充填することにより、外部環境から積層型メモリを保護している。
ここで、インターポーザ基板１４及びベース基板１１の端子及び配線の構造について図３を用いて詳細に説明する。図３（ａ）は、インターポーザ基板１４の平面形状と端子配列を示している。なお、下側のインターポーザ基板１４Ａと上側のインターポーザ基板１４Ｂは、いずれも図３の平面形状と端子配列を有している。インターポーザ基板１４のうち、積層方向（図１のＺ方向）においてＤＲＡＭチップ１３が重なる領域Ｒ１が示され、その中央に複数の接続端子が所定のピッチで直線状に配列された端子列３４が形成されている。端子列３４は、ＤＲＡＭチップ１３の長辺方向（図１のＸ方向）に平行に配置され、各々の端子の位置が、ＤＲＡＭチップ１３のパッド列３３に含まれる各々のパッドの位置に一致するように形成されている。
また、インターポーザ基板１４の端部には、端子列３４と同様、複数の接続端子からなる端子列３５が形成されている。これら２つの端子列３４、３５の間には、互いに対応する接続端子同士が、所定の長さかつ所定ピッチで平行配置された複数の配線によって接続されている。端子列３４から端子列３５に向かう複数の配線は、領域Ｒ１の境界付近で折り曲げられ、図２に示すようにベース基板１１の端子列３１に至る傾斜部を有する状態で配置される。なお、インターポーザ基板１４についても、同様の形状と配置で２つの端子列が形成されている。
一方、図３（ｂ）は、ベース基板１１の上面の平面形状と端子配列を示している。ベース基板１１のうち、積層方向（図１のＺ方向）においてＤＲＡＭチップ１３が重なる領域Ｒ２が示されている。ベース基板１１の端部に形成される上述の２つの端子列３１、３２は、ベース基板１１の中心から見て内側に端子列３１が配置され、外側に端子列３２が配置される。かかる配置は、図２に示すように、下側のインターポーザ基板１４Ａと上側のインターポーザ基板１４Ｂのそれぞれの傾斜部の位置関係を考慮したものである。また、ベース基板１１の中央寄りの位置には、インターフェースチップ１２の下面に接続される複数の接続端子が配列された端子列３６が形成されている。
ベース基板１１に形成された３つの端子列３１、３２、３６は、互いに対応する接続端子同士が配線パターン１１ａの一部として形成された複数の配線によって１対１で接続される。これらの複数の配線は、インターポーザ基板１４における複数の配線と同ピッチかつ同方向に配置されている。第１の実施例においては、２つのＤＲＡＭチップ１３のパッド列３３と、２つのインターポーザ基板１４の端子列３４、３５と、ベース基板１１の端子列３１、３２、３６は、いずれもＤＲＡＭチップ１３の長辺方向に一致する方向で互いに平行となる位置関係にある。一方、各々のパッドあるいは接続端子をそれぞれ互いに接続する配線同士は互いに平行かつ等長で、いずれもＤＲＡＭチップ１３の長辺方向に垂直となる方向に延伸される位置関係にある。
次に図４は、第１の実施例の積層型メモリについての概略の接続構成図である。図４においては、インターフェースチップ１２と各々のＤＲＡＭチップ１３の間でバス型の接続形態を採用している。インターフェースチップ１２は、ベース基板１１の半田ボール１５及び配線パターン１１ａを経由して外部と接続される。また、インターフェースチップ１２は、ベース基板１１の配線パターン１１ａから２方向に分岐し、２つのインターポーザ基板１４を経由して２つのＤＲＡＭチップ１３と接続される。
インターフェースチップ１２の内部では、外部から入力された信号に基づきＤＲＡＭチップ１３に対する制御信号を生成する。また、インターフェースチップ１２は、外部からの書き込みデータをＤＲＡＭチップ１３に供給するとともに、ＤＲＡＭチップ１３からの読み出しデータを外部に出力する。この場合、２つのＤＲＡＭチップ１３には、図示しないチップセレクト端子が設けられ、インターフェースチップ１２に対する各種信号の振り分けを可能としている。
次に、第２の実施例として、４つのＤＲＡＭを積層して構成した積層型メモリの基本的な構造を説明する。図５は、第２の実施例の断面構造図であり、第１の実施例の図２に対応している。図５に示す第２の実施例の積層型メモリは、ベース基板１１上にインターフェースチップ１２と４つのＤＲＡＭチップ１３が積層され、４つのインターポーザ基板１４が設けられている。４つのＤＲＡＭチップ１３には、第１層目のＤＲＡＭチップ１３Ｃ、第２層目のＤＲＡＭチップ１３Ｄ、第３層目のＤＲＡＭチップ１３Ｅ、第４層目のＤＲＡＭチップ１３Ｆが含まれる。また、４つのＤＲＡＭチップ１３に対して下層側から順に、第１のインターポーザ基板１４Ｃ、第２のインターポーザ基板１４Ｄ、第３のインターポーザ基板１４Ｅ、第４のインターポーザ基板１４Ｆがそれぞれ接続されている。
ここで、第２の実施例のベース基板１１の端子配列を図６に示している。図６の端子配列において、第１の実施例の図３（ｂ）との相違は、ベース基板１１の端部に４つの端子列４１〜４４が平行配置されている点である。ベース基板１１の中心から見て内側から外側に、第１のインターポーザ基板１４Ｃに対応する端子列４１、第２のインターポーザ基板１４Ｄに対応する端子列４２、第３のインターポーザ基板１４Ｅに対応する端子列４３、第４のインターポーザ基板４４に対応する端子列４４の順に形成されている。このように、ベース基板１１上でインターポーザ基板１４がベース基板１１に近いほど（下側に配置されるほど）、対応する端子列４１〜４４はベース基板１１の内側に近くなる位置関係にある。
次に図７は、第２の実施例の積層型メモリについての概略の接続構成図である。図７においても、第１の実施例の図４と同様、バス型の接続形態を採用している。この場合、インターフェースチップ１２とＤＲＡＭチップ１３の基本的な動作及び信号の送受信は、図４と共通する。一方、インターフェースチップ１２は、ベース基板１１の配線パターン１１ａから４方向に分岐し、４つのインターポーザ基板１４を経由して４つのＤＲＡＭチップ１３と接続される。そして、４つのＤＲＡＭチップ１３の図示しないチップセレクト端子を用いて、インターフェースチップ１２に対する各種信号の振り分けを可能としている。
このように、第１の実施例と第２の実施例において、ＤＲＡＭチップ１３が２層に積層された場合と４層に積層された場合の積層型メモリを示したが、本実施形態では製造可能な範囲内でさらに多数のＤＲＡＭチップ１３を積層し、対応する多数のインターポーザ基板１４を配置して積層型メモリを構成することができる。
本実施形態においては、インターポーザ基板１４の配置、及びインターポーザ基板１４を経由する配線構造を最適化したことにより、ＤＲＡＭチップ１３の積層構造及び上記バス型の接続形態に適合する実装形態を実現している。まず、インターポーザ基板１４の配置に着目すると、本実施形態の構成においてはＤＲＡＭチップ１３の矩形の一方の長辺側にのみ、各々のインターポーザ基板１４が延伸して傾斜部が配置される点が特徴となっている。
ここで本実施形態に対する比較例を示しながら、本実施形態の配線構造の特徴を説明する。まず、図８の第１の比較例においては、ベース基板５１、インターフェースチップ５２、２つのＤＲＡＭチップ５３（５３Ａ、５３Ｂ）、２つのインターポーザ基板５４（５４Ａ、５４Ｂ）、半田ボール５５、接着層６１、充填材６２を含む構成であり、図２の場合と基本的な構成は共通する。一方、図８においては、２つのインターポーザ基板５４が、ＤＲＡＭチップ５３の矩形の対向する２つの長辺側に延伸されている点で図２の構成と異なっている。つまり、図８の場合は、ベース基板１１の上面における両側の端部に、２つのインターポーザ基板５４の傾斜部がそれぞれ配置されている。
また、図９の第２の比較例においては、第１の比較例と比べると、各々のインターポーザ基板５４は、ＤＲＡＭチップ５３の矩形の一方の長辺側のみに延伸されるが、下側のインターポーザ基板５４Ａと上側のインターポーザ基板５４Ｂが、互いに逆方向に延伸される点で相違がある。よって、図９の場合は、ベース基板１１の上面における両側の端部に、いずれかのインターポーザ基板５４の傾斜部がそれぞれ配置されることになる。
上記の第１、第２の比較例の構成を図２と比較すると明らかなように、ベース基板５１の両側にインターポーザ基板５４の延伸された傾斜部を配置できるだけの面積を確保するためには、インターフェースチップ５２及びＤＲＡＭチップ５３のチップサイズは、ベース基板５１のサイズに対して十分に小さくする必要がある。つまり、図８及び図９の構成では、図２のベース基板１１と同サイズのベース基板５１を用いる場合はＤＲＡＭチップ５３のサイズを縮小せざるを得ず、図２のＤＲＡＭチップ１３と同サイズのＤＲＡＭチップ５３を用いる場合はベース基板５１のサイズを拡大せざるを得ず、いずれにしてもスペース効率の面で不利な構成となる。これに対し本実施形態は、ＤＲＡＭチップ１３を含む積層型メモリのサイズを最適化する上で有利な構成を実現している。
次に、本実施形態における配線構造に着目し、信号伝送における本実施形態の有用性について説明する。図３により既に説明したように、インターポーザ基板１４とベース基板１１における配線パターンは、いずれも平行配置された複数の配線が用いられている。このような配線構造の効果を図１０により説明する。図１０（ａ）は、本実施形態のインターポーザ基板１４を経由してベース基板１１に至る平行配置された複数の配線を表した図であり、図１０（ｂ）は、比較のために途中に曲げ部がある場合の複数の配線を表した図である。
本実施形態の構成では、図１０（ａ）に示すように複数の配線が平行かつ等長の関係を満たしている。これらの複数の配線は、電源配線、グランド配線、信号配線が含まれる。一方、図１０（ｂ）の配線構造は、例えばＤＲＡＭチップ１３のパッド列３３と、ベース基板１１の接続端子３１、３２を互いに直交した配置にするときに採用されるものである。図１０（ｂ）の場合、複数の配線の途中に曲げ部があり、互いに平行かつ等長の関係が満たされなくなる。一般に、インターフェースチップ１２とＤＲＡＭチップ１３の間では高速な信号伝送が行われるので、平行かつ等長の関係が満たされないと電気的に非平衡の線路構造となり、配線のインダクタンス成分が増加して伝送波形の歪みの要因となる。図１０（ａ）の配線構造は、このような伝送波形の歪みを抑制可能であり、図１０（ｂ）に比べて高速な信号伝送に適した配線構造を実現している。なお、図３に示す領域Ｒ１の境界付近では、インターポーザ基板１４が下方に曲げられるが、このときの曲げ部の位置は複数の配線の延伸方向に対して直交するので、平行かつ等長の配線構造は崩れず、図１０（ｂ）の問題は生じない。
次に、ベース基板１１の配線パターン１１ａに着目して、本実施系形態の配線構造の効果を図１１により説明する。図１１（ａ）は、図３（ｂ）に示した端子配列を持つベース基板１１とインターフェースチップ１２を含む配線構造を模式的に示している。図１１（ａ）の配線構造は、インターポーザ基板１４に接続される端子列３１、３２と、インターフェースチップ１２に接続される端子列３６の間は、平行かつ等長の複数の配線により接続される。この場合、配線同士の干渉やインピーダンスの不整合を防止できるとともに、複数の配線を形成するための配線エリアが小さくて済む。
これに対し、図１１（ｂ）〜（ｄ）には、図１１（ａ）の配線構造が満たされない場合の例を示している。図１１（ｂ）、（ｃ）の配線構造は、インタポーザ基板１４が、例えば第２の比較例（図９）に示す配置となる場合に対応し、端子列３１と端子列３２が互いにベース基板１１の反対に端部に配置される。なお、図１１（ｂ）の例では、インターフェースチップ１２が複数の配線上からずれた位置に配置されている。また、図１１（ｄ）の配線構造は、インタポーザ基板１４が、例えば第１の比較例（図８）に示す配置となる場合に対応し、ベース基板１１には、一方側の端部の２つの端子列と他方側の端部の２つの端子列がそれぞれ配置される。
図１１（ｂ）〜（ｄ）の配線構造は、図１１（ａ）とは異なり、複数の配線の途中で分岐部を有し、インターフェースチップ１２の端子列３６への接続が行われる。インターフェースチップ１２から見て両側に複数の配線が延伸され、等長配線が確保されず、電気的に非平衡の状態となる。この場合、複数の配線同士が干渉したり、分岐部におけるインピーダンス不整合による伝送波形の歪みを生じるなど、高速伝送には適していない。また、配線同士の干渉回避のために配線間隔や配線長を確保するのでは、配線エリアの増大を招くことになる。
次に、インターポーザ基板１４における複数の配線の配置パターンについて図１２及び図１３を用いて説明する。既に述べたようＤＲＡＭチップ１３とインターフェースチップ１２の間を接続する複数の配線には、電源配線、グランド配線、信号配線に大別されるが、本実施形態は電源配線、グランド配線、信号配線のそれぞれの配列順を規定することにより、高速信号の伝送に適した積層型メモリを実現している。なお、電源配線としては、例えばＤＲＡＭチップ１３の電源電圧Ｖｄｄの供給線が含まれ、グランド配線としては、例えばＤＲＡＭチップ１３の基準電位Ｖｓｓの供給線が含まれ、信号配線としては、例えばＤＲＡＭチップ１３におけるアドレスやデータを伝送する配線が含まれる。
図１２は、本実施形態のＤＲＡＭチップ１３のパッド列３３とその周辺において、複数の配線の最適化された配置パターンを示した図である。また、図１３は、図１２との比較のために本実施形態の最適化を行わない配置パターンの一例を示した図である。図１２及び図１３では、パッド列３３に含まれる各々のパッドに番号を付してＰ１〜Ｐ１２と表記するとともに、複数の配線のうちの電源配線をＶ、グランド配線をＧ、信号配線をＳとそれぞれ表記する。
本実施形態で採用する配置パターンは、図１２に示すように、電源配線Ｖとグランド配線Ｇからなる配線ペアの両側に信号配線Ｓを配置し、かかる配置を繰り返すパターンである。つまり、ＳＶＧＳの順に並ぶ配列パターンであり、図１２のパッド列のうちパッドＰ１〜Ｐ４、Ｐ５〜Ｐ８、Ｐ９〜１２はいずれもＳＶＧＳの配置を有し、それを繰り返す配置パターンとなっている。このような配置パターンをとることにより、信号配線Ｓを流れる電流に対するリターン電流は、電源配線Ｖとグランド配線Ｇで逆方向に流れる（図中、矢印で示す）。よって、電源・グランドの配線間のインピーダンスを下げることができ、信号伝送時に問題となる同時スイッチングノイズやＥＭＩノイズを低減させることができる。
これに対し、図１３に示す配置パターンは、電源配線Ｖ同士、グランド配線Ｇ同士、信号配線Ｓ同士がそれぞれ隣接する配置となっている。このように配置は、隣接する配線が電源用パッドやグランド用パッドを共用できるため効率よく構成できるが、隣接する２本の配線に同相の電流が流れることになる（図中、矢印で示す）。よって、配線のインピーダンス（主にインダクタンス成分）が高くなり、上述の同時スイッチングノイズやＥＭＩノイズの増加につながる。このように、本実施形態で採用する配置パターンは、図１３に示すような一般的な配置パターンと比べて、耐ノイズ性能の向上を図る上で有用である。
ここで、図１２に示した配置パターンで平行配置された複数の配線は、コプレーナ構造の伝送線路として考えることができる。図１４は、コプレーナ構造の伝送線路の例を示している。例えば、隣接する信号配線Ｓとグランド配線Ｇを一体の伝送線路としたとき、図１４に示すような電気的結合によって伝送線路の特性インピーダンスを一定にすることができる。よって、伝送線路上における反射やクロストークを低減することができ、高速の信号伝送に適した配線構造を実現可能となる。
また、本実施形態において、図４又は図７に示したバス型の接続形態を採用したことにより、ＤＲＡＭチップ１３に対する高速伝送に適合した構成を実現している。以下、第１の実施例の場合を説明すると、インターフェースチップ１２からＤＲＡＭチップ１３に至る接続経路は個別の接続ではなく、端子列３１、３２までの配線が共用されている。よって、インターフェースチップ１２の出力側の各端子は、２つのＤＲＡＭチップ１３の入力側の各端子に接続される状態にあり、個別の接続に比べて容量が約２倍に増加する。一般的にＤＲＡＭチップ１３は高いドライバビリティーを持つように構成されているが、バス型の接続形態によって容量を増加させると、高速伝送時に高いドライバビリティーに起因して生じやすい信号波形のリンギング等を抑制することができる。
図１５は、本実施形態におけるバス型の接続形態の効果を確認するため、シミュレーションによる動作波形の解析結果を示す図である。図１５におけるシミュレーションでは、ＤＲＡＭチップ１３への接続経路をＲＣモデルで置き換え、所定のパルスを入力したときの信号波形を示している。図１５（ａ）は、比較のための個別接続のＲＣモデル（１対１）に対応する信号波形であり、高いドライバビリティーによってアイパターンに乱れが生じている。一方、図１５（ｂ）は本実施形態の２つのＤＲＡＭチップ１３のＲＣモデルに対応する信号波形であり、図１５（ａ）に比べてアイパターンの乱れが減少している。図１５（ｂ）では、図１５（ａ）に比べて入力側の容量が増加する分、時定数が減少し、波形の急峻な変化が抑制される結果、安定な信号波形が得られるものである。
次に、本実施形態の積層型メモリの実装条件について補足的に説明する。図２に示されるように、ＤＲＡＭチップ１３がフェースアップ構造で積層されることは既に説明したが、この理由を説明する。図１６は、２つのＤＲＡＭチップ１３をフェースダウン構造で積層して半導体装置を構成すると想定した場合、ベース基板１１の一方の端部の周辺部の状態を示している。図１６に示す構造を図２と比較すると、２つのＤＲＡＭチップ１３がフェースダウン構造となっているので、下側のインターポーザ基板１４ＡはＤＲＡＭチップ１３Ａの下方に配置され、上側のインターポーザ基板１４ＢはＤＲＡＭチップ１３Ｂの下方に配置される。すなわち、図２とはＤＲＡＭチップ１３とインターポーザ基板１４の位置関係が逆になるので、２つのインターポーザ基板１４はともに基材Ｌ１が下側を向き配線層Ｌ２が上側を向いた状態で実装される。
この状態で、インターポーザ基板１４の端子列３５（図３（ａ））とベース基板の端子列３１、３２を接続するには、インターポーザ基板１４を２層にして端子列３５の周辺で両側に配線層Ｌ２を形成するか、あるいはインターポーザ基板１４を端子列３５の付近で折り返して端子列３５と端子列３１、３２の接合面を一致させる方法をとる必要がある。しかし、いずれの方法をとっても、実装工程が複雑化するとともに、インターポーザ基板１４が厚くなって剛性が高くなったり、インターポーザ基板１４の曲げ等による応力がかかるなど、信頼性の低下とコスト増加を招くことになる。
これに対し、本実施形態では図２に示すようにＤＲＡＭチップ１３のフェースアップ構造を採用しているので、インターポーザ基板１４の配線層Ｌ２の端子列３１の付近で、ベース基板１１の端部の端子列３５と互いの接合面が自然に合致した状態になる。よって、本実施形態のインターポーザ基板１４は、配線層Ｌ２の１層のみを設ければよく、かつ厚みを薄くして剛性を低くすることができる。また、ＤＲＡＭチップ１３をフェースアップ構造にすることで、特に最上部に積層されたＤＲＡＭチップ１３の放熱特性を向上させることができる。
次に、本実施形態の積層型メモリを用いたメモリモジュールについて図１７及び図１８を用いて説明する。図１７は、メモリコントローラＭＣと複数の積層型メモリＭ０〜Ｍ３から構成されるメモリモジュールのブロック図を示している。図１７では、例えば積層型メモリＭ２が図５の第２の実施例に従って構成され、インターフェースチップ１２と４つのＤＲＡＭチップ１３を含んでいる。他の積層型メモリＭ０、Ｍ１、Ｍ３については、積層型メモリＭ２と同様の構造であってもよいし、互いに異なる構造としてもよい。メモリコントローラＭＣは、バスを介して積層型メモリＭ０〜Ｍ３の動作を制御し、全体が大容量の１つのメモリとして機能する。図１８は、図１７の構成を備えるメモリモジュールの外観の一例であり、図１８（ａ）に平面図を示し、図１８（ｂ）に側面図を示している。このように、多数の外部端子を備えた薄型のメモリモジュールを構成して、基板のソケット等に自在に取り付けることができる。
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態の積層型半導体装置は、複数のＤＲＡＭチップ１３とインターフェースチップ１２が積層されるが、これらに限らず多様な用途の半導体チップが積層された積層型半導体装置に対して本発明を適用することができる。また、インターポーザ基板１４についても、本実施形態の構造や材質に限られることなく本発明を適用することができる。
第１の実施例の積層型メモリの分解斜視図である。 第１の実施例の積層型メモリの断面構造図である。 第１の実施例の積層型メモリにおいて、インターポーザ基板及びベース基板の平面形状及び端子配列を示す図である。 第１の実施例の積層型メモリについての概略の接続構成図である。 第２の実施例の積層型メモリの断面構造図である。 第２の実施例の積層型メモリについてベース基板の端子配列を示す図である。 第２の実施例の積層型メモリについての概略の接続構成図である。 第１の比較例の断面構造図である。 第２の比較例の断面構造図である。 本実施形態の配線構造の効果を説明する図であり、複数の配線の途中に曲げ部がある状態を表す図である。 本実施形態の配線構造の効果を説明する図であり、複数の配線の途中に分岐部がある状態を表す図である。 ＤＲＡＭチップのパッド列とその周辺において、複数の配線の最適化された配置パターンを示した図である。 図１２との比較のために本実施形態の最適化を行わない配置パターンの一例を示した図である。 コプレーナ構造の伝送線路の例を示す図である。 本実施形態におけるバス型の接続形態の効果を確認するためのシミュレーションによる動作波形の解析結果を示す図である。 本実施形態の積層型メモリの実装条件としてＤＲＡＭチップをフェースアップ構造で積層する理由を説明する図である。 本実施形態の積層型メモリを用いたメモリモジュールのブロック図である。 本実施形態の積層型メモリを用いたメモリモジュールの外観図である。
符号の説明
１１…ベース基板
１１ａ…配線パターン
１２…インターフェースチップ
１３…ＤＲＡＭチップ
１４…インターポーザ基板
１５…半田ボール
２１…接着層
２２…充填材
３１、３２、３６…端子列（ベース基板）
３３…パッド列（ＤＲＡＭチップ)
３４、３５…端子列（インターポーザ基板）

Claims (11)

  1. 複数の接続端子を直線状に配列した端子列が端部に形成され、前記複数の接続端子及び外部端子が電気的に接続された配線パターンを有するベース基板と、
    前記ベース基板上に積層され、複数のパッドを直線状に配列したパッド列を有する一又は複数の半導体チップと、
    前記パッド列のパッドと前記端子列の接続端子との間を電気的に接続する互いに略平行かつ略等長に配置された複数の配線を含む配線層が形成された一又は複数のインターポーザ基板と、を備え、
    前記パッド列と前記端子列が略平行となる位置関係で実装されていることを特徴とする積層型半導体装置。
  2. 前記インターポーザ基板は、樹脂材料からなる基材と前記配線層が一対化されたフレキシブル基板であることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記半導体チップは矩形の外形を有し、前記パッド列は前記半導体チップの略中央の位置に前記矩形の長辺方向と平行に配置されていることを特徴とする請求項１又は２に記載の積層型半導体装置。
  4. 前記インターポーザ基板は、前記パッド列の位置から前記半導体チップの一方の長辺の側のみに延伸されることを特徴とする請求項３に記載の積層型半導体装置。
  5. 前記複数の配線には、前記半導体チップの回路に接続される信号配線、電源配線、グランド配線が含まれることを特徴とする請求項１から４のいずれかに記載の積層型半導体装置。
  6. 前記インターポーザ基板には、前記信号配線がコプレーナ構造の伝送線路として構成されていることを特徴とする請求項５に記載の積層型半導体装置
  7. 隣接する前記電源配線と前記グランド配線からなる配線対と前記信号配線とが隣接するように前記複数の配線が配列されていることを特徴とする請求項６に記載の積層型半導体装置。
  8. 複数の前記半導体チップと、当該複数の半導体チップの全部又は一部に対応付けられた複数の前記インターポーザ基板を備え、
    前記ベース基板には、前記複数のインターポーザ基板にそれぞれ対応付けられた複数の前記端子列が形成され、
    前記複数のインターポーザ基板は、前記対応する半導体チップが積層方向で前記ベース基板に近いほど、前記対応する端子列が前記ベース基板の面方向で内側に近くなる位置関係で実装されていることを特徴とする請求項１から７のいずれかに記載の積層型半導体装置。
  9. 前記半導体チップはフェースアップ構造で積層され、前記インターポーザ基板は前記配線層が前記半導体チップの表面に対向するように配置されていることを特徴とする請求項１から８のいずれかに記載の積層型半導体装置。
  10. 前記ベース基板上には、センターパッド構造の前記パッド列を有する複数のＤＲＡＭチップが積層されるとともに、前記ベース基板と前記複数のＤＲＡＭチップの間に、前記ＤＲＡＭチップのデータ入出力を制御するインターフェースチップが積層されたことを特徴とする請求項３又は４に記載の積層型半導体装置。
  11. 前記インターフェースチップと前記複数のＤＲＡＭとの間は、バス型の接続形態により相互接続されていることを特徴とする請求項１０に記載の積層型半導体装置。
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