JP2007165907A - 少なくとも１つのプリント回路基板と、同一タイプの複数の半導体素子とを備えた電子素子、および方法 - Google Patents

Abstract

【課題】全ての半導体素子を、短いラインバスによって電気駆動し、また上記素子を、従来よりも高い周波数によって動作させる方法を提供する。
【解決手段】プリント回路基板２上における対向する２つの主領域２ａ、２ｂ上に半導体素子１を配置し、該半導体素子１同士の構造が互いに同一であって、且つ、各半導体素子１には、２つのグループのコンタクト接続部６、７が配置され、これらの半導体素子は、上記プリント回路基板に平行な方向ｘに沿って、横方向にずれるように配置されている。すなわち、対向する上記主領域２ａ、２ｂ上において、一方の主領域２ａに取り付けられた半導体素子１１の第１のコンタクト接続部６の１グループが、それぞれ、他方の主領域２ｂに配置された半導体素子１２の第１のコンタクト接続部６の１グループと、上記プリント回路基板の同じ区域内に配置されている。
【選択図】図３

Description

発明の詳細な説明

本発明は、少なくとも１つのプリント回路基板と、タイプが互いに同一である複数の半導体素子とを備えた電子素子に関する。本発明はさらに、このような電子素子の製造方法に関する。

例えばメモリモジュールや、無線素子およびその他の素子のメモリユニットなどの電子素子は、同一タイプの半導体素子を複数備えている。このような半導体はそれぞれ、集積半導体チップを有し、そして電子プリント基板上に共に配置されている。電子プリント回路基板は、メモリモジュールの場合と同様に、例えばマザーボードなどの主回路基板内へ接続可能であるか、あるいはそれ自体が主回路基板として機能する。メモリモジュールの場合は、プリント回路基板は、上位の電子ユニットのプリント回路基板へ接続するためにコンタクトストリップを有している。また、マザーボードの主回路基板、さらには構成レベルの高いコンピュータの主回路基板は、通常、メモリモジュールが接続可能な接続ストリップを複数備えている。

これら全てのアプリケーションでは、可能な限り小さいプリント回路基板領域において可能な限り高い記憶容量を得るために、可能な限り多くの半導体素子を各電子プリント回路基板上に高密に配置しなければならないという課題が常に生じる。ここで言う記憶容量とは、個々の半導体素子の記憶容量（すなわち、記憶可能なデータビット数）のみならず、プリント回路基板に搭載された半導体素子数にも係わる。今日のプリント回路基板（例えばメモリモジュールのプリント回路基板）は、通常、その両面に半導体素子が搭載されている。さらに、例えば記憶容量を２倍または４倍にするために、プリント回路基板の各位置において、１つだけでなく複数の半導体素子を互いに積層させて配置することができる。一般的な半導体素子は、カットアウトの両面に複数のコンタクト接続部（contact connection）を２グループ有したＢＧＡ（Ball Grid Array; ボールグリッドアレイ）である。上記コンタクト接続部は、プリント回路基板上において電気的コンタクトを形成し、比較的高密に実装されたハンダ接点のアレイを２つ構成している。例えばボンディング接続部などのチップ側のコンタクト接続部は、コンタクト接続部の両グループ間にあるカットアウトの区域内に備えることができる。これによって、半導体素子内に集積された半導体チップに電気的接続を与えることができる。

また、電子プリント回路基板上に半導体素子を可能な限り高密に実装する必要性に加えて、半導体素子をプリント回路基板によって高周波で駆動する際の最適化および互換性に関する必要性が存在する。４００メガヘルツを超えるクロック周波数、特に８００メガヘルツを超えるクロック周波数では、複数の半導体素子が互いに並列に駆動され、且つ、コンタクト接続部が互いに並列に接続されている場合は、容量性負荷リアクタンスに大幅な制限がある。しかし、導体トラック長に関してもまた、互いに並列に駆動される半導体チップ間において伝播時間差を生じさせないために、最適化を図る必要がある。

これらの必要性に鑑みて、電子素子のプリント回路基板の表面および裏面に、等しく配置された半導体素子を実装すると有利であることが確認されている。なぜなら、表面および裏面がプリントされた回路基板領域は寸法が同一であり、また最適であることが確認された半導体素子の配置が、プリント回路基板の両面に用いられるからである。従って、半導体素子それ自体およびプリント回路基板の横寸法に応じて異なる多数の様々な素子構成がある。しかし、特定の状況において、プリント回路基板領域を可能な限り有効に用いるために、半導体素子がプリント回路基板上において非常に高密に、かつ互いに平行に実装されている場合は、半導体素子の側方配置は、プリント回路基板の表面および裏面と同じであるという共通点がある。これによって、プリント回路基板に直接実装された半導体素子の上に別の半導体素子を積層配置できることがわかる。

電子プリント回路基板は、今日、両外側にある外部導体トラックに加えて、絶縁面によって互いに絶縁されている内部導体トラックを１つまたはそれ以上有している。上記絶縁面内のコンタクトホール充填材によって、導体トラック面に伸びるライン間が局所的に接続される。フライバイ法（fly by technique）として知られている技術によって、プリント回路基板の表面および裏面に配置されたメモリ素子が、同じ導体トラック（すなわち同じラインバス）によって駆動される。上記ラインバスは、両面に実装された半導体素子のベース領域内においてのみ、コンタクトホール充填材に接続されたラインを含んでいる。このコンタクトホール充填材は、上記ラインから進んで、各半導体素子に対して比較的短い接続を形成する。このとき、適切であれば、導体トラック面内または導体トラック面間におけるさらに短い導体構造を用いる。これによって、分岐ノードから伸びる長いラインセグメントを各半導体素子に導く必要がなくなる。上記のような分岐したラインセグメントは、プリント回路基板領域に平行して横方向（側方方向）に伸びている。フライバイ法によって駆動される半導体素子の共通ラインバスのラインは、プリント回路基板の中心導体トラック面の半導体素子間へ伸ばすことができる。このようなラインバスによって、プリント回路基板上の両面において互いに平行に配置された半導体素子は、互いに並列に駆動される。フライバイ法によって、表面および裏面の半導体素子のための導体トラックコースは、同様の方法によってプリント回路基板へ通すことができる。なぜなら、半導体素子は、プリント回路基板の両面に同じ位置を有しているからである。これによって、スペースおよび記憶容量上の理由により、プリント回路基板の両面において、プリント回路基板領域内の同一の位置にメモリ素子を配置する従来の原理に従うことが可能になる。

本発明は、プリント回路基板上に半導体素子が高密度で実装されているために記憶容量が多く、さらに従来可能であったクロック周波数よりも高いクロック周波数において高い信頼性で半導体素子を駆動することができる新規の電子素子を提供することを目的とする。本発明は特に、プリント回路基板内の複数のメモリ素子の電気相互接続が簡素化されており、また半導体素子の個々のコンタクト接続部を導く導体トラックパスが可能な限り短い電子素子を提供することを目的とする。本発明は特に、電気コンタクト接続部が、互いに分離されたコンタクト接続部の２つのアレイ内に配置された半導体素子のために、従来の電子素子より電気相互接続がより一層最適化された電子素子を提供することを目的とする。

上記目的は、少なくとも１つのプリント回路基板と、互いにタイプが同一である複数の半導体素子とを備えた本発明に係る電子素子によって達成されるものであり、具体的には、：
−上記プリント回路基板（２）は、第１の主領域（２ａ）と、当該第１の主領域（２ａ）から離れた位置にある第２の主領域（２ｂ）とを有しており、上記第１の主領域（２ａ）および上記第２の主領域（２ａ）は、第１の方向（ｘ）および第２の方向（ｙ）に沿って広がった構成となっており、
上記複数の半導体素子（１）は、上記プリント回路基板（２）の上記第１の主領域（２ａ）に配置された第１の半導体素子（１１）と、上記プリント回路基板（２）の上記第２の主領域（２ｂ）に配置された第２の半導体素子（１２）とを有しており、
−各半導体素子（１；１１、１２）は、上記半導体素子の第１の縁（Ａ）から、上記半導体素子の対向した第２の縁（Ｂ）まで広がる、上記プリント回路基板に面した外側領域（４）を有しており、
−各半導体素子（１）は、上記外側領域（４）内において、複数のコンタクト接続部（６、７）を有しており、該複数のコンタクト接続部（６、７）は、２つの群を構成しており、
−各半導体素子の上記外側領域（４）内における上記第１の縁（Ａ）に近接した位置に、第１の上記コンタクト接続部（６）からなる１つの上記群が配置されており、各半導体素子の上記外側領域（４）内における上記第２の縁（Ｂ）に近接した位置に、第２の上記コンタクト接続部（７）からなる１つの上記群が配置されており、
−上記半導体素子（１１、１２）の上記第１の縁（Ａ）および上記第２の縁（Ｂ）が、上記第２の方向（ｙ）に対して平行に伸びるように、かつ上記第２の半導体素子（１２）の上記第１の縁（Ａ）が、上記第１の半導体素子（１１）の上記第１の縁（Ａ）とは逆の方向を向くように、上記半導体素子（１；１１、１２）は上記プリント回路基板（２）上で配列しており、
−上記プリント回路基板（２）の上記第２の主領域（２ｂ）における各第２の半導体素子（１２）は、上記プリント回路基板（２）の上記第１の主領域（２ａ）において上記第１の方向（ｘ）に沿って互いに並んで配置された第１の半導体素子（１１）と第１の半導体素子（１１）との間に位置するように、かつ、上記プリント回路基板（２）の或る１つの上記第２の半導体素子のベース領域（２２）が、上記第１の方向（ｘ）に沿って、上記プリント回路基板（２）上の複数の第１の半導体素子（１）のベース領域（２１）と重なるように、上記複数の半導体素子（１；１１、１２）は、上記第１の方向（ｘ）に沿って互いにずれるように並べられており、
−横方向において、それぞれ、上記第２の半導体素子（１２）の上記第１のコンタクト接続部（６）の上記群が、上記第１の半導体素子（１１）の上記第１のコンタクト接続部（６）の上記群と合致しており、上記第２の半導体素子（１２）の上記第２のコンタクト接続部（７）の上記群が、上記第１の半導体素子（１１）の上記第２のコンタクト接続部（７）の上記群と合致している。 本発明は、例えばパッケージされた半導体チップなどの半導体素子に基づいており、当該半導体素子は、第１の縁と、対向する第２の縁との間に広がる外側領域を備えている。これら両方の縁は互いに平行に伸びていると共に、上記半導体素子のチップから離れて、それぞれ反対の方向を指している。半導体素子の外側領域が上記プリント回路基板に面するようにプリント回路基板上に半導体素子が実装された場合は、両方の上記縁は、例えば、プリント回路基板領域が平行に広がっている第２の横方向に沿って平行に伸び、且つ、両方の上記縁は、該第２の横方向とは異なる第１の方向（プリント回路基板は、第２の横方向と同様に、第１の方向にも該方向に沿って広がっている）を向いている。「向いている」とは、縁の延びている方向に対して垂線方向に相当する。従って、例えば半導体素子の第１の縁はｘ方向に沿って正の方向を向いており、第２の縁はｘ方向に沿って負の方向を向いている。

本発明はさらに、本明細書において考慮される半導体素子は全て、互いに同型であるという事実に基づいている。第１の半導体素子と第２の半導体素子とは、それぞれの半導体素子が、プリント回路基板の表面に配置されているのか、あるいは裏面に配置されているのかという点において区別される。上記半導体素子は、構造上は互いに同一であるが、配置上は異なっている。上記半導体素子には、それぞれの半導体素子の第２の縁よりも、第１の縁に近接した位置に、１つの群で構成された複数の第１のコンタクト接続部が形成されている。また、半導体素子には、第１の縁よりも第２の縁に近接して位置に、１つの群で構成された複数の第２のコンタクト接続部が形成されている。チップ側のコンタクト形成用のカットアウトは、コンタクト接続部の第１のグループと第２のグループとの間に形成することができる。上記半導体素子は、例えばＢＧＡである。

本発明によると、上記半導体素子は、上記半導体素子の上記第１および第２の縁が上記第２の方向に沿って平行して伸びるように、かつ、上記第２の半導体素子の上記第１の縁が、上記第１の半導体素子の上記第１の縁と逆の方向を向くように、上記プリント回路基板上で向きを揃えて配置されている。このため、各プリント回路基板領域において、その上に配置された半導体素子の方向は一定である。しかし裏面の半導体素子は、表面の半導体素子に対して１８０度反転するように配置されている。すなわち、プリント回路基板の表面側に配置された半導体素子の第１の縁における垂線（すなわち第１の縁領域）が、ｘ方向に沿って正の方向に沿って延びている場合は、裏面側に配置された半導体素子における第１の縁における垂線は、正確にはプリント回路基板の表面側から見た場合、つまりプリント回路基板の表面の平面における同方向から見た場合には、ｘ方向に沿って負の方向に沿って延びている。このため、表面側に配置された第１の半導体素子の第１の縁、および裏面に配置された第２の半導体素子の第１の縁は、互いに反対の方向を向いている。従って、プリント回路基板の表面側に配置された半導体素子の第１の縁と、裏面側に配置された半導体素子の第２の縁とは、ｘ方向に沿って正の方向を向いている。縁の方向は、その縁領域、または半導体素子の上記縁において対応している縁の垂線（半導体素子の外側を向いている）によって予め規定される。

本発明によると、上記のように配向された半導体素子は、第１の方向に沿って並べられる。このとき、プリント回路基板の第１の主領域上において第１の方向に沿って互いに隣り合って配置された半導体素子と半導体素子との間に位置するように、プリント回路基板上の第２の半導体素子は配置され、かつ、プリント回路基板の第２の主領域上にある上記半導体素子のベース領域が、それぞれ、プリント回路基板上の各第１の半導体素子のベース領域と、第１の方向に沿った区域内において重なるように並べられる。プリント回路基板の一方の主領域と他方の主領域とは、プリント回路基板の表面および裏面、あるいはその反対である。表面および裏面に配置された半導体素子のベース領域は、第１の方向に沿って互いにずれている。正確には、表面に配置され半導体素子のベース領域と、裏面に配置され半導体素子のベース領域とは、互いに部分的に重なり合っている。従って、裏面に配置され半導体素子のベース領域はまた、第１の方向ｘに沿って、表面に配置され２つの半導体素子間にある空間を埋めている。このため裏面に配置され第２の半導体素子は、それぞれ、表面に配置され２つの半導体素子間に配置されている。

本発明によると、第１の方向に並んだ第１の半導体素子と第２の半導体素子とは、互いにずれて配置されており、これにより、第１の方向において第２の半導体素子の第１のコンタクト接続部の群と、第１の半導体素子の第１のコンタクト接続部の群と合致するように、かつ第２の半導体素子の第２のコンタクト接続部の群が、第１の半導体素子の第２のコンタクト接続部の群と合致するように規定されている。このため、プリント回路基板の表面側と裏面側とに設けられた半導体素子は１つ１つが位置をずらして配設され、各々に設けられた第１及び第２のコンタクト接続部の群は、それぞれ、プリント回路基板の表面上と裏面上とに並んで配置されている。このため、裏面に実装される或る半導体素子（第２の半導体素子）の第１のコンタクト接続部の群は、２つの第１の半導体素子のうちの一方の第１の半導体素子に設けられた対応する第１のコンタクト接続部の群と、該裏面に沿って横方向において、同じまたはほぼ同じ位置に配置されている。そして、そのベース領域は、裏面の第２の半導体素子のベース領域と部分的に重なりあっており、且つ、表面のプリント回路基板領域上に配置されている。表面の第１の半導体素子の他方の場合では、この半導体素子のベース領域は、裏面の第２の半導体素子のベース領域と区域内において重なりあっている。プリント回路基板において第２のコンタクト接続部の群の位置は、裏面の第２の半導体素子の第２のコンタクト接続部の位置と合致している。このような関係性を一連の複数の半導体素子に応用すると、それぞれ互いに横にずれるように配置された半導体素子が連なり、これらの半導体素子は、プリント回路基板の両面において、例えば（正の）第１の方向に沿って、セグメントを介して、それぞれ互いにずれるように交互に配置される。この一連の半導体素子におけるコンタクト接続部の全ての群（場合によっては、最初の半導体素子と最後の半導体素子のコンタクト接続部における多くとも１つの群を除く）は、プリント回路基板の表面と反対側の面（裏面）とで位置が合致するように配置されている。これによって、表面および裏面におけるコンタクト接続部の群と群との間に設けられる接続パスを可能な限り短くすることができる。特に、半導体素子が並んでいる区域では、半導体素子のコンタクト接続部と同じ側方位置に分岐ノードを基本配置している最短のラインパスによって、表面および裏面の半導体素子を駆動することができる。この結果、プリント回路基板の内部導体トラック面内に伸びる導体トラックから、プリント回路基板の最表面および裏面に向かって、プリント回路基板の残りの面を介して電気的接続を引くことができ、このとき多くの横方向のラインパス（すなわち、プリント回路基板の主領域に平行に伸びるラインパス）は不要となる。本発明による電子素子の形成は、従来のフライバイ技術と互換性があり、さらに表面および裏面の半導体素子が横方向にずれて配置されているという事実にも関わらず、あるいは正にこの事実によって、表面および裏面の各半導体素子を駆動するために必要な導体トラック長を短くすることができる。（半導体素子そのものの方向は除き）プリント回路基板の表面および裏面にある半導体素子の横方向における位置が同一であるという、これまで空間的な理由によって選択されてきた素子配置と比較すると、本発明に従って、１つ以上の列に沿って表面および裏面の半導体素子を所定の方向に沿ってずらして配置することによって、従来の電子素子よりもさらに高いクロック周期で電子素子全般を動作させることができる。これは、本発明によって分岐ノードをさらに短く形成できるためである。

裏面に配置される第２の半導体素子は、表面に配置されている２つの第１の各半導体素子間の中央に配置されていることが好ましい。一般的には対称的に配置された、各半導体素子のコンタクト接続部の２つの群では特に、コンタクト接続部のそれぞれの群は、上下に合致するように配置することができる。このため、プリント回路基板内において、少なくともコンタクト接続部の第１の群および第２の群に対しては、横方向の距離を埋める必要がない。プリント回路基板の向かい合う外側の面上に配置された、それぞれ２つの半導体素子の横方向へのずれの寸法は、各半導体素子上のコンタクト接続部の２つの群と群との間における距離と一致する。

プリント回路基板内において、一方の面の主領域上に配置された２つの第１の半導体素子と第１の半導体素子との間に位置するように他方の面の主領域上に横方向に配置された第２の半導体素子各々の第１のコンタクト接続部は、一方の第１の半導体素子の第１のコンタクト接続部によって短絡され、また第２の半導体素子各々の第２のコンタクト接続部は、他方の第１の半導体素子の第２のコンタクト接続部によって短絡されることが好ましい。従って、プリント回路基板の裏面に配置された各第２の半導体素子に設けられた２つのコンタクト接続部の群は、それぞれ、プリント回路基板の表面に配置された２つの第１の半導体素子に設けられたコンタクト接続部の１つの群と接続されている。２つの第１の半導体素子それぞれのベース領域は、対応する第２の半導体素子のベース領域と部分的に重なっている。２つの第１の半導体素子のうちの一方の第１の半導体素子は、その第１のコンタクト接続部の群が、プリント回路基板と平行な方向に沿って、プリント回路基板の裏面に配置された第２の半導体素子の第１のコンタクト接続部の対応する群と同じまたはほぼ同じ位置に配置されるように、ずれて配置される。そして他方の第１の半導体素子は、その第２のコンタクト接続部の群が、プリント回路基板と平行な方向に沿って、プリント回路基板の裏面に配置された上記第２の半導体素子の第２のコンタクト接続部の対応する群と同じまたはほぼ同じ位置に配置されるように、ずれて配置される。このため、プリント回路基板の最表面に配置された第１の半導体素子の個数の２つの第１の半導体素子のベース領域は、それぞれ、プリント回路基板の裏面において、第１の半導体素子間に横方向に配置された、関連する第２の半導体素子のベース領域と、最大で半分まで重なり合う。

また、プリント回路基板は、第１のラインバスおよび第２のラインバスを形成する導体トラックを備えており、上記第１のラインバスは、複数の半導体素子の全ての半導体素子の第１のコンタクト接続部を相互接続しており、上記第２のラインバスは、複数の半導体素子の全ての半導体素子の第２のコンタクト接続部を相互接続していることが好ましい。第１または第２のラインバスの各ラインは、従って、第１および第２の半導体素子それぞれと、これら半導体素子のコンタクト接続部へ伸びている分岐によってコンタクトを形成する。第１のラインバスのラインの場合では、上記分岐は、関連する（第１または第２の）半導体素子の第１のコンタクト接続部の群内にそれぞれ配置されたコンタクト接続部へと伸びている。第２のラインバスのラインの場合では、上記分岐は、第２のコンタクト接続部の群へ属している各コンタクト接続部へと伸びており、従って（半導体素子の第１の縁よりも、）関連する第２の縁に近接して配置されたコンタクト接続部の第２のアレイ内に配置されている。

上記第１のラインバスが、プリント回路基板内に配置されたコンタクトホール充填材を含んでおり、このコンタクトホール充填材によって、プリント回路基板の互いに対向する主領域上に合致するように配置された第１および第２の半導体素子における第１のコンタクト接続部の上記群とのコンタクトが形成されることが好ましい。上記コンタクトホール充填材（ビア）は、プリント回路基板の導体トラック面間の誘電体層を通って伸びている。プリント回路基板の内部導体トラック面内に第１のラインバスが伸びている場合は、第１の半導体素子および第２の半導体素子に対して、それぞれ少なくとも１つのコンタクトホール充填材が備えられている。さらに、個々の半導体素子へ伸びているライン分岐は、当然、さらに別の導体構造を備えていてもよい。しかし、この別の導体構造は、プリント回路基板に平行したわずかな距離を埋めるためのみに備えられる。

さらに、上記第２のラインバスが、プリント回路基板内に配置されたコンタクトホール充填材を含んでおり、このコンタクトホール充填材によって、プリント回路基板の互いに対向する主領域上において合致するように配置された第１および第２の半導体素子における第２のコンタクト接続部の群とのコンタクトが形成されることが好ましい。従って、第２のラインバスが中央の導体トラック面内に配置されている場合は、第２のラインバスの各ラインもまた、それぞれ、第１および第２の半導体素子に対して少なくとも１つのコンタクトホール充填材を備えている。

また、各第２の半導体素子は、横方向に沿って、第１の半導体素子と第１の半導体素子との間の長さ（距離）よりも長く、よって、これら第１の半導体素子双方のベース領域と重なり合っており、重なり合っている領域が、各第１の半導体素子のベース領域の半分未満の大きさであることが好ましい。表面において互いに隣り合う２つの第１の半導体素子間の距離は、次のように設定されることが好ましい。すなわち、一方の半導体素子の第１のコンタクト接続部の群と、該群と互いに向かい合う他方の半導体素子の第２のコンタクト接続部の群とが、プリント回路基板の表面において、各半導体素子の第１のコンタクト接続部の群と第２のコンタクト接続部の群との間の距離と一致する距離を隔てて配置されるように、上記の距離は設定されることが好ましい。この結果、第２の半導体素子の第１および第２のコンタクト接続部の各群を、プリント回路基板の裏面において、基板の表面側において最も近くに位置している或る１つの半導体素子の第１のコンタクト接続部の群に対して、第１のコンタクト接続部の１つの群を合致させるように（つまり、横方向における同位置に）配置することが可能となる。同様に、裏面に配置された半導体素子の第２のグループのコンタクト接続部もまた、基板の表面側において最も近くに位置している別の半導体素子の第２のコンタクト接続部の群と、横方向における同じ位置に配置される。

また、第２の半導体素子は、プリント回路基板上において、第２の方向に沿って、第１の半導体素子と同じ位置に配置されることが好ましい。この結果、半導体素子の第１および第２の全ての半導体素子、すなわち表面および裏面に配置された半導体素子は、それぞれ、プリント回路基板の主領域に平行して、第２の方向に沿って同一の座標（coordinate）および同一の方向となる。これは最終的には、第１および第２の全ての半導体素子の同じ縁が、それぞれ、同じ方向（例えば正の第２の方向）を向くことを意味する。第１の縁と上記縁とが互いに隣接した部分において各半導体素子の角がマーキングされている場合は、このマーキングは、第１および第２の半導体素子それぞれの場合において、正の第２の方向を指す。従って全ての半導体素子は、第２の方向に沿った同じ位置に配置されているが、プリント回路基板の主領域が同様に平行に伸びている第１の方向に沿っては、互いにずれるように並べられている。

また、プリント回路基板は、複数の導体トラック面を有し、第１および第２のラインバスが少なくとも１つの内部導体トラック面内に伸びている、多層プリント回路基板であることが好ましい。第１および第２のラインバスは、同じ導体トラック面内に伸びていてもよく、あるいは複数の内部導体トラック面上に分かれていてもよい。しかしこれらのラインバスは、必須ではないが、１つの内部中心導体トラック内に伸びていると有利である。なぜなら、第１および第２の半導体素子のコンタクト接続部を接続している、プリント回路基板に垂直な方向に伸びるラインパスを、低コストで長さが同一になるように選択できるようになるからである。

ラインバスの第１および第２のコンタクトホール充填材は、プリント回路基板において、第１の半導体素子のベース領域と第２の半導体素子のベース領域とがそれぞれ重なり合っている区域に配置されていることが好ましい。この場合、重なり合っている部位はベース領域、すなわち第１および第２の各半導体素子の横寸法、つまりプリント回路基板の表面に実装された半導体素子および裏面に実装された半導体素子の横寸法だけではない。半導体素子のコンタクト接続部の、互いに対応した各群の位置もが重なり合っている。第１および第２のコンタクト接続部の群に対して、横方向に重なり合っている上記部位が非常に広いため（コンタクト接続部の各アレイ内におけるコンタクト接続部の内部分布を除く）、プリント回路基板の横方向における２つの主領域上にある第１または第２のコンタクト接続部に関するアレイの位置が同一となる。この結果、半導体素子の分岐点とコンタクト接続部との間をプリント回路基板に平行に伸びる接続パスを、可能な限り縮小することができる。これは、上面に取り付けられる半導体素子、および下面に取り付けられる半導体素子のコンタクト接続部のアレイが適合する、プリント回路基板の横寸法の領域内に配置される全てあるいはほとんどの部分のためのコンタクトホール充填材によって、最も簡素に達成される。

第１のラインバスの第１および第２のコンタクトホール充填材は、第１の半導体素子の第１のコンタクト接続部の群が、それぞれ、横方向において、第２の半導体素子の第１のコンタクト接続部の群と適合するように配置されている、プリント回路基板の領域内に配置されていることが好ましい。

さらに、第２のラインバスの第１および第２のコンタクトホール充填材は、第１の半導体素子の第２のコンタクト接続部の群が、それぞれ、横方向において、第２の半導体素子の第２のコンタクト接続部の群と適合するように配置されている、プリント回路基板の領域内に配置されていることが好ましい。これらの実施形態によると、第２のラインバスのコンタクトホール充填材はそれぞれ、プリント回路基板において、第１のラインバスのコンタクトホール充填材とは異なる横方向の位置に配置されている。

さらに、上部および下部の半導体素子の第１のコンタクトの各群が配置されている位置が、それぞれ、上部および下部の各半導体素子の第２のコンタクト接続部の各群が配置された位置と、第１の方向に沿って交互になっている。第１のラインバスによって駆動されるコンタクト接続部が、第２のラインバスによって駆動されるコンタクト接続部から空間的に分離されることによって、プリント回路基板内における内部相互接続のもつれが解かれ、ひいてはプリント回路基板の内部構造の簡素化につながる。全ての半導体素子の第１および第２のコンタクト接続部同士が空間的に分離されていることによって、従来の電子素子と比較して、設計の配置構成、およびその他の基準に遥かにゆとりのある、特に簡素なプリント回路基板の経路（course）が得られる。

また、上記プリント回路基板には、その第１の縁において第１の方向に沿って伸びていて、且つ、第１の方向に沿って並んだ複数のコンタクトを備えたコンタクトストリップを備えていることが好ましい。特に素子がメモリモジュールとして実施されている場合は、コンタクトストリップは、素子を、マザーボードのアダプタあるいはその他の上位の電子ユニットへ挿入するための機能を果たす。

また上記プリント回路基板は、互いに離れていると共に、その間に上記プリント回路基板の第１の縁が伸びている、２つの第２の縁を備えていることが好ましい。各々の第２の縁は、プリント回路基板のコンタクトストリップが平行して配置されているプリント回路基板の第１の縁と、プリント回路基板の各々の角において隣接している。従ってプリント回路基板は、２つの第２の縁間を第１の方向に沿って、かつ第１の縁から別の縁まで第２の方向に沿って伸びている。例えば、半導体素子は、コンタクトストリップと平行な方向に並べられている。しかし上記半導体素子は、コンタクトストリップの方向と垂直に並べられていてもよい。この場合、半導体素子のグループはそれぞれ、コンタクトストリップに沿った別々の位置に配置されるが、各グループの半導体素子はそれぞれ、第１の方向に沿った同一の位置に配置される。各グループでは、関連するグループの半導体素子は、第２の縁に平行な方向、すなわちコンタクトストリップの方向と垂直に並べられる。

しかしながら上記半導体素子は、プリント回路基板の対向する主領域において、コンタクトストリップと平行して、第１の方向に沿って互いにずれるように並べられており、かつラインバスが、プリント回路基板の２つの第２の縁間の距離の少なくとも８０パーセントに相当するプリント回路基板の一区域に伸びていることが好ましい。この結果、プリント回路基板の幅の大部分に、横方向の区域において重なり合う、少なくとも１つの連なった半導体素子を配置することができる。

上記素子は、半導体素子の少なくとも２つのグループを有しており、半導体素子の各グループの半導体素子が、それぞれ、プリント回路基板の２つの主領域の区域内において、互いに重なり合うように配置されていると共に、それぞれ、第１のラインバスおよび第２のラインバスによって互いに接続されていることが好ましい。この場合、半導体素子の２つの異なるグループは、それぞれのグループが、第１の半導体素子（すなわち表面に実装された半導体素子）と、第２の半導体素子（すなわち裏面に実装された半導体素子）とを備えている。言うまでもなく、表面と裏面とは互いに置き換え可能である。

半導体素子の各グループのラインバスは、それぞれ、プリント回路基板の２つの第２の縁間にある中心区域において始端していると共に、それぞれ、プリント回路基板の２つの第２の縁の１つの付近において終端していることが好ましい。これによって、半導体素子の２つのグループ、または（２ｎ個）のグループが、第１および第２の専用ラインバスを用いて対称的に配置される。各グループは、同数の半導体素子を備えていることが好ましい。

各ラインバスは、駆動回路に接続されていることが好ましい。第１および第２の各ラインバスに対して、１つの専用駆動回路が備えられていてもよい。駆動回路は、例えばレジスタのドライバであってよい。

各ラインバスは、最後の半導体素子のコンタクト接続部において終端していることが好ましい。第１および第２の専用ラインバスをそれぞれ有した半導体素子の複数のグループが備えられている場合は、各ラインバスは、半導体素子の関連するグループの最後（例えば最も外側）の半導体素子において終端している。

あるいは、各ラインバスは、終端レジスタにおいて終端していてもよい。ラインバスを終端する機能を果たす終端レジスタは、電気信号の後方反射を回避するため、適切に選択された電気抵抗を有することになる。

ラインバスは、それぞれ、制御線およびアドレス線を有していることが好ましい。例えば書き込みコマンドまたは読み出しコマンドなどの制御信号は、制御線を介して伝達される。またデータの書き込み、データの読み出し、あるいはメモリセルのリフレッシュは、アドレス線を介して伝達される。

半導体素子は、アドレスバスのラインによって互いに平行に接続されていることが好ましい。これは、フライバイ法を用いることによって確実に行われる。フライバイ法では、ラインバスのラインが、両面に取り付けられた半導体素子間を通って伸び、また短いライン分岐のみを用いてライン経路に沿ってそれぞれ配置された半導体素子とのコンタクトを形成する。

上記プリント回路基板は、各半導体素子に対して別々のデータラインを備えており、上記データラインに各半導体素子が接続されていることが好ましい。この結果、各半導体素子に対して専用のデータラインが備えられる一方、制御コマンドおよびアドレスコマンドは、（第１のバスと第２のバスとの間に配置された）共通データパスによって伝達される。上記共通データパスは、それぞれ、半導体素子の各コンタクト接続部に対して、非常に短い分岐のみを有している。

上記プリント回路基板の第１または第２の主領域に取り付けられた第１およびおよび第２の各半導体素子が、それぞれ、別の半導体素子を少なくとも１つ備えていることが好ましい。この形態では、別の半導体素子は、同一のプリント回路基板によって駆動することができる。しかしこれら別の半導体素子は、プリント回路基板に直接固定されるのではなく、プリント回路基板に直接固定された半導体素子の１つに固定される。

上記半導体素子が、パッケージされた半導体素子であることが好ましい。これらのパッケージは、例えばＢＧＡであってよい。さらに、半導体素子はそれぞれ、集積半導体メモリを有していることが好ましい。これらの集積半導体メモリは、具体的には、例えばＤＲＡＭ（Dynamic Random Access Memory; ダイナミックランダムアクセスメモリ）等の揮発性読み出し／書き込みメモリであってよい。

上記半導体素子の断面が、大きい方の横寸法と小さい方の横寸法とを有する正方形ではない形状であり、これら半導体素子の第１の縁および第２の縁が、それぞれ、上記大きい方の横寸法をあらかじめ規定しており、第１の縁と第２の縁との距離が、上記小さい方の寸法と一致していることが好ましい。上記小さい方の寸法は、例えば、各半導体素子の第１の縁と第２の縁との間に伸びていると共に第２の正方向を指している縁の長さと一致している。

上記電子素子が、メモリモジュールであることが好ましい。しかし上記電子素子は、例えば携帯電話などのモジュール素子のメモリユニットであってもよい。

本発明はさらに、次の工程（ａ）と工程（ｂ）とを含む、電子素子を製造するための方法によって達成される。
工程（ａ）；
第１の主領域と、当該第１の主領域から離れた第２の主領域とを有し、上記主領域が第１の方向および第２の方向に沿って広がっており、上記主領域上に半導体素子を実装可能であるプリント回路基板を準備するとともに、互いに同型である複数の半導体素子を準備する工程であって、
−各半導体素子は、当該半導体素子の第１の縁から、当該半導体素子の対向する第２の縁まで伸びる外側領域を有しており、且つ、上記外側領域の区域内に上記外側領域上において２つの群で構成される複数のコンタクト接続部が形成されており、
−第１のコンタクト接続部の１つの上記群が、それぞれ、上記半導体素子の上記第１の縁に近接して配置される上記半導体素子の上記外側領域の一区域内に配置され、かつ第２のコンタクト接続部の１つの上記群が、それぞれ、上記半導体素子の上記第２の縁に近接して配置される上記半導体素子の上記外側領域の一区域内に配置され、
工程（ｂ）；
上記複数の半導体素子のうちの第１の半導体素子を、上記第１の主領域上に実装するように、且つ、上記複数の半導体素子のうちの第２の半導体素子を、上記プリント回路基板の上記第２の主領域上に実装するように、上記プリント回路基板上に上記半導体素子を実装する工程であって、
−上記全ての半導体素子における上記第１の縁および上記第２の縁を、上記第２の方向に沿って平行に伸びるように、且つ、上記第２の半導体素子の上記第１の縁を、上記第１の半導体素子の上記第１の縁とは逆の方向を向くようにして、
−上記プリント回路基板の上記第２の主領域における各第２の半導体素子は、上記プリント回路基板の上記第１の主領域において上記第１の方向に沿って互いに並んで配置された第１の半導体素子と第１の半導体素子との間に位置するように、かつ、上記プリント回路基板の或る１つの上記第２の半導体素子のベース領域が、上記第１の方向に沿って、上記プリント回路基板上の複数の第１の半導体素子のベース領域と重なるようにして、
−上記第１の半導体素子と第１の半導体素子との間に位置する第２の半導体素子における第１のコンタクト接続部の上記群を、当該第１の半導体素子と第１の半導体素子（１１）とのうちの一方の第１の半導体素子にある第１のコンタクト接続部の上記群と合致させ、上記第２の半導体素子の上記第２のコンタクト接続部の上記群を、当該第１の半導体素子と第１の半導体素子とのうちの他方の第１の半導体素子にある第２のコンタクト接続部の上記群と合致させる。

具体的には、請求項１〜請求項３１のいずれか１項に記載の電子素子は、上記方法によって製造される。

本発明は、以下の図面を参照しながら説明する。図面は次の通りである：
図１は、本発明による電子素子の概略平面図である。

図２は、半導体素子の概略透視図である。

図３は、図１に示されている本発明による電子素子の概略部分断面図である。

図４は、図３の詳細を示す図である。

図５は、本発明による電子素子の一実施形態を示す図である。

図６は、本発明による電子素子の別の実施形態を示す図である。

図１は、本発明による電子素子３の概略平面図を示している。電子素子３は、図１の平面図における主領域２ａにおいて、電子プリント回路基板を有している。電子素子３はメモリモジュールであってよいが、例えば携帯電話などの無線素子のメモリユニットであってもよい。しかし上記電子素子は、両面に半導体素子１が実装されたプリント回路基板を有する、上記以外の任意の電子ユニットであってもよい。

半導体素子１（すなわち第１の半導体素子１１）は、図１に示されているプリント回路基板２の第１の主領域２ａに配置されている。図１において破線で示されている別の半導体素子１（すなわち第２の半導体素子１２）は、プリント回路基板２の第２の主領域に配置されている。半導体素子１は、プリント回路基板２上において、プリント回路基板２の主領域が平行に伸びている第１の方向ｘに沿って並ぶように、かつ、主領域が同様に平行に伸びている第２の方向ｙに沿った同位置に配置されている。図１に見られるように、第１の主領域２ａに配置された第１の半導体素子１１のベース領域２１は、プリント回路基板２上の反対の主領域に配置された第２の半導体素子１２のベース領域２２と重なり合っている。具体的には、上記半導体素子は、各第２の半導体素子１２が、少なくとも１つの第１の半導体素子１１のベース領域と部分的に重なり合うように配置されている。図１に示されている本発明に従った半導体素子の配置によって、図２に示されているように、２つのグループのコンタクト接続部をそれぞれ有する半導体素子の単純な相互接続が可能になり、さらに上記電子素子が、従来の電子素子よりも高いクロック周波数（例えば８００メガヘルツ以上）で動作できるようになる。

図１では、各第１の半導体素子１１および各第２の半導体素子１２の一隅が、関連する半導体素子の方向を特定するマーキングによって印が付けられている。図１における上記マーキングは、第１の主領域２ａに配置された第１の半導体素子１１の場合では、最上部の右隅に位置しており、破線で示された反対側の主領域に配置された第２の半導体素子の場合では、最上部の左端に位置している。図１は、第１の半導体素子１１および各第２の半導体素子１２が、プリント回路基板上において互いに向かい合うように配置されている。全ての半導体素子１の構造は互いに同一である。つまり、第１の半導体素子１１の構造は、第２の半導体素子１２の構造と同一である。

図２は、半導体素子１の概略透視図を示している。半導体素子１は、プリント回路基板の２つの主領域内に対応する数配置されている。正確には、半導体素子１は、可能な限り小さいプリント回路基板領域内に可能な限り高密度に配置される。半導体素子１は、例えばパッケージされた半導体チップであるため、集積半導体回路を備えている。上記半導体素子は、具体的にはボールグリッドアレイ（ＢＧＡ）、またはこれ以外の素子である。いずれの場合においても、半導体素子１は、コンタクト接続部のアレイまたはグループを２つ有している。つまり半導体素子１は、第１のコンタクト接続部のグループ６、および第２のコンタクト接続部のグループ７を有している。コンタクト接続部の上記両グループは、外部領域４内に配置されている。上記外部領域４において、半導体素子１はプリント回路基板上に実装される。

半導体素子１は、例えば、断面が正方形でないことが好ましい平面またはベース領域と、ａによって識別される小さい方の横寸法と、ｂによって識別される大きい方の横寸法とを有している。半導体素子１は、上記２つの横寸法のいずれか、例えば寸法ａに沿って、第１の縁Ａから、反対側にある第２の縁Ｂまで伸びている。外部領域４は、第１の縁Ａと第２の縁Ｂとの間に伸びている。第１のコンタクト接続部のグループ６は、外部領域４の第１の領域内において、第２の縁Ｂよりも第１の縁Ａに近接して配置されている。反対に第２のコンタクト接続部のグループ７は、第１の縁Ａよりも第２の縁Ｂに近接して配置されている。図２に示されている半導体素子は、図１に示されているプリント回路基板２の上に対応する数配置されており、そして上記プリント回路基板上に実装されている。半導体素子は、プリント回路基板の対向する２つの主領域にそれぞれ配置されており、各主領域の半導体素子を図１に示すように配置する（すなわち、一方の主領域に配置される半導体素子は、他方の主領域に配置される半導体素子に対して第１の方向ｘに沿った方向、つまり横方向にずれている）ことによって、プリント回路基板による半導体素子の電気的駆動を簡素化することができる。

図３は、図１に示されている電子素子の概略断面図を示している。図３は、プリント回路基板に平行な第１の方向ｘの、プリント回路基板に垂直な方向ｚに向かった断面図である。この断面図では、各第１の半導体素子１１および各第２の半導体素子１２は、第１の縁Ａと第２の縁Ｂとの間に伸びている。図３において、プリント回路基板２の第１の主領域２ａに配置された第１の半導体素子１１の場合は、その第１の縁Ａは正方向ｘを指し、第２の主領域２ｂに配置された半導体素子１２の場合は、その第１の縁Ａは負方向ｘを指している。逆に、半導体素子１２の第２の縁Ｂは正方向ｘを指している。この結果、第２の半導体素子１２の第１の縁Ａは、第１の半導体素子１１の第１の縁Ａとは逆方向を指している。第１の半導体素子１１と第２の半導体素子１２との間に相違点はない。第１の半導体素子１１および第２の半導体素子１２は、互いに構造が同一であるが、プリント回路基板の異なる主領域２ａ、２ｂに配置されている。第１の半導体素子１１および第２の半導体素子１２はそれぞれ、図３の左手にある第１の半導体素子１１の例を用いて示されているように、１つ以上の別の半導体素子５０をさらに有している。これに関しては、他の図面を分かりやすく示すために以下では説明しない。

いずれの場合においても、２つの第１の半導体素子１１は、第１の主領域２ａにおいて互いに隣接して、正確には距離ｄを隔てて配置されている。この距離ｄは、第２の主領域２ｂに配置された半導体素子１２の本発明によるずれ（オフセット）と整合している。正確には、上記距離ｄは、２つの第１の半導体素子１１の一方の第１のコンタクト接続部グループ６と、隣接する第１の半導体素子１１の第２のコンタクト接続部グループ７との間の距離が、個々の半導体素子１２の２つのコンタクト接続部グループ６と７との間の距離と正確に一致するように調整されている。これによって第２の半導体素子１２が、それぞれ、プリント回路基板の第２の主領域２ｂにおいて、第１の半導体素子１１とずれるように配置される。この結果、各第２の半導体素子１２のコンタクト接続部６および７が、第１の半導体素子１１のコンタクト接続部６および７と合致し、第１の半導体素子１１のベース領域間に各第２の半導体素子１２が配置される。これはつまり、下部にある各半導体素子１２の第１のコンタクト接続部グループ６の位置が、上部にある半導体素子１１の第１のコンタクト接続部グループ６の位置と、横方向ｘにおいて同じであり、上部にある半導体素子１１のベース領域が、第２の半導体素子１２のベース領域と重なりあっていることを意味している。これはさらに、下部にある半導体素子１２の第２のコンタクト接続部グループ７の位置が、上部にある別の半導体素子１１の第２のコンタクト接続部グループ７と同じ位置にあり、上部にある別の半導体素子１１のベース領域が、下部にある半導体素子１２のベース領域と重なりあっていることを意味している。

このような本発明に係るプリント回路基板上の半導体素子の配置は、半導体素子１１および半導体素子１２が、半導体素子１１／半導体素子１２間を通るフライバイバス（fly by bus）によって、可能な限り短い分岐ラインを用いて動作可能であるという利点を有している。この点において、図３は、第１および第２の導体トラック面１３を概略的に示している。導体トラック面１３内には、いずれにおいても、複数の導体トラック１４が伸びている。従って導体トラック１４は、プリント回路基板２の１つ以上の中心導体トラック面内にある表面の半導体素子１１と裏面の半導体素子１２との間に伸びている。概略的に示された分岐ノードは、ライン４のセクションを示している。このライン４からは、コンタクトホール充填材またはビアが、各半導体素子１のコンタクト接続部６および７までそれぞれ伸びている。図３に見られるように、コンタクトホール充填材は、下部にある導体トラック面１３の導体トラック１４から、表面の半導体素子１１および裏面の半導体素子１２の第１のコンタクト接続部６まで伸びている。反対に、コンタクトホール充填材または複数の導体構造からなるその他のラインパスは、内部にある別の導体トラック面１３の導体トラック１４から、第１の半導体素子１１および第２の半導体素子１２の第２のコンタクト接続部７まで伸びている。この結果、例えば下部にある導体トラック面１３に配置された第１のラインバスのラインは、例えば、全ての半導体素子の第１のコンタクト接続部のためのみに機能する。これに対して、例えば図３の最上部に示されている別の導体トラックは、全ての半導体素子１１および１２の第２のコンタクト接続部７とのみコンタクトする。第２のコンタクト接続部７はそれぞれ、各縁Ｂ（図２を参照）近傍にある別々のコンタクトアレイ内に配置されている。すなわち第２のコンタクト接続部７は、各半導体素子の第１のコンタクト接続部グループ６用のコンタクトアレイから間隔を置いて分離されている。このため、図３に示されている構成は、プリント回路基板２の最上面および下面においてそれぞれ、第１のコンタクト接続部が互いに上下に配置され、同様に第２のコンタクト接続部も互いに上下に配置されるという利点がある。従って、例えば全ての第１及び第２の半導体素子１１、１２における第１のコンタクト接続部６とのコンタクトを形成するためには、プリント回路基板領域と平行する比較的短い導体トラックパスのみが必要である。ただしこれは、従来の電子素子と同様に、表面および裏面の半導体素子がずれることなく配置されている場合、つまり表面および裏面の半導体素子がそれぞれ、プリント回路基板領域内の同じ位置に配置されている場合、あるいは裏面の半導体素子Ｂの第１の縁Ａが、図３とは逆に正方向ｘを指している場合は異なる。

さらに分かりやすく図示するために、図３および以下に説明する図４は、異なる導体トラック面１３内にそれぞれある、複数のラインバスの導体トラック１４を示している。しかし、実際は、第１のコンタクト接続部６を全て駆動するためのラインバスと、第２のコンタクト接続部７を全て駆動するためのラインバスとの両方を、同一の共通した導体トラック面１３内に配置可能であることを重視すべきである。

図４は、図３の拡大詳細図を示している。図４では、特にプリント回路基板２の内部構造の詳細が示されている。図４もまた、プリント回路基板２の２つの主領域２ａおよび２ｂが平行に伸びている第１の横方向ｘと、垂線方向ｚとに沿った断面図を示している。具体的には、内部に導体トラック１４が伸びている導体トラック面１３が２つ図示されている。図４の断面図には、これら２つの導体トラック面１３の導体トラック１４が１つのみ示されている。しかし、図４に示されている各導体トラック１４は、複数の導体トラックに対応している。

図４は、第１のラインバス１５が、内部の導体トラック面１３の１つに伸びている状態を示している。上記第１のラインバスは、各第１の半導体素子１１および第２の半導体素子１２の各第１のコンタクト接続部グループ６とコンタクトを形成するための機能を有する。この目的のために、第１のラインバス１５は、少なくとも１つの導体トラック面１３の内部に伸びる導体トラック１４の各々に対して、第１のコンタクトホール充填材１６ａと、第２のコンタクトホール充填材１６ｂとを有している。第１のコンタクトホール充填材１６ａは、第１の主領域２ａに配置された半導体素子１１の第１のコンタクト接続部６へ伸び、第２のコンタクトホール充填材１６ｂは、第２の主領域２ｂに配置された半導体素子１２の第１のコンタクト接続部６に伸びている。他の半導体素子１１および１２も、第１のラインバス１５および第２のラインバス２５に接続されている。分かりやすく図示するために、図４に示されている上記ラインバスの導体トラック１４は、別の導体トラック面１３内に示されている。しかし第２のラインバス２５のラインは、第１のラインバス１５のラインと同様に、同一の導体トラック面１３内に形成されていることが好ましい。図４に見られるように、第１のコンタクトホール充填材２６ａは、第２のラインバス２５から、第１の主領域２ａに配置された半導体素子１１の第２のコンタクト接続部７まで伸びている。第２のラインバス２５は、第２のコンタクトホール充填材２６ｂをさらに含んでいる。第２のコンタクトホール充填材２６ｂは、第２の主領域２ｂに配置された半導体素子１２の第２のコンタクト接続部７へ伸びている。図４では、第１のラインバス１５の導体トラック１４は、第２のラインバス２５の第２のコンタクトホール充填材２６ｂの領域において遮断されている状態で示されている。第１のラインバス１５の導体トラック１４は、コンタクトホール充填材２６ｂ周辺に横方向に伸びているか、あるいは第２のラインバス２５と同じ導体トラック面内に配置されている。この結果、コンタクトホール充填材２６ｂ、および第１のラインバス１５の導体トラック１４が妨害し合わない。ラインコースを基にして図４に示されているように、全ての半導体素子１、正確には表面の半導体素子１１と裏面の半導体素子１２との両方の第１のコンタクト接続部６は、第１のラインバス１５、つまり図４の底部に示されている内部の導体トラック面１３から伸びて、互いに駆動され、そして互いに導電するように接続されている。同様に、分かりやすくするために図４では異なる高さに示されている第２のラインバス２５の導体トラック１４によって、半導体素子１１、正確には表面の半導体素子１１と裏面の半導体素子１２との両方の全ての第２のコンタクト接続部７とのコンタクトが形成される。従来の電子素子とは対照的に、例えばプリント回路基板の表面および裏面に配置された半導体素子の第１のコンタクト接続部６などは、それぞれが互いに対応したコンタクト接続部グループである。これによって、図４のコンタクトホール充填材１６ａ、１６ｂ、２６ａ、２６ｂによって簡素かつ概略的に示されている個々の半導体素子１１および１２へのライン分岐を、従来の電子素子の場合よりも大幅に短く選択できるように合致する。これは、プリント回路基板領域に平行した分岐ラインの長い横方向パスが不要であるためである。わずかな横方向のずれは、第１のコンタクト接続部グループ６および第２のコンタクト接続部グループ７のための各コンタクトアレイが伸びているプリント回路基板の領域内の大部分においても必要である。これは、正しい第１のコンタクト接続部と第２のコンタクト接続部とを互いに短絡させるためである。しかし、半導体素子の第１のコンタクト接続部グループ６と第２のコンタクト接続部グループ７との間の距離とほぼ一致する横方向距離をブリッジするために、分岐ラインを用いる必要はない。本発明による電子素子は、信号パスが短くされているために、プリント回路基板の表面および裏面における位置がそれぞれ同じである半導体素子を搭載した従来の素子よりも、大幅に高い周波数で動作可能である。本発明による電子素子は、特に８００メガヘルツを超える周波数において、高い信頼性で動作可能である。

図５は、本発明による電子素子の別の実施形態の概略平面図を示している。この実施形態における電子素子３は、例えばメモリモジュールとして形成されており、プリント回路基板２上にコンタクトストリップ（contact strip）３０を有している。このコンタクトストリップは、第１の縁３０ａに沿って伸びており、また第１の方向ｘに沿って複数のコンタクト３２を有している。コンタクト３２を有するコンタクトストリップ３０は、プリント回路基板２における両方の主領域に形成されている。上記プリント回路基板は、特に、マザーボードまたはその他の上位電子ユニットへ接続可能である。プリント回路基板２は、互いに対向する２つの第２の縁３１ａおよび３１ｂを有している。プリント回路基板２およびその第１の縁３０ａは、上記縁３１ａと３１ｂとの間に伸びている。図５は、典型的な一実施形態を示している。この実施形態では、方向ｘに向かって、互いにずれて配置されている第１の半導体素子１１および第２の半導体素子１２が、２つの第２の縁３１ａおよび３１ｂ間の距離の８０パーセント越に伸びている。互いにずれて配置されている半導体素子１１および半導体素子１２は、複数の導体トラック１４をそれぞれ有する第１のラインバス１５および第２のラインバス２５によって駆動される。上記半導体素子１１および半導体素子１２には、上記ラインバスによって、特に制御コマンドおよびアドレスコマンドが供給される。従って、第１のラインバス１５および第２のラインバス２５はそれぞれ、複数の制御線３６および複数のアドレス線３９を有している。

図６は、典型的な別の一実施形態を示している。この実施形態では、互いにずれるように配置された半導体素子１１および１２の２つのグループ３５および４０が、プリント回路基板２上に配置されている。半導体素子の各グループ３５および４０はそれぞれ、専用ラインバスを備えている。従って、半導体素子の第１のグループ３５の半導体素子１１および１２は、第１のラインバス１５および第２のラインバス２５によって接続されている。さらに、半導体素子の第１のグループ３５に対してのみ図示されているように、個々の各半導体素子１１に対して別々のデータ線３８が備えられている。これらのデータ線３８には、読み出されるデータを受信するために、それぞれの半導体素子が接続されている。ラインバス１５および２５の制御線３６およびアドレス線３９は、例えば、プリント回路基板２の中心付近から、２つの第２の縁３１ａおよび３１ｂ間に伸びていてよく、また駆動回路３４に接続されていてよい。駆動回路３４は、例えばレジスタの駆動回路であってよい。半導体素子のグループ３５の場合に対して図示されているように、ラインバスのラインの反対端は、最後の半導体素子１１のコンタクト接続部６および７において終端している。最後の半導体素子１１のコンタクト接続部６および７は、左方に示されているプリント回路基板２の第２の縁３１ａの領域内に配置されている。あるいは、半導体素子の第２のグループ４０を基にして示されているように、ラインバス１５’および２５’のラインは、第２のグループ４０の全ての半導体素子とコンタクトした後に、終端レジスタにおいて終端している。この終端レジスタは、ラインバスを終端させ、そして反射信号の生成を防ぐための機能を有している。半導体素子のグループ３５および４０は、２つの異なる実施形態を示している。これら２つの実施形態はそれぞれ、上記両グループに対して、具体的なメモリモジュールまたは具体的な電子素子の場合において同一の方法によって実現可能である。この結果、図６は、左側と右側とにおいて２つの異なる実施形態を示している。上記データラインは、例えば図６の第１のグループ３５の半導体素子に対する実施例として示されている。図６に示されている素子３は、無線素子（例えば携帯電話）６０の一部であってよく、また別の上位の電子ユニット（例えばマザーボードまたはメインフレーム）内と一体化されていてもよい。この場合、上記上位の電子ユニットは、符号６０と一致する。さらに、図５および図６における各実施形態は、専用ラインバスによって互いに接続された半導体素子の２つ以上の別々のグループが、図５にも同様に備えられる程度に互換性がある。図６に備えられる、第１の専用ラインバスおよび第２の専用ラインバスをそれぞれ有する半導体素子のグループの個数は異なっていてよい。

本発明によるプリント回路基板の半導体素子の配置によって、電子素子は、特に８００メガヘルツを超える高いクロック周期において、高い信頼性で動作可能となる。従来のメモリモジュールにおいて、プリント回路基板領域に平行して分岐ノードから比較的長い距離を伸びている比較的長いライン分岐は、半導体素子の第１のコンタクト接続部同士、および半導体素子の第２のコンタクト接続部同士が空間的に近接しているため、不要である。
〔従来技術文献〕
ＤＥ ４２３２２６７
ＪＰ １１−２８９０４７
ＤＥ １００１９４８３

符号の説明

１ 半導体素子
２ プリント回路基板
２ａ 第１の主領域
２ｂ 第２の主領域
３ 電子素子
４ 外側領域
６ 第１のコンタクト接続部
７ 第２のコンタクト接続部
１１ 第１の半導体素子
１２ 第２の半導体素子
１３ 導体トラック面
１４ 導体トラック
１５；１５’ 第１のラインバス
１６ａ；２６ａ 第１のコンタクトホール充填材
１６ｂ；２６ｂ 第２のコンタクトホール充填材
２５；２５’ 第２のラインバス
３０ コンタクトストリップ
３０ａ 第１の縁
３１ａ；３１ｂ 第２の縁
３４ 駆動回路
３５、４０ 半導体素子のグループ
３６ 制御線
３７ 終端レジスタ
３８ データ線
３９ アドレス線
５０ 別の半導体素子
６０ 無線素子素子
Ａ 第１の縁
ａ，ｂ 側方寸法
Ｂ 第２の縁
ｘ 第１の方向
ｙ 第２の方向
ｚ 別の方向

本発明による電子素子の概略平面図である。 半導体素子の概略透視図である。 図１に示されている本発明による電子素子の概略部分断面図である。 図３の詳細を示す図である。 本発明による電子素子の一実施形態を示す図である。 本発明による電子素子の別の実施形態を示す図である。

Claims (33)

1. 少なくとも１つのプリント回路基板（２）と、互いに同型である複数の半導体素子（１；１１、１２）とを備えた電子素子（３）であって、
   上記プリント回路基板（２）は、第１の主領域（２ａ）と、当該第１の主領域（２ａ）から離れた位置にある第２の主領域（２ｂ）とを有しており、上記第１の主領域（２ａ）および上記第２の主領域（２ａ）は、第１の方向（ｘ）および第２の方向（ｙ）に沿って広がった構成となっており、
   上記複数の半導体素子（１）は、上記プリント回路基板（２）の上記第１の主領域（２ａ）に配置された第１の半導体素子（１１）と、上記プリント回路基板（２）の上記第２の主領域（２ｂ）に配置された第２の半導体素子（１２）とを有しており、
   各半導体素子（１；１１、１２）は、上記半導体素子の第１の縁（Ａ）から、上記半導体素子の対向した第２の縁（Ｂ）まで広がる、上記プリント回路基板に面した外側領域（４）を有しており、
   各半導体素子（１）は、上記外側領域（４）内において、複数のコンタクト接続部（６、７）を有しており、該複数のコンタクト接続部（６、７）は、２つの群を構成しており、
   各半導体素子の上記外側領域（４）内における上記第１の縁（Ａ）に近接した位置に、第１の上記コンタクト接続部（６）からなる１つの上記群が配置されており、各半導体素子の上記外側領域（４）内における上記第２の縁（Ｂ）に近接した位置に、第２の上記コンタクト接続部（７）からなる１つの上記群が配置されており、
   上記半導体素子（１１、１２）の上記第１の縁（Ａ）および上記第２の縁（Ｂ）が、上記第２の方向（ｙ）に対して平行に伸びるように、かつ上記第２の半導体素子（１２）の上記第１の縁（Ａ）が、上記第１の半導体素子（１１）の上記第１の縁（Ａ）とは逆の方向を向くように、上記半導体素子（１；１１、１２）は上記プリント回路基板（２）上で配列しており、
   上記プリント回路基板（２）の上記第２の主領域（２ｂ）における各第２の半導体素子（１２）は、上記プリント回路基板（２）の上記第１の主領域（２ａ）において上記第１の方向（ｘ）に沿って互いに並んで配置された第１の半導体素子（１１）と第１の半導体素子（１１）との間に位置するように、かつ、上記プリント回路基板（２）の或る１つの上記第２の半導体素子のベース領域（２２）が、上記第１の方向（ｘ）に沿って、上記プリント回路基板（２）上の複数の第１の半導体素子（１）のベース領域（２１）と重なるように、上記複数の半導体素子（１；１１、１２）は、上記第１の方向（ｘ）に沿って互いにずれるように並べられており、
   上記プリント回路基板（２）の上記主領域に平行な方向において、それぞれ、上記第２の半導体素子（１２）の上記第１のコンタクト接続部（６）の上記群が、上記第１の半導体素子（１１）の上記第１のコンタクト接続部（６）の上記群と合致しており、上記第２の半導体素子（１２）の上記第２のコンタクト接続部（７）の上記群が、上記第１の半導体素子（１１）の上記第２のコンタクト接続部（７）の上記群と合致している、ことを特徴とする電子素子（３）。
2. 上記プリント回路基板（２）内において、
   上記プリント回路基板（２）の一方の主領域（２ｂ）上にある２つの第１の半導体素子（１１）間の中央に配置されている、一方の第２の半導体素子（１２）の上記第１のコンタクト接続部（６）が、一方の上記２つの第１の半導体素子（１１）の上記第１のコンタクト接続部（６）と短絡しており、
   上記と同一の第２の半導体素子（１２）の上記第２のコンタクト接続部（７）が、上記２つの第１の半導体素子（１１）の他方の上記第２のコンタクト接続部（７）と短絡していることを特徴とする請求項１に記載の電子素子。
3. 上記プリント回路基板（２）は、１つの第１のラインバス（１５）と１つの第２のラインバス（２５）とを形成する複数の導体トラック（１４）を備えており、
   上記第１のラインバス（１５）が、上記複数の半導体素子の全ての上記半導体素子（１；１１、１２）の上記第１のコンタクト接続部（６）を相互接続しており、
   上記第２のラインバス（２５）が、上記複数の半導体素子の全ての上記半導体素子（１；１１、１２）の上記第２のコンタクト接続部（７）を相互接続していることを特徴とする請求項１または請求項２に記載の電子素子。
4. 上記第１のラインバス（１５）は、上記プリント回路基板（２）内に配置されたコンタクトホール充填材（１６ａ、１６ｂ）を有しており、
   上記コンタクトホール充填材（１６ａ、１６ｂ）によって、上記プリント回路基板における互いに対向する２つの主領域（２ａ、２ｂ）上に配置された上記第１の半導体素子（１１）および上記第２の半導体素子（１２）の第１のコンタクト接続部（６）の上記群グループとのコンタクトが形成されていることを特徴とする請求項３に記載の電子素子。
5. 上記第２のラインバス（１５）は、上記プリント回路基板（２）内に配置されたコンタクトホール充填材（２６ａ、２６ｂ）を有しており、
   上記コンタクトホール充填材（２６ａ、２６ｂ）によって、上記プリント回路基板における互いに対向する２つの主領域（２ａ、２ｂ）上に配置された上記第１の半導体素子（１１）および上記第２の半導体素子（１２）の第２のコンタクト接続部（７）の上記グループとのコンタクトが形成されていることを特徴とする請求項３または４に記載の電子素子。
6. 各第２の半導体素子（１２）は、上記第１の方向（ｘ）に沿って、２つの第１の半導体素子（１１）間における距離（ｂ）を超えて延設されており、第２の半導体素子の各ベース領域（２２）は、その２つの第１の半導体素子（１１）のベース領域（２１）と一領域で重なり合っており、
   重なり合っている上記領域が、各第１の半導体素子（１１）の上記ベース領域（２１）の半分未満の大きさであることを特徴とする請求項１〜５のいずれか１項に記載の電子素子。
7. 上記第２の半導体素子（１２）は、上記プリント回路基板上において、上記第２の方向（ｙ）に対して、上記第１の半導体素子（１１）と同位置に配置されている、請求項１〜請求項６のいずれか１項に記載の電子素子。
8. 上記プリント回路基板（２）は、複数の導体トラック面（１３）を備えた多層プリント回路基板であって、
   上記第１のラインバス（１５）および上記第２のラインバス（２５）が、少なくとも１つの内部導体トラック面（１３）内に伸びている、請求項３〜７のいずれか１項に記載の電子素子。
9. 上記多層プリント回路基板（２）内に配置された上記ラインバス（１５、２５）は、それぞれ、
   上記第１の半導体素子（１１）へと伸びる第１のコンタクトホール充填材（１６ａ、２６ａ）と、
   上記第２の半導体素子（１２）へと伸びる第２のコンタクトホール充填材（１６ｂ、２６ｂ）とを有していることを特徴とする請求項８に記載の電子素子。
10. 上記ラインバス（１５、２５）の上記第１のコンタクトホール充填材（１６ａ、２６ａ）および上記第２のコンタクトホール充填材（１６ｂ、２６ｂ）が、上記プリント回路基板（２）の区域内に配置されており、第１の半導体素子（１１）のベース領域（２１）と、第２の半導体素子（１２）のベース領域（２２）とは、上記プリント回路基板（２）内において、それぞれ重なり合っていることを特徴とする請求項８または９に記載の電子素子。
11. 上記第１のラインバス（１５）の上記第１のコンタクトホール充填材（１６ａ）および上記第２のコンタクトホール充填材（１６ｂ）が、上記プリント回路基板（２）の区域内に配置されており、第１の半導体素子（１１）の第１のコンタクト接続部（６）の上記群が、それぞれ、上記プリント回路基板（２）内において、第２の半導体素子（１２）の第１のコンタクト接続部（６）の上記群と横方向に合致して配置されていることを特徴とする請求項８〜１０のいずれか１項に記載の電子素子。
12. 上記第２のラインバス（２５）の上記第１のコンタクトホール充填材（２６ａ）および上記第２のコンタクトホール充填材（２６ｂ）が、上記プリント回路基板（２）の区域内に配置されており、上記プリント回路基板（２）内において、第１の半導体素子（１１）の第２のコンタクト接続部（７）の上記群が、それぞれ、第２の半導体素子（１２）の第２のコンタクト接続部（７）の上記群と横方向に合致して配置されていることを特徴とする請求項８〜１１のいずれか１項に記載の電子素子。
13. 上記プリント回路基板は、コンタクトストリップ（３０）を有しており、
    上記コンタクトストリップ（３０）は、上記プリント回路基板（２）の第１の縁（３０ａ）にて上記第１の方向（ｘ）に沿って伸びていて、かつ上記第１の方向（ｘ）に沿って並んだ複数のコンタクト（３２）を有していることを特徴とする請求項１〜１２のいずれか１項に記載の電子素子。
14. 上記プリント回路基板（２）が、互いに離れた２つの第２の縁（３１ａ、３１ｂ）を２つ備えており、
    上記２つの第２の縁（３１ａ、３１ｂ）間には、上記プリント回路基板（２）の上記第１の縁（３０ａ）が伸びていることを特徴とする請求項１３に記載の電子素子。
15. 上記半導体素子（１）は、上記プリント回路基板（２）における互いに対向する２つの主領域（２ａ、２ｂ）において、上記コンタクトストリップ（３０）と平行して上記第１の方向（ｘ）に沿って互いにずれるように並んでおり、
    上記ラインバス（１５、２５）は、上記プリント回路基板（２）の一区域に伸びており、
    上記プリント回路基板（２）の上記区域の長さが、上記プリント回路基板（２）の上記２つの第２の縁（３１ａ、３１ｂ）間の距離の少なくとも８０パーセントの長さに相当することを特徴とする請求項１３または１４に記載の電子素子。
16. 上記素子（３）は、半導体素子（１）で構成された少なくとも２つのグループ（３５、４０）を有しており、
    各グループ（３５、４０）の上記半導体素子（１）は、それぞれ、上記プリント回路基板（２）の上記２つの主領域（２ａ、２ｂ）の区域内において、互いに重なり合うように配置されていると共に、それぞれ、第１のラインバス（１５、１５’）および第２のラインバス（２５、２５’）によって互いに接続されている、請求項１３〜１５のいずれか１項に記載の電子素子。
17. 半導体素子（１）の各グループ（３５、４０）の上記ラインバスが、
    それぞれ、上記プリント回路基板（２）の２つの第２の縁（３１ａ、３１ｂ）間にある中心区域において始端し、
    それぞれ、上記プリント回路基板の上記２つの第２の縁（３１ａ、３１ｂ）の１つの付近において終端していることを特徴とする請求項１６に記載の電子素子。
18. 各上記ラインバスが、駆動回路（３４）に接続されていることを特徴とする請求項３〜１７のいずれか１項に記載の電子素子。
19. 各上記ラインバスが、最後の半導体素子のコンタクト接続部において終端していることを特徴とする請求項３〜１８のいずれか１項に記載の電子素子。
20. 各上記ラインバスが、終端レジスタ（３７）において終端していることを特徴とする請求項３〜１８のいずれか１項に記載の電子素子。
21. 上記ラインバスが、それぞれ、制御線（３６）およびアドレス線（３９）を備えている、請求項３〜２０のいずれか１項に記載の電子素子。
22. 上記半導体素子（１）は、上記ラインバス（１５、２５）の上記導体トラック（１４）によって互いに平行に接続されていることを特徴とする請求項３〜２１のいずれか１項に記載の電子素子。
23. 上記プリント回路基板（２）は、各半導体素子（１；１１、１２）に対して別々のデータライン（３８）を備えており、
    上記データライン（３８）に各半導体素子が接続されていることを特徴とする請求項１〜２２のいずれか１項に記載の電子素子。
24. 上記プリント回路基板（２）の上記第１の主領域（２ａ）または第２の主領域（２ｂ）に実装された各第１の半導体素子（１１）および第２の半導体素子（１２）は、それぞれ、別の半導体素子（５０）を少なくとも１つ備えていることを特徴とする請求項１〜２３のいずれか１項に記載の電子素子。
25. 上記半導体素子（１；１１、１２、５０）は、パッケージされた半導体チップであることを特徴とする請求項１〜２４のいずれか１項に記載の電子素子。
26. 上記半導体素子（１；１１、１２、５０）が、それぞれ、集積半導体メモリを備えている、請求項１〜２５のいずれか１項に記載の電子素子。
27. 上記集積半導体メモリが、揮発性読み出し／書き込みメモリであることを特徴とする請求項２６に記載の電子素子。
28. 上記半導体素子（１；１１、１２）が、横寸法（ａ）と、該横寸法（ａ）よりも大きい横寸法（ｂ）とを有する正方形ではない形状のベース領域を備えており、
    上記半導体素子の上記第１の縁（Ａ）および上記第２の縁（Ｂ）は、それぞれ、上記横寸法（ｂ）をあらかじめ規定しており、
    上記第１の縁（Ａ）と上記第２の縁（Ｂ）との間の距離は、上記横寸法（ａ）と一致していることを特徴とする請求項１〜２７のいずれか１項に記載の電子素子。
29. 上記全ての半導体素子（１；１１、１２）の構造が互いに同一であり、
    上記全ての半導体素子（１；１１、１２）の上記第１のコンタクト接続部（６）が互いに同一であり、
    上記全ての半導体素子（１；１１、１２）の上記第２のコンタクト接続部（７）が互いに同一であることを特徴とする請求項１〜２８のいずれか１項に記載の電子素子。
30. 上記電子素子（３）がメモリモジュールであることを特徴とする請求項１〜２９のいずれか１項に記載の電子素子。
31. 上記電子素子が、無線素子（６０）のメモリユニットである、請求項１〜２９のいずれか１項に記載の電子素子。
32. 次の工程（ａ）と工程（ｂ）とを含む、電子素子（３）を製造するための方法であって、
    工程（ａ）；
    第１の主領域（２ａ）と、当該第１の主領域から離れた第２の主領域（２ｂ）とを有し、上記主領域が第１の方向（ｘ）および第２の方向（ｙ）に沿って広がっており、上記主領域上に半導体素子を実装可能であるプリント回路基板（２）を準備するとともに、互いに同型である複数の半導体素子（１；１１、１２）を準備する工程であって、
    −各半導体素子（１）は、当該半導体素子（１）の第１の縁（Ａ）から、当該半導体素子の対向する第２の縁（Ｂ）まで伸びる外側領域（４）を有しており、且つ、上記外側領域（４）の区域内に上記外側領域（４）上において２つの群で構成される複数のコンタクト接続部（６、７）が形成されており、
    −第１のコンタクト接続部（６）の１つの上記群が、それぞれ、上記半導体素子の上記第１の縁（Ａ）に近接して配置される上記半導体素子の上記外側領域（４）の一区域内に配置され、かつ第２のコンタクト接続部（７）の１つの上記群が、それぞれ、上記半導体素子の上記第２の縁（Ｂ）に近接して配置される上記半導体素子の上記外側領域（４）の一区域内に配置され、
    工程（ｂ）；
    上記複数の半導体素子のうちの第１の半導体素子（１１）を、上記第１の主領域（２ａ）上に実装するように、且つ、上記複数の半導体素子のうちの第２の半導体素子（１２）を、上記プリント回路基板（２）の上記第２の主領域（２ｂ）上に実装するように、上記プリント回路基板（２）上に上記半導体素子（１；１１、１２）を実装する工程であって、
    −上記全ての半導体素子（１；１１、１２）における上記第１の縁（Ａ）および上記第２の縁（Ｂ）を、上記第２の方向（ｙ）に沿って平行に伸びるように、且つ、上記第２の半導体素子（１２）の上記第１の縁（Ａ）を、上記第１の半導体素子（１１）の上記第１の縁（Ａ）とは逆の方向を向くようにして、
    −上記プリント回路基板（２）の上記第２の主領域（２ｂ）における各第２の半導体素子（１２）は、上記プリント回路基板（２）の上記第１の主領域（２ａ）において上記第１の方向（ｘ）に沿って互いに並んで配置された第１の半導体素子（１１）と第１の半導体素子（１１）との間に位置するように、かつ、上記プリント回路基板（２）の或る１つの上記第２の半導体素子のベース領域（２２）が、上記第１の方向（ｘ）に沿って、上記プリント回路基板（２）上の複数の第１の半導体素子（１）のベース領域（２１）と重なるようにして、
    −上記第１の半導体素子（１１）と第１の半導体素子（１１）との間に位置する第２の半導体素子（１２）における第１のコンタクト接続部（６）の上記群を、当該第１の半導体素子（１１）と第１の半導体素子（１１）とのうちの一方の第１の半導体素子（１１）にある第１のコンタクト接続部（６）の上記群と合致させ、上記第２の半導体素子（１２）の上記第２のコンタクト接続部（７）の上記群を、当該第１の半導体素子（１１）と第１の半導体素子（１１）とのうちの他方の第１の半導体素子（１１）にある第２のコンタクト接続部（７）の上記群と合致させる、方法。
33. 請求項１〜請求項３１のいずれか１項に記載の電子素子（３）が、上記方法によって製造される、請求項３２に記載の方法。

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