DE10019483A1

DE10019483A1 - Halbleiterbauelement mit mehreren Halbleiterchips

Info

Publication number: DE10019483A1
Application number: DE10019483A
Authority: DE
Inventors: Harry Hedler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-04-19
Filing date: 2000-04-19
Publication date: 2001-10-31
Also published as: WO2001080317A1

Abstract

Es wird ein Halbleiterbauelement vorgeschlagen, das in einer ersten Variante auf einem Trägersubstrat zumindest einen Chipstapel aus jeweils zumindest zwei übereinanderliegenden Halbleiterchips, insbesondere Speicherchips, aufweist. Die Halbleiterchips des Chipstapels sind hierbei versetzt aufeinander angeordnet. Jeder Halbleiterchip eines Chipstapels ist über elektrische Verbindungen mit den Leiterzügen des Trägersubstrates verbunden. Alternativ ist ein anderes Halbleiterbauelement vorgesehen, bei dem auf dem Trägersubstrat zumindest ein Chipverbund aus wenigstens drei Halbleiterchips angeordnet ist, bei dem die Halbleiterchips in zwei übereinanderliegenden Ebenen derart angeordnet sind, daß die Halbleiterchips der einen Ebene mit den Halbleiterchips der anderen Ebene überlappen. Auch hierbei ist jeder Halbleiterchip des Chipverbundes elektrisch mit den Leiterzügen des Trägersubstrates verbunden.

Description

Die Erfindung betrifft ein Halbleiterbauelement mit mehreren Halbleiterchips, insbesondere mit Speicherchips.

Speicherbauelemente, die beispielsweise für den Einsatz in einem PC vorgesehen sind, werden üblicherweise in Form von sogenannten Modulen hergestellt. Derartige Module sind bezüg lich ihrer elektrischen Anschlüsse, bezüglich der räumlichen Anordnung der elektrischen Anschlüsse sowie bezüglich ihrer Abmaße standardisiert. Das Speichervolumen eines derartigen Modules mit einer vorgegebenen geometrischen Größe ist somit abhängig von dem Speicherinhalt eines jeden einzelnen Halb leiterchips und der Anzahl der auf dem Modul angeordneten Halbleiterchips. Bei aus dem Stand der Technik bekannten Mo dulen ist eine Vielzahl an identisch ausgebildeten Halblei terchips nebeneinander auf einem Substrat angeordnet. Das Substrat kann beispielsweise aus einer Keramik bestehen und weist eine Leiterzugstruktur auf, die einerseits mit den äu ßeren Anschlüssen des Modules verbunden ist und andererseits eine elektrische Verbindung zu jedem einzelnen der auf dem Substrat angeordneten Halbleiterchips herstellt.

Es besteht nun das Bedürfnis, das Speichervolumen eines der artigen, bekannten Modules weiter zu erhöhen. Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, ein Halbleiter bauelement mit mehreren Halbleiterchips bereitzustellen, bei dem bei gleichen geometrischen Abmessungen gegenüber einem konventionellen Modul ein wesentlich höheres Speichervolumen erzielbar ist.

Diese Aufgabe wird mit den Merkmalen des Patentanspruches 1 sowie mit den Merkmalen des Patentanspruches 8 gelöst.

Zur Lösung dieser Aufgabe schlägt die Erfindung ein Halblei terbauelement mit einem mit Leiterzügen versehenen Trägersub strat und mit zumindest einem Chipstapel aus jeweils zumin dest zwei übereinanderliegenden Halbleiterchips, insbesondere Speicherchips, vor, wobei die Halbleiterchips eines Chipsta pels versetzt aufeinander angeordnet sind und wobei jeder Halbleiterchip eines Chipstapels über elektrische Verbindun gen mit den Leiterzügen des Trägersubstrates verbunden ist.

Die Erfindung ermöglicht somit ein Halbleiterbauelement, also ein Speichermodul, bei welchem aufgrund eines preiswerten "Chipstapelns" bei nur geringer Erhöhung der Herstellkosten die Speicherinhalte wesentlich vergrößert werden können. Die Vergrößerung des Speichervolumens geht hierbei nicht mit ei ner Vergrößerung des Trägersubstrates umher. Durch das Sta peln mehrerer Halbleiterchips übereinander erhöht sich das Volumen eines Modules lediglich um die Volumina der überein ander angeordneten Halbleiterchips.

Weiterhin entschärft die Erfindung ein Grundproblem beim As semblieren von (relativ großen) Speicherchips auf einem Trä gersubstrat aufgrund eines großen Unterschiedes der thermi schen Längenausdehnungskoeffizienten der innerhalb eines Halbleiterbauelementes verwendeten Komponenten. Während Sili zium einen Ausdehnungskoeffizienten von 3 ppm/K aufweist, be trägt der thermische Längenausdehnungskoeffizienten eines aus Keramik bestehenden Trägersubstrates oder eines Printed Cir cuit Boards zwischen 15 bis 18 ppm/K. Insbesondere dann, wenn Halbleiterchips, die jeweils bereits in ein Gehäuse einge bracht sind, übereinander gestapelt werden, können Probleme aufgrund der unterschiedlichen thermischen Längenausdehnungs koeffizienten auftreten, die die Zuverlässigkeit des Halblei terbauelementes stark beeinträchtigen können. Um die Anforde rungen hinsichtlich thermischer Wechselbeanspruchungen zu er füllen, müßten deshalb verschiedene Pufferelemente oder Schichten in dem Halbleiterbauelement vorgesehen werden. Hierdurch würde die Herstellung des Halbleiterbauelementes aufwendiger und teurer. Abgesehen davon würde sich das Volu men des Halbleiterbauelementes stark vergrößern. Die Erfin dung umgeht dieses Problem, indem eine Mehrzahl an Halblei terchips direkt übereinander gestapelt wird. Somit sind keine Elemente und Vorkehrungen zur thermischen Anpassung nötig.

Das Versetzen jeweils übereinanderliegender Halbleiterchips findet hierbei nur in eine Richtung statt. Es entsteht quasi ein "schräger Chipstapel". Sind mehrere Chipstapel nebenein ander angeordnet, so sind die jeweiligen Halbleiterchips der nächsten Lage des Chipstapels um den gleichen Abstand und in der gleichen Richtung versetzt. Es entstehen somit "parallel verlaufende, schräge Chipstapel".

Vorteilhafte Ausgestaltungen dieser Variante ergeben sich aus den untergeordneten Patentansprüchen 2 bis 7, die nachfolgend weiter erläutert werden.

Vorteilhafterweise weisen die Halbleiterchips auf der von dem Substrat abgewandten Seite eine eine Busstruktur bildende Leiterzug-struktur auf. Diese wird vorzugsweise in Dünnfilm technik realisiert und wird im wesentlichen dazu genutzt, ei ne logische Entflechtung der Leiterführung zu erzielen. Hier durch kann darauf verzichtet werden, jeden Halbleiterchip ei nes Chipstapels mittels einer aufwendigen Verbindungstechno logie direkt mit den Leiterzügen des Trägersubstrates zu ver binden.

Vorteilhafterweise sind jeweilige Leiterzugstrukturen zweier übereinanderliegender Halbleiterchips über zumindest eine Drahtverbindung elektrisch miteinander verbunden. Die Leiter zugstruktur dient vor allem dem "Durchschleifen" eines Signa les für nicht direkt mit dem Trägersubstrat in Kontakt ste henden Halbleiterchips. Die Wahl, zu welchem Halbleiterchip Signale übertragen werden sollen, erfolgt über einen soge nannten "Chip-Select". Hierbei werden Steuerleitungen mit ei nem Signal beaufschlagt, wodurch gezielt jeder einzelne Halbleiterchip angesprochen werden kann. Besteht die Busstruktur beispielsweise aus vier Steuerleitungen und zwölf Datenlei tungen, werden insgesamt 16 Drahtverbindungen zwischen zwei übereinanderliegenden Halbleiterchips benötigt. Es ist zu sätzlich eine direkte elektrische Verbindung zwischen den Halbleiterchips denkbar, aber nicht zwingend notwendig, da diese auch über die Busstruktur hergestellt weden könnte. Un ter der elektrischen Verbindung wird hierbei verstanden, daß die aktiven Bauelemente der jeweiligen Halbleiterchips Signa le miteinander austauschen.

Vorteilhafterweise ist die Leiterzugstruktur des mit dem Trä gersubstrat in Kontakt stehenden Halbleiterchips mit den Lei terzügen des Substrates über zumindest eine Drahtverbindung elektrisch miteinander verbunden. Normalerweise entspricht die Anzahl dieser Drahtverbindungen der Anzahl der Drahtver bindungen zweischen zwei Halbleiterchips.

Als Drahtverbindung wird vorteilhafterweise ein einfacher Bonddraht verwendet. Aufgrund der stufenförmigen Struktur ei nes Chipstapels können jeweils übereinanderliegende Halblei terchips über Bonddrähte miteinander verbunden werden. Es sind somit bekannte Herstellungsverfahren anwendbar.

Vorteilhafterweise ist auf dem obersten Halbleiterchip eines Chipstapels ein Wärmeverteiler angeordnet. Sind mehrere Chip stapel nebeneinander auf dem Trägersubstrat angeordnet, so kann für jeden Chipstapel ein eigener Wärmeverteiler vorgese hen sein. Weisen die Chipstapel jedoch die gleiche Anzahl an Halbleiterchips auf, so kann aufgrund der gleichen Höhe der Chipstapel ein einziger Wärmeverteiler verwendet werden. An den Stellen der Drahtverbindungen des obersten Halbleiter chips muß der Wärmeverteiler eine Aussparung aufweisen, in der die Drahtverbindung verlaufen kann.

Zur Erhöhung des Speichervolumens ist auf beiden Hauptseiten des Substrates jeweils zumindest ein Chipstapel vorgesehen.

Vorteilhafterweise liegen die Chipstapel symmetrisch bezüg lich des Trägersubstrates. Es versteht sich von selbst, daß das Trägersubstrat im Falle eines beidseitigen Anbringens von Chipstapeln auf seinen Hauptseiten jeweils Leiterzüge auf weist. Diese können über Durchkontaktierungen elektrisch mit einander verbunden sein.

In einer alternativen Variante schlägt die Erfindung ein Halbleiterbauelement vor mit einem mit Leiterzügen versehenen Trägersubstrat und mit zumindest einem auf dem Trägersubstrat angeordneten Chipverbund aus wenigstens drei Halbleiterchips, bei dem die Halbleiterchips in zwei übereinanderliegenden Ebenen angeordnet sind, wobei die Halbleiterchips der einen Ebene mit den Halbleiterchips der anderen Ebene überlappen und wobei jeder Halbleiterchip des Chipverbundes elektrisch mit den Leiterzügen des Trägersubstrates verbunden ist.

Das Halbleiterbauelement gemäß der zweiten Variante schlägt also vor, einen Chipverbund, welcher lediglich aus zwei Ebe nen besteht, auf ein Trägersubstrat zu montieren. Die Halb leiterchips der beiden Ebenen sind dabei derart gegeneinander versetzt, daß jeder Halbleiterchip der einen Ebene mit zwei Halbleiterchips der anderen Ebene überlappt. Hierdurch ist es möglich, alle Halbleiterchips eines Chipverbundes elektrisch miteinander zu verbinden. Die elektrische Verbindung aller Halbleiterchips zu einem Chipverbund kann dabei noch vor dem Aufbringen auf das Trägersubstrat auf Silizium-Ebene, das heißt auf Wafer-Ebene, erfolgen. Anschließend kann der zumin dest eine Chipverbund auf das Trägersubstrat montiert und mit diesem elektrisch verbunden werden. Über das Trägersubstrat wird dann ein elektrischer Kontakt, zum Beispiel zu einer Leiterplatine, erzeugt.

Vorteilhafte Ausgestaltungen der zweiten Variante ergeben sich aus den untergeordneten Ansprüchen 9 bis 17.

Demgemäß weisen die Halbleiterchips in einer vorteilhaften Ausgestaltung zumindest auf einer ihrer Hauptseiten eine eine Busstruktur bildende Leiterzugstruktur auf. Somit muß nicht jeder einzelne Halbleiterchip direkt elektrisch mit den Lei terzügen des Trägersubstrates verbunden werden. Es ist aus reichend, zum Beispiel lediglich zwei Halbleiterchips eines Chipverbundes elektrisch mit den Leiterzügen direkt zu ver binden. Aufgrund der Busstruktur der Leiterzugstruktur kann selektiv jeder gewünschte Chip angesteuert werden und mit diesem Daten ausgetauscht werden.

Vorzugsweise sind die Leiterzugstrukturen der Halbleiterchips beider Ebenen des Chipverbundes einander zugewandt. Weiterhin ist es vorteilhaft, die Leiterzugstrukturen jeweils zweier überlappender Halbleiterchips mittels elektrisch leitender Verbindungselemente miteinander zu verbinden. Als Verbin dungselemente können beispielsweise Lotkugeln (zum Beispiel Lotbumps, Polymerbumps) vorgesehen werden. Es ist somit mög lich, die Halbleiterchips der beiden Ebenen eines Chipverbun des im Flip-Chip-Verfahren miteinander zu verbinden. Bei den Lotkugeln handelt es sich um ein unelastisches Verbindungs element, welches auf einfache Weise billig herzustellen ist. Mit einem einzigen Verfahrensschritt können alle Verbindungen des Halbleiterchips bzw. des Chipverbundes hergestellt wer den. Im Sinne der oben genannten Busstruktur sind "verschlun gene" Leiterbahnen abwechselnd durch die eine, dann durch die andere Ebene hindurch geführt. Hierbei wird über die Leiter zugstruktur eines jeden Halbleiterchips lediglich ein Signal "durchgeschleift". Der Zustand der aktiven Bauelemente eines Halbleiterchips muß sich bei einem Durchschleifen eines Si gnales nicht zwangsläufig ändern. Jeweils zwei sich überlap pende Halbleiterchips können auch direkt elektrisch miteinan der verbunden sein. Es wird hierbei darunter verstanden, daß die aktiven Strukturen der beiden Halbleiterchips Informatio nen miteinander austauschen können.

In einer weiteren vorteilhaften Ausgestaltung ist wenigstens ein Halbleiterchip des Chipverbundes mit Leiterzügen des Trä gersubstrates über elastische Drahtverbindungen elektrisch verbunden. In der Regel werden zwei Halbleiterchips mit dem Trägersubstrat elektrisch verbunden sein. Der eine Halblei terchip stellt dann den Eingang des Bussystems dar, während der andere Halbleiterchip den Ausgang darstellt.

Es ist weiterhin zweckmäßig, als Abschluß derjenigen Ebene des Chipverbundes, die von dem äußersten Chip der anderen Ebene überragt wird, einen in der Größe an der äußersten Chip der anderen Ebene angepaßten Halbleiterchip vorzusehen. Die ser Halbleiterchip übernimmt in erster Linie die Aufgabe für mechanische Stabilität des äußersten Halbleiterchips des Chipverbundes zu sorgen. Dieser sogenannte "Dummy"-Halblei terchip braucht somit keine elektrische Funktion zu haben, das heißt er braucht keine aktiven Bauelemente aufzuweisen. Andererseits ist es natürlich denkbar, auch den Dummy-Halb leiterchip als funktionsfähigen Speicherchip vorzusehen, wel cher dann gegenüber den übrigen Halbleiterchips lediglich in etwa die halbe Größe aufweisen würde. Der Dummy- Halbleiterchip kann hierbei an beiden Enden des Chipverbundes vorgesehen sein oder auch nur auf einer einzigen Seite.

Zur weiteren Erhöhung des Speichervolumens wird vorteilhaf terweise auf beiden Hauptseiten des Trägersubstrates jeweils zumindest ein Chipverbund vorgesehen. Es versteht sich von selbst, daß das Trägersubstrat in diesem Fall auf beiden Hauptseiten eine Leiterzugstruktur aufweisen muß. Es ist selbstverständlich denkbar, daß die Leiterzugstrukturen mit tels Durchkontaktierungen elektrisch in Verbindung stehen.

Eine weitere Erhöhung des Speichervolumens wird dadurch er möglicht, daß zumindest zwei Chipverbunde aufeinander ange ordnet sind. Die Halbleiterchips der aneinanderliegenden Ebe nen unterschiedlicher Chipverbunde können dabei deckungs gleich oder versetzt angeordnet sein. Um eine hohe mechanische Stabilität des gesamten Halbleitermodules zu erzielen, bietet es sich vorteilhafterweise an, die Chipverbunde ver setzt aufeinander anzuordnen, so daß eine Art regelmäßiges Raster entsteht.

In einer weiteren Ausgestaltung der zweiten Variante der Er findung ist auf dem zumindest einen Chipverbund ein Wärmever teiler vorgesehen. Die elastischen Drahtverbindungen sind zu dem vorteilhafterweise von einer Vergußmasse umgeben, so daß diese vor einer mechanischen Beschädigung geschützt sind.

Die bei beiden Varianten prinzipiell notwendige Umverdrah tung, das heißt Leiterzugstruktur auf den Halbleiterchips wird vorteilhafterweise in Dünnfilmtechnik realisiert. Die Leiterzugstrukturen dienen in erster Linie dazu, eine logi sche Entflechtung der Leiterführung zu erzielen.

Anhand der nachfolgenden Figuren werden weitere Vorteile und Ausgestaltungsvarianten der Erfindung näher erläutert. Es zeigen:

Fig. 1 ein Beispiel gemäß der ersten Ausführungsva riante der Erfindung,

Fig. 2 einen Chipverbund, der in der zweiten Varian te der Erfindung zum Einsatz kommt,

Fig. 3 ein erstes Ausführungsbeispiel gemäß der zweiten Variante der Erfindung,

Fig. 4 ein zweites Ausführungsbeispiel gemäß der zweiten Variante der Erfindung,

Fig. 5 ein drittes Ausführungsbeispiel gemäß der zweiten Variante der Erfindung,

Fig. 6 bis 8 ein Ausführungsbeispiel einer Leiterzugstruk tur gemäß der zweiten Variante der Erfindung,

Fig. 9a, 9b die Anordnung von Verbindungselementen auf der erfindungsgemäßen Leiterzugstruktur gemäß den Fig. 6 bis 8 und

Fig. 10a, 10b die Anordnung der Verbindungselemente in ei nem erfindungsgemäßen Chipverbund.

Die Fig. 1 zeigt ein Ausführungsbeispiel der Erfindung gemäß der ersten vorgeschlagenen Variante. Auf einem Trägersubstrat 100 sind auf einer ersten Hauptseite 102 acht Chipstapel 101 angeordnet. Selbstverständlich können auch mehr oder weniger als die acht gezeigten Chipstapel auf dem Trägersubstrat 100 angeordnet sein. Im vorliegenden Ausführungsbeispiel besteht ein Chipstapel 101 aus vier Halbleiterchips 110, 120, 130, 140. Die Halbleiterchips 110, 120, 130, 140 sind jeweils um den gleichen Abstand gegeneinander versetzt angeordnet. Somit bleibt auf den jeweiligen Hauptseiten 112, 122, 132, 142 der Halbleiterchips ein Bereich frei, welcher jeweils eine im Querschnitt nicht sichtbare Leiterzugstruktur 113, 123, 133, 143 aufweist. Die Halbleiterchips beziehungsweise die Leiter zugstrukturen sind über Drahtverbindungen 111, 121, 131, 141 miteinander verbunden. Der unterste Halbleiterchip 110 ist hierbei über die Drahtverbindung 111 mit einer im Querschnitt nicht ersichtlichen Leiterzugstruktur auf dem Trägersubstrat 100 verbunden.

Die Leiterzugstrukturen auf den Hauptseiten der Halbleiter chips übernehmen die Funktion einer Umverdrahtung. Hierbei ist die Umverdrahtung derart gestaltet, daß eine Busstruktur gebildet ist. Dies bedeutet, mehrere durchgehende Leiterzüge erstrecken sich von den Leiterzügen auf dem Trägersubstrat 100 bis zu dem obersten Halbleiterchip 140. Diese Leiter zugstruktur führt somit über alle Halbleiterchips eines je weiligen Chipstapels. Durch das Ansteuern bestimmter Steuerleitungen der Busstruktur wird gezielt ausgewählt, welcher der Halbleiterchips Daten empfangen oder senden soll. Mit an deren Worten bedeutet dies, daß die Halbleiterchips 120, 130, 140 keine direkte Verbindung mit den Leiterzügen des Träger substrates 100 aufweisen. Das Prinzip der als Busstruktur ausgeführten Leiterzugstruktur wird aus den nachfolgenden Ausführungsbeispielen noch weiter ersichtlich werden.

Jeder der auf dem Trägersubstrat 100 angeordneten Chipstapel ist identisch ausgebildet. Jeder Chipstapel besitzt eine gleiche Anzahl an Halbleiterchips. Somit ist es möglich, ei nen Wärmeverteiler auf der obersten Lage der Halbleiterchips aufzubringen. Um die Drahtverbindung 141 hierbei nicht zu be schädigen, weist der Wärmeverteiler 104 an der entsprechenden Stelle eine Aussparung 105 auf. Alternativ wäre auch denkbar, jeden der Chipstapel mit einem separaten Wärmeverteiler aus zuführen. Ein durchgehender Wärmeverteiler weist jedoch den Vorteil auf, daß dieser einen mechanischen Schutz der darun terliegenden Halbleiterchips ermöglicht und weiterhin die Stabilität des Halbleiterbauelementes erhöht.

Zur weiteren Erhöhung des Speichervolumens ist auch auf der zweiten Hauptseite 103 des Trägersubstrates die gleiche An ordnung, bestehend aus acht Chipstapeln 101 aufgebracht. Je nachdem, welches Speichervolumen gefordert ist, können die Chipstapel auch aus weniger als den gezeigten vier Halblei terchips bestehen. Selbstverständlich können auch wesentlich mehr Halbleiterchips übereinander angeordnet werden. Die ein zelnen Halbleiterchips sind über eine Lotschicht 114, 124, 134, 144 untereinander beziehungsweise mit dem Trägersubstrat 100 verbunden. Prinzipiell kann jede erdenkliche Verbindungs technologie verwendet werden.

Die Erfindung gemäß der ersten Variante ermöglicht ein sehr dünnes Halbleiterbauelement, das gleichzeitig ein äußerst ho hes Speichervolumen aufweist. Das Volumen kann dadurch noch verringert werden, daß rückseitengeschliffene Halbleiterchips, das heißt gedünnte Halbleiterchips verwendet werden. Das Halbleiterbauelement läßt dies mit bekannten Herstel lungsverfahren und Technologien herstellen.

Eine Herstellung könnte schichtweise erfolgen. Dies bedeutet, zuerst würden die Halbleiterchips 110 der ersten Ebene auf das Trägersubstrat aufgebracht, zum Beispiel aufgelötet. An schließend wird die elektrische Verbindung (Drahtverbindung 111) zwischen der Leiterzugstruktur 113 und der (nicht er sichtlichen) Leiterzugstruktur des Trägersubstrates 100 her gestellt. Anschließend könnten die Halbleiterchips 110 auf ihre Funktionsfähigkeit überprüft werden. Ist diese gegeben, so wird die zweite Ebene mit den Halbleiterchips 120 aufge bracht. Diese werden, wie in Fig. 1 dargestellt, versetzt aufgebracht, so daß die Leiterzugstruktur 113 ausgespart bleibt. Das Aufbringen kann gleichfalls durch Löten, Kleben oder dergleichen erfolgen. Anschließend erfolgt die Herstel lung der Drahtverbindung 121. Da die Leiterzugstruktur eine Busstruktur aufweist, ist es bereits jetzt möglich, die Halb leiterchips der zweiten Ebene auf ihre Funktionsfähigkeit zu überprüfen. Ist diese bei allen Halbleiterchips gegeben, so kann die dritte und vierte Ebene aufgebracht werden. Ab schließend wird der Wärmeverteiler 104 auf die oberste Ebene des Chipstapels 101 aufgebracht. Das Herstellungsverfahren ist durch einen seriellen Bondprozeß auf einfache Weise aus führbar.

Die Fig. 2 zeigt einen Chipverbund, wie er gemäß der zweiten Variante der Erfindung in einem Speicher-Modul mit einem ho hen Speichervolumen zum Einsatz kommt. Der Chipverbund 10 be steht dabei aus einer Mehrzahl an Halbleiterchips 11 bis 17 usw., die in zwei übereinanderliegenden Ebenen angeordnet sind. Die Halbleiterchips 11, 13, 15, 17 . . . der ersten Ebene überlappen dabei jeweils mit Halbleiterchips 12, 14, 16, . . . der anderen Ebene. Die Halbleiterchips der einen und der an deren Ebene überlappen dabei derart, daß jeder Halbleiterchip - außer denjenigen, die die äußeren Enden bilden - mit zwei Halbleiterchips der jeweils anderen Ebene überlappt. Hierbei überdecken sich die Halbleiterchips der anderen Ebene jeweils mit der gleichen Fläche mit dem Halbleiterchip der einen Ebe ne. Die Anordnung ist quasi symmetrisch. Die einander zuge wandten Hauptseiten der Halbleiterchips 11 bis 17 weisen hierbei erfindungsgemäß eine als Busstruktur ausgeführte Lei terzug-struktur auf. Die Leiterzugstrukturen der jeweils be nachbart in unterschiedlichen Ebenen liegenden Halbleiter chips sind hierbei über Verbindungselemente 71, 72, 81 mit einander verbunden. Die genaue Anordnung der Verbindungsele mente 71, 72, 81 wird in den nachfolgenden Figurenbeschrei bungen näher erläutert werden.

Die Fig. 3 zeigt ein erstes Ausführungsbeispiel eines erfin dungsgemäßen Halbleitermoduls gemäß der zweiten Variante. Auf einem Trägersubstrat 50 sind vier Chipverbunde 10, 20, 30, 40 angeordnet. Da jeder der vier Chipverbunde identisch aufge baut ist, beschränkt sich die nachfolgende Beschreibung auf den Chipverbund 10.

Der Chipverbund 10 weist acht Halbleiterchips 12 bis 19, auf. Diese sind, wie in Fig. 2 dargestellt, in zwei Ebenen ange ordnet. Wie bereits weiter oben ausgeführt überlappen die Halbleiterchips der beiden Ebenen sich in symmetrischer Wei se. Dies ist aufgrund der nachfolgend beschriebenen Leiter zugstruktur, welche sich auf wenigstens einer der Hauptseiten der Halbleiterchips befindet, die bevorzugte Ausgestaltung. Selbstverständlich könnten sich die Halbleiterchips der bei den Ebenen auch in einem anderen Flächenverhältnis überlap pen.

Die Halbleiterchips 13, 15, 17, 19 der ersten Ebene sind mit ihrer Rückseite, das heißt der Seite, die keine aktiven Bau elemente beziehungsweise elektrischen Anschlüsse enthält, mit dem Trägersubstrat 50 über eine Lotschicht 52 verbunden. Die Halbleiterchips 13, 15, 17, 19 können auf das Trägersubstrat 50 gelötet, geklebt oder nach einem beliebigen anderen Ver fahren aufgebracht und befestigt sein.

Lediglich der Halbleiterchip 19 weist eine direkte elektri sche Verbindung mit den (nicht ersichtlichen) Leiterzügen des Trägersubstrates 50 auf. Die elektrische Verbindung ist über eine elastische Drahtverbindung 510 zwischen einem Leiterzug des Trägersubstrat 50 und einem Kontaktpad beziehungsweise einer Leiterbahn der Leiterzugstruktur des Halbleiterchips 19 hergestellt. Die sich jeweils überlappenden Halbleiterchips der beiden Ebenen des Chipverbundes sind über Verbindungsele mente 71, 72, 81 miteinander verbunden. Die Leiterzugstruk tur, die nachfolgend näher erläutert werden wird, weist hier bei eine Busstruktur auf, das heißt die Verbindungselemente 71, 72, 81 stellen nicht zwangsläufig eine elektrische Ver bindung zwischen den aktiven Bauelementen zweier sich über lappender Halbleiterchips her. Vielmehr werden sich abwech selnd durch die sich überlappenden Halbleiterchips verlaufen de Leiterzüge, beginnend mit elastischen Drahtverbindung 510 über den Halbleiterchip 19, Halbleiterchip 18, Halbleiterchip 17, Halbleiterchip 16, Halbleiterchip 15, Halbleiterchip 14, Halbleiterchip 13 bis zu dem Halbleiterchip 12 erzeugt. Auf diese Weise erstrecken sich eine Vielzahl an Leiterzügen von dem Trägersubstrat durch die Halbleiterchips eines Chipver bundes. Die Anzahl der Leiterzüge entspricht hierbei der An zahl der Kontaktpads, die bei allen Halbleiterchips identisch ist. Als Verbindungselemente 71, 72, 81 können Lotbumps oder Polymerbumps vorgesehen sein, die auf einfache und preiswerte Weise herstellbar sind.

Der Chipverbund, der aus rückseitengeschliffenen Halbleiter chips bestehen kann, weist somit eine äußerst geringe Höhe auf. Das Volumen dieses erfindungsgemäßen Halbleiterbauele mentes vergrößert sich somit nur unwesentlich gegenüber den aus dem Stand der Technik bekannten Halbleiterbauelementen. An den Stellen der elastischen Drahtverbindungen 510, 520, die im vorliegenden Ausführungsbeispiel in der Mitte des Trägersubstrates angeordnet sind, ist eine Vergußmasse 51 vorge sehen, die die Drahtverbindungen mechanisch schützt. Selbst verständlich wäre denkbar, die zwischen den Halbleiterchips eines Chipverbundes bestehenden Zwischenräume mit einem nicht leitenden Material aufzufüllen, um auch die Halbleiterchips vor mechanischen Beschädigungen zu schützen.

Weiterhin weist der Chipverbund 10 an seinem zum Rand des Trägermoduls 50 gerichteten Ende einen weiteren Halbleiter chip 57 auf, der mit dem Halbleiterchip 12 bündig abschließt. Der Halbleiterchip 57 übernimmt in erster Linie eine mechani sche Stabilisierung des Halbleiterchips 12. Er muß deshalb nicht zwangsläufig eine elektrische Funktionalität aufweisen. Zwar ist eine Verbindung zu dem Halbleiterchip 12 ebenfalls über Verbindungselemente 71, 72, 81 hergestellt, jedoch wird über diese kein elektrisches Signal geführt. Denkbar wäre na türlich auch, den Halbleiterchip 57 als Speicherchip auszu führen, welcher in etwa die halbe Größe eines regulären Halb leiterchips aufweisen würde.

Im vorliegenden Ausführungsbeispiel sind beidseitig der Hauptseiten des Trägersubstrates 50 jeweils zwei Chipverbunde 10, 20 beziehungsweise 30, 40 aufgebracht. Dies bedeutet, das Trägersubstrat 50 weist auf beiden Hauptseiten eine (aus der Figur nicht ersichtliche) Leiterzugstruktur auf. Diese Lei terzugstrukturen könnten auch mittels Durchkontaktierungen miteinander elektrisch verbunden sein. Das Trägersubstrat 50 weist ferner in der Figur nicht dargestellte elektrische Kon takte auf, mit denen das Halbleiterbauelement zum Beispiel mit einem Printed Circuit Board elektrisch verbunden werden könnte.

In der Fig. 4 ist ein zweites Ausführungsbeispiel gemäß der zweiten Variante der Erfindung dargestellt. Dieses Ausfüh rungsbeispiel unterscheidet sich von der Fig. 3 dadurch, daß auf jeder Hauptseite des Trägersubstrates 50 lediglich ein Chipverbund 10 beziehungsweise 30 aufgebracht ist, die jedoch eine größere Anzahl an Halbleiterchips aufweisen. Die Be schreibung beschränkt sich im nachfolgenden wiederum auf den Chipverbund 10, da der Chipverbund 30 identisch aufgebaut ist. Der Chipverbund 10 weist an beiden Enden elastische Ver bindungen 510a und 510b auf, die jeweils die äußersten Halb leiterchips der unteren Ebene elektrisch mit den Leiterbahnen des Trägersubstrates 50 verbinden. Da die Leiterzugstrukturen auf den Hauptseiten der Halbleiterchips in Form einer Bus struktur realisiert sind, entspricht die elastische Drahtver bindung 510a dem Eingang des Bussystemes, während die Draht verbindung 510b dem Ausgang der Busstruktur entspricht.

Die elastischen Drahtverbindungen 510a, 510b sind wiederum von einer Vergußmasse 51 umgeben und hierdurch mechanisch ge schützt.

In der vorliegenden Fig. 4 ist auch darauf verzichtet wor den, als Abschluß den in Fig. 3 gezeigten mechanischen sta bilisierenden Halbleiterchip 57 vorzusehen. Dies ist im vor liegenden Ausführungsbeispiel auch nicht notwendig, da die untere Ebene des Chipverbundes, welche auf dem Trägersubstrat 50 aufgebracht ist, einen Halbleiterchip mehr aufweist als die obere Ebene des Chipverbundes 10.

Mit der oberen Ebene des Chipverbundes 10, bestehend aus den Halbleiterchips 12, 14, 16, . . . ist ein Wärmeverteiler 53 ver bunden, der mit den Rückseiten der genannten Halbleiterchips, zum Beispiel über eine Lotschicht verbunden ist. Der Wärme verteiler 53 kann auch auf die Rückseiten der Halbleiterchips aufgeklebt sein.

Die Verbindungselemente, 71', 72', 81', welche auf den beiden äußersten Halbleiterchips 11 der unteren Chipebene gelegen sind, wären prinzipiell nicht mehr notwendig. Die Herstellung vereinfacht sich jedoch, wenn die Verbindungselemente bei al len Halbleiterchips identisch aufgebracht werden können, un abhängig von ihrer Lage in einem Chipverbund.

Ein drittes Ausführungsbeispiel ist in der Fig. 5 gezeigt. Dieses unterscheidet sich von Fig. 4 lediglich dadurch, daß beidseitig des Trägersubstrates 50 jeweils zwei übereinander liegende Chipverbunde 10, 20 beziehungsweise 30, 40 aufge bracht sind. Die jeweils äußersten Halbleiterchips 11, 21 be ziehungsweise 31, 41 sind wiederum über elastische Drahtver bindungen 510a, 510b, 520a, 520b beziehungsweise 530a, 530b, 540a, 540b mit den Leiterzügen des Substrates 50 elektrisch verbunden. Die Drahtverbindungen sind elastisch ausgelegt, um unterschiedliche thermische Ausdehnungskoeffizienten zwischen dem beispielsweise aus Keramik bestehenden Trägersubstrat und den Halbleiterchips ausgleichen zu können. Die Vergußmasse 51 umschließt jeweils zwei elastische Drahtverbindungen 510a, 520a und so weiter.

Zur mechanischen Stabilisierung der Chipverbunde könnten im vorliegenden Ausführungsbeispiel jeweils wieder die mecha nisch stabilisierenden Halbleiterchips 57 vorgesehen sein.

Die übereinanderliegenden Chipverbunde 10, 20 sind mittels einer Lotschicht 55 oder einer Kleberschicht verbunden. Hier bei stehen sich die Rückseiten der Halbleiterchips 12, 14, 16 des Chipverbundes 10 mit den Rückseiten der Halbleiterchips 21, 23, 25, . . . des Chipverbundes 20 gegenüber. Es besteht so mit keine elektrische Verbindung zwischen den Halbleiterchips des Chipverbundes 10 und den Halbleiterchips des Chipverbun des 20. Denkbar wäre jedoch natürlich auch, die einanderlie genden Halbleiterchips unterschiedlicher Chipverbunde mit elektrisch leitenden Rückseitenkontakten auszustatten, um so mit eine elektrische Verbindung herzustellen.

Das erfindungsgemäße Halbleiterbauelement gemäß der Fig. 5 weist bei unveränderten Abmaßen gegenüber einem konventionel len Speichermodul eine wesentlich höhere Speicherdichte auf, die in etwa um den Faktor 4 erhöht ist. Dabei ist die Höhe beziehungsweise das Volumen des erfindungsgemäßen Halbleiterbauelementes nur unwesentlich größer als bei einem konventio nellen Speicher-Modul. Die Höhe des vorliegenden Halbleiter bauelementes beträgt 8* Chipdicke + 6* Lotschicht + 4* Höhe des Verbindungselementes 71, 72, 81 + 2* Wärmeverteiler + Dicke des Trägersubstrates.

Da bei jedem Chipverbund lediglich zwei Halbleiterchips über eine direkte elektrische Verbindung mit den Leiterbahnen des Trägersubstrates verbunden sind, muß die Leiterzugstruktur der Halbleiterchips derart beschaffen sein, daß trotzdem je der im Inneren des Chipverbundes gelegene Halbleiterchip ge zielt angesprochen werden kann. Dies wird durch eine Bus struktur der auf den jeweiligen Hauptseiten gelegenen Leiter zugstrukturen der Halbleiterchips eines Chipverbundes er zielt. Diese Busstruktur wird in den nachfolgenden Fig. 6 bis 10 näher erläutert.

Die Fig. 6 zeigt die Draufsicht auf den Halbleiterchip 13, welcher mit seiner Rückseite mit dem Trägersubstrat verlötet ist (siehe Fig. 4). Er weist auf seiner Oberseite eine Viel zahl an Leiterzügen 80 auf, die sich, jeweils parallel ver laufend, von einer Seitenkante zu der gegenüberliegenden Sei tenkante des Halbleiterchips erstrecken. Kontaktpads 56 be finden sich, wie bei Speicherchips üblich, auf einer Mitte lachse des Halbleiterchips. Die Anordnung der Kontaktpads 56 bildet eine Symmetrieachse bezüglich der Leiterzüge 80. Die Leiterzüge 80 stellen hierbei eine Verbindung zu denjenigen Kontaktpads 56 her, über die Speicherdaten übertragen werden.

Lediglich ein Kontaktpad, ist mit einer Leiterbahn 69 verbun den, der nachfolgend als sogenannter Chip-Select bezeichnet wird. Wird an diesem Kontaktpad ein Signal angelegt, so kann der Halbleiterchip 13 Daten empfangen oder Daten senden. Liegt an dem Kontaktpad der Leiterbahn 69 jedoch kein Signal an, so kann der Zustand der aktiven Bauelemente des Speicher chips 13 nicht verändert werden.

An den äußeren Enden der Leiterzüge 80 sind in einem Raster Verbindungselemente 81a beziehungsweise 81b aufgebracht. Die Verbindungselemente 81a, 81b können Lotbumps oder klebende Polymerbumps sein. Die Bezeichnung a bei den Bezugszeichen wird nachfolgend für einen Eingang eines Leiterzuges verwen det, während die Bezeichnung b einen Ausgang eines Leiterzu ges darstellt. Die in Klammern hinter den Bezugszeichen ge setzten Ziffern bezeichnen den jeweiligen Halbleiterchip, auf welchem Verbindungselemente aufgebracht sind. So sind in der Fig. 6 weitere Bereiche mit 81a(14) und 81b(12) gekennzeich net, die die Verbindungselemente der Halbleiterchips 12 und 14, die mit dem Halbleiterchip 13 überlappen, darstellen. Der Ausgang des Halbleiterchips 12 ist hierbei mit dem Eingang des Halbleiterchips 13 verbunden. Der Ausgang des Halbleiter chips 13 übergibt sein Signal an den Eingang des Halbleiter chips 14.

Die in der Fig. 6 dargestellten Leiterzüge 80 werden ledig lich für den reinen Datentransport verwendet. Jedoch muß wei terhin sichergestellt sein, daß jeder Halbleiterchip des Chipverbundes gezielt angewählt werden kann. Hierzu dienen die Leiterzüge 61 bis 68 aus der Fig. 7, die zu den Leiter zügen 80 parallel verlaufend benachbart den Seitenkanten des Halbleiterchips 13 angeordnet sind. Im vorliegenden Ausfüh rungsbeispiel sind acht Leiterbahnen für den Chip-Select dar gestellt, wovon sich vier in dem einen Seitenbereich und vier in dem anderen Seitenbereich des Halbleiterchips 13 befinden. Diese Leiterzüge weisen ebenfalls Verbindungselemente 71a und 71b auf, mit welchen die jeweiligen Leiterbahnen des Halblei terchips 13 mit den entsprechend angeordneten Leiterbahnen der Halbleiterchips 12 und 14 verbunden werden.

Über die Leiterbahnen 61 bis 68 sowie die Leiterbahnen 80 werden somit die Leiterzüge erstellt, die sich abwechselnd durch die eine und dann durch die andere Ebene durch den Chipverbund erstrecken.

Im Gegensatz zu den Leiterbahnen 80 weisen die Leiterbahnen 61 bis 68 Unterbrechungen 70 auf, die jeweils an den äußer sten Enden der genannten Leiterbahnen gelegen sind. Mit den linken Enden der Leiterbahnen 61 bis 68 ist eine quer verlau fende Leiterbahn 60 elektrisch verbunden, die mit der Leiter bahn 69 (aus der Fig. 6) verbunden ist. Die Leiterbahn 69 weist eine gegenüber den Leiterbahnen 80 größere Länge auf. Lediglich eine der Unterbrechungen 70b ist mittels eines Ver bindungselementes 72 (einer sogenannten Solder Bridge) ver bunden. Die Solder Bridge schließt die Unterbrechung 70b, so daß an den Kontaktpad 56 der Leiterbahn 69 über die Leiter bahn 60 ein elektrisches Signal angelegt werden kann. Die Leiterzüge, die zur Auswahl des Chips dienen, weisen über den gesamten Chipverbund betrachtet jeweils nur ein Verbindungs element 72 auf. Somit kann durch das Anlegen eines Signales an eine der Leiterbahnen 61 bis 68 an dem äußersten Halblei terchip eines Chipverbundes gezielt derjenige Halbleiterchip angesprochen werden, dessen Unterbrechung 70 ein Verbindungs element 72 aufweist. Es muß beim Anlegen eines Datensignals an eine der Leiterbahnen 61 bis 68 deshalb sichergestellt sein, daß immer nur eine einzige dieser Leiterbahnen mit ei nem Signal beaufschlagt wird. Dann ist der jeweilige Halblei terchip in der Lage, über die Leiterzüge 80 seine Daten aus zutauschen.

In der Fig. 7 sind ebenfalls diejenigen Bereiche 71a(14), 70a(14) sowie 70b(12), 71b(12) dargestellt, an denen die ent sprechenden Verbindungselemente der Halbleiterchips 12 bezie hungsweise 14 der anderen Ebene gelegen sind.

Die Fig. 8 zeigt den Aufbau der Leiterzugstruktur des Halb leiterchips 13 in einer Gesamtansicht. Die äußeren Leiterbah nen 61 bis 64 sowie 65 bis 68 stellen die Leiterbahnen zur Auswahl des anzusprechenden Halbleiterchips (Chip Select Re gion) dar, während die mittig gelegenen Leiterbahnen zur Übertragung der Daten (Memory Bus Region) dienen. Die Leiter bahn 69, welche mit dem Kontaktpad zum Chip-Select verbunden ist, kann prinzipiell an jeder beliebigen Stelle angeordnet sein. In der vorliegenden Fig. 8 ist keine der Unterbrechun gen 70 mit einem Verbindungselement verbunden, so daß dieser Halbleiterchip nicht angesprochen werden könnte.

Die Fig. 9a und 9b zeigen einmal in der Draufsicht und im Querschnitt drei nebeneinanderliegende Halbleiterchips 13, 15, 17 und die auf diesen befindliche Leiterzugstruktur. Die dunkel eingefärbten Verbindungselemente sind dabei auf den Halbleiterchips 13, 15, 17 angeordnet, während die hellen Verbindungsstellen diejenigen Bereiche darstellen, an denen die Verbindungselemente der Halbleiterchips 14, 16 (nicht dargestellt) der anderen Ebene gelegen sind. Die Verbindung der Leiterzüge zwischen den übereinander angeordneten Halb leiterbauelementen der einen und der anderen Ebene ist somit doppelt vorhanden. Dies ist zwar nicht notwendig, vereinfacht jedoch erheblich die Herstellung, da alle Halbleiterchips an den gleichen Stellen mit den gleichen Verbindungselementen beaufschlagt werden können.

Die Fig. 10a und 10b zeigen in der Draufsicht und im Quer schnitt den Verlauf der Leiterzugstrukturen und die Verbin dungselemente in einem fertig hergestellten Chipverbund.

Die Erfindung ermöglicht somit auf einfache Weise Halbleiter bauelemente, die eine äußerst hohe Speicherdichte aufweisen. Die Halbleiterbauelemente sind auf einfache und kostengünsti ge Weise herstellbar, indem mittels einer starren und preis werten Lotverbindung übereinander versetzt liegende Halblei terchips verbunden werden. Die auf den Halbleiterchips prin zipiell nötige Umverdrahtung wird vorzugsweise in Dünnfilm technik realisiert und dazu genutzt, eine logische Entflech tung der Leiterzugführung zu erreichen. Die elektrische Ver bindung eines Chipverbundes zu dem Trägersubstrat wird über ein elastisches Verbindungselement erzeugt, um unterschiedli che thermische Längenausdehnungskoeffizienten der Halbleiter chips und des Trägersubstrates auszugleichen. Die elastische Drahtverbindung kann mittels eines zur Feder geformten Bond drahtes erzeugt werden. Derartige Herstellungsverfahren sind aus dem Stand der Technik bekannt.

Bezugszeichenliste

10

,

20

,

30

,

40

Chipverbund

11

bis

19

Halbleiterchips

21

bis

29

Halbleiterchips

31

bis

39

Halbleiterchips

41

bis

49

Halbleiterchips

50

Trägersubstrat

510

,

520

,

530

,

540

(elastische) Drahtverbindung
510a, b Drahtverbindung
530a, b Drahtverbindung

51

Vergußmasse

52

Lotschicht

53

Wärmeverteiler

54

Lotschicht

55

Lotschicht o. Folie (klebend) o. Substrat

56

Kontaktpads

57

Halbleiterchips

60

Leiterzug

61

bis

68

Leiterzug (CS

1

bis CS

8

)

69

Leiterzug

70

a,

70

b Unterbrechungen (Fuses)

71

a,

71

b Verbindungselemente

72

Verbindungselemente (Solder Bridge)

80

Leiterzug (Memory Bus)
81a, b Verbindungselement

100

Trägersubstrat

101

Chipstapel

102

,

103

Hauptseite

104

Wärmeverteiler

105

Aussparung

106

Lotschicht

110

,

120

,

130

,

140

Halbleiterchip

111

,

121

,

131

,

141

Drahtverbindung

112

,

122

,

132

,

142

Hauptseite

113

,

123

,

133

,

143

Leiterzugstruktur

114

,

124

,

134

,

144

Lotschicht

Claims

1. Halbleiterbauelement mit einem mit Leiterzügen versehenen Trägersubstrat (100) und mit zumindest einem Chipstapel (101) aus jeweils zumindest zwei übereinanderliegenden Halbleiter chips (110, 120, 130, 140), insbesondere Speicherchips, wobei die Halbleiterchips (110, 120, 130, 140) eines Chipstapels (101) versetzt aufeinander angeordnet sind und wobei jeder Halbleiterchip (110, 120, 130, 140) eines Chipstapels (101) über elektrische Verbindungen (111, 121, 131, 141) mit den Leiterzügen des Trägersubstrates (100) verbunden ist.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die in einer Ebene liegenden Halbleiterchips zweier benach bart angeordneter Chipstapel in der gleichen Richtung und mit dem gleichen Abstand gegenüber den in der nächsten unteren Ebene liegenden Halbleiterchips versetzt sind.

3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Halbleiterchips (110, 120, 130, 140) auf der von dem Sub strat (100) abgewandten Seite eine eine Busstruktur bildende Leiterzugstruktur (113, 123, 133, 143) aufweisen.

4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jeweilige Leiterzugstrukturen (113, 123, 133, 143) übereinan derliegender Halbleiterchips über zumindest eine Drahtverbin dung (111, 121, 131, 141) elektrisch miteinander verbunden sind.

5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Leiterzugstruktur (113, 123, 133, 143) des mit dem Trä gersubstrat (100) in Kontakt stehenden Halbleiterchips (110) mit den Leiterzügen des Trägersubstrates (100) über zumindest eine Drahtverbindung (111) elektrisch miteinander verbunden ist.

6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf dem obersten Halbleiterchip (140) eines Chipstapels (101) ein Wärmeverteiler (104) angeordnet ist.

7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß auf beiden Hauptseiten des Substrates (100) jeweils zumindest ein Chipstapel (101) vorgesehen ist.

8. Halbleiterbauelement mit einem mit Leiterzügen versehenen Trägersubstrat (50) und mit zumindest einem auf dem Träger substrat (50) angeordneten Chipverbund (10, 20, 30, 40) aus wenigstens drei Halbleiterchips (11. . .19, 21. . .29, 31. . . 39, 41. . .49), bei dem die Halbleiterchips in zwei übereinan derliegenden Ebenen angeordnet sind, wobei die Halbleiter chips (11, 13, 15, . . .; 21, 23, 25, . . .; 31, 33, 35, . . .; 41, 43, 45, . . .) mit den Halbleiterchips (12, 14, . . .; 22, 24, . . .; 32, 34, . . .; 42, 44, . . .) der anderen Ebene überlappen und wo bei jeder Halbleiterchip des Chipverbundes (10, 20, 30, 40) elektrisch mit den Leiterzügen des Trägersubstrates (50) ver bunden ist.

9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, daß die Halbleiterchips zumindest auf einer ihrer Hauptseiten ei ne eine Busstruktur bildende Leiterzugstruktur aufweisen.

10. Halbleiterbauelement nach Anspruch 9, dadurch gekennzeichnet, daß die Leiterzugstrukturen der Halbleiterchips beider Ebenen des Chipverbundes (10, 20, 30, 40) einander zugewandt sind.

11. Halbleiterbauelement nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die Leiterzugstrukturen jeweils zweier überlappender Halblei terchips mittels elektrisch leitenden Verbindungselementen (71, 72, 81) miteinander verbunden sind.

12. Halbleiterbauelement nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß wenigstens ein Halbleiterchip des Chipverbundes (10, 20, 30, 40) mit Leiterzügen des Trägersubstrates (50) über elastische Drahtverbindungen (510, 520, 530, 540) elektrisch verbunden ist.

13. Halbleiterbauelement nach einem der Ansprüche 8 bis 12, dadurch gekennzeichnet, daß als Abschluß derjenigen Ebene des Chipverbundes (10, 20, 30, 40) die von dem äußersten Halbleiterchip (11, 19; 21, 29, 31, 39; 41, 49) der anderen Ebene überragt wird, ein in der Größe an den äußersten Chip der anderen Ebene angepaßter Halblei terchip vorgesehen ist.

14. Halbleiterbauelement nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß auf beiden Hauptseiten des Trägersubstrates (50) jeweils zu mindest ein Chipverbund (10, 20, 30, 40) vorgesehen ist.

15. Halbleiterbauelement nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß zumindest zwei Chipverbunde (10, 20, 30, 40) aufeinander an geordnet sind.

16. Halbleiterbauelement nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, daß auf dem zumindest einen Chipverbund (10, 20, 30, 40) ein Wär meverteiler (53) vorgesehen ist.

17. Halbleiterbauelement nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß die elastischen Drahtverbindungen (510, 520, 530, 540) von einer Vergußmasse (51) umgeben sind.