KR100844969B1 - 전자 디바이스 및 그 제조 방법 - Google Patents

전자 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR100844969B1
KR100844969B1 KR1020060128893A KR20060128893A KR100844969B1 KR 100844969 B1 KR100844969 B1 KR 100844969B1 KR 1020060128893 A KR1020060128893 A KR 1020060128893A KR 20060128893 A KR20060128893 A KR 20060128893A KR 100844969 B1 KR100844969 B1 KR 100844969B1
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit board
semiconductor component
semiconductor
contact
Prior art date
Application number
KR1020060128893A
Other languages
English (en)
Other versions
KR20070064288A (ko
Inventor
요제프 슈스터
Original Assignee
키몬다 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키몬다 아게 filed Critical 키몬다 아게
Publication of KR20070064288A publication Critical patent/KR20070064288A/ko
Application granted granted Critical
Publication of KR100844969B1 publication Critical patent/KR100844969B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

서로 구조적으로 동일하고, 각 경우에서 콘택 연결부(6, 7)의 2 개의 그룹을 갖는 반도체 구성요소(1)가 인쇄 회로 기판(2) 상의 반대 주 영역(2a, 2b) 상에 배치된 전자 디바이스(3)가 제공된다. 본 발명에 따르면, 그들은 반대 주 영역(2a, 2b) 상에 하나의 주 영역(2a) 상에 피팅된 반도체 구성요소(11)의 제 1 콘택 연결부(6)의 그룹이 각 경우에서 반대 주 영역(2b) 상에 배치된 반도체 칩(12)의 제 1 콘택 연결부(6)의 그룹과 동일한 인쇄 회로 기판의 구역 내에 배치되도록, 인쇄 회로 기판에 대해 평행한 방향(x)으로 횡방향으로 어긋나 있는 방식으로 배치된다. 또한, 반대 주 영역 상에 배치된 반도체 칩(11, 12)의 제 2 콘택 연결부(7)의 그룹은 각 경우에서 일치를 달성한다. 본 발명에 따른 배치는 라인 버스의 가능한 최단 브랜칭 경로를 갖는 모든 반도체 구성요소(11, 12)의 전기적 구동을 가능하게 하고, 상기 디바이스가 특히 종래보다 더 높은 클록 주파수에서 작동될 수 있게 한다.

Description

전자 디바이스 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR MANUFACTURING THE SAME}
이하, 도면을 참조하여 본 발명을 설명한다.
도 1은 본 발명에 따른 전자 디바이스의 개략적인 평면도;
도 2는 반도체 구성요소의 개략적인 사시도;
도 3은 본 발명에 따른 도 1의 전자 디바이스의 개략적인 부분 단면도;
도 4는 도 3의 상세도;
도 5는 본 발명에 따른 전자 디바이스의 실시예를 도시하는 도면; 및
도 6은 본 발명에 따른 전자 디바이스의 또 다른 실시예를 도시하는 도면이다.
참조부호목록
1 반도체 구성요소
2 인쇄 회로 기판
2a 제 1 주 영역
2b 제 2 주 영역
3 전자 디바이스
4 외부 영역
6 제 1 콘택 연결부
7 제 2 콘택 연결부
11 제 1 반도체 구성요소
12 제 2 반도체 구성요소
13 도전체 트랙 평면(Conductor track plane)
14 도전체 트랙
15; 15' 제 1 라인 버스
16a; 26a 제 1 콘택 홀 충전부(contact hole filling)
16b; 26b 제 2 콘택 홀 충전부
25; 25' 제 2 라인 버스
30 콘택 스트립(contact strip)
30a 제 1 에지
31a, 31b 제 2 에지
34 구동기 회로
35, 40 반도체 구성요소들의 그룹
36 제어 라인
37 단자 저항기
38 데이터 라인
39 어드레스 라인
50 또 다른 반도체 구성요소
60 모바일 디바이스
A 제 1 에지
a, b 횡방향 치수
B 제 2 에지
x 제 1 방향
y 제 2 방향
z 또 다른 방향
본 발명은 1 이상의 인쇄 회로 기판을 포함하고 상호 동일한 형태의 복수의 반도체 구성요소들을 포함하는 전자 디바이스에 관한 것이다. 또한, 본 발명은 이러한 전자 디바이스를 제조하는 방법에 관한 것이다.
전자 디바이스, 예를 들어 메모리 모듈뿐만 아니라 모바일 및 여타 디바이스의 메모리 유닛들은 각 경우에서 집적 반도체 칩을 가지며 전자 인쇄 회로 기판 상에 연결가능하게 배치되는 동일한 형태의 복수의 반도체 구성요소들을 갖는다. 전자 인쇄 회로 기판은 메모리 모듈의 경우에서와 같이 메인 회로 보드, 예컨대 마더보드 내로 플러그(plug)되거나, 또는 그 자체가 메인 회로 보드로서의 역할을 한 다. 메모리 모듈의 경우에, 인쇄 회로 기판은 상위(superordinate) 전자 유닛의 인쇄 회로 기판에 연결시키기 위한 콘택 스트립(contact strip)을 갖는다. 통상적으로, 마더보드들, 또한 더 높은 레벨의 구성을 나타내는 컴퓨터의 메인 회로 보드들은 각각 메모리 모듈이 플러그될 수 있는 다수의 연결 스트립을 갖는다.
모든 이러한 응용들에 있어, 가능한 한 최소의 인쇄 회로 기판 영역을 가지면서 가능한 한 가장 높은 저장 용량을 얻을 수 있도록, 각각의 전자 인쇄 회로 기판 상에 밀도 높게 패킹된 방식으로 가능한 한 가장 많은 수의 반도체 구성요소들을 배치시켜야 하는 문제가 항시 발생된다. 상기 저장 용량은 개별 반도체 구성요소들의 저장 용량(즉, 저장될 수 있는 데이터 비트들의 수) 뿐만 아니라 인쇄 회로 기판에 의해 지지되는(carry) 반도체 구성요소들의 수에 영향을 받는다. 오늘날, 인쇄 회로 기판, 예를 들어, 메모리 모듈의 인쇄 회로 기판들은 양면 상에 반도체 구성요소들이 배열되는 것이 보통이다. 또한, 예를 들어 저장 용량을 다시 2 배 또는 4 배로 만들기 위하여, 단 하나의 반도체 구성요소 대신 하나 위에 다른 하나가 쌓아 올려지는 복수의 반도체 구성요소들이 인쇄 회로 기판의 각각의 위치에 배치될 수 있다. 통상적으로, 반도체 구성요소들은 그들의 하부면 상에서 컷아웃(cutout)의 양면 상에 두 그룹으로 배치되는 다수의 콘택 연결부들을 갖는 BGA(Ball Grid Array)이다. 상기 콘택 연결부는 인쇄 회로 기판 측 상에 전기적 연결을 생성하며; 그들은 비교적 밀도 있게 패킹된 솔더링 콘택(soldering contact)들의 2 개의 어레이들을 구성한다. 칩-사이드(chip-side) 콘택 연결부들, 예컨대 접합(bonding) 연결부들이 양 그룹의 콘택 연결부들 사이의 컷아웃 영역에 제공될 수도 있다. 이에 의하여, 반도체 구성요소에 포함되는 집적된 반도체 칩에 대한 전기적 연결부가 생성된다.
전자 인쇄 회로 기판 상의 반도체 구성요소들의 가능한 한 가장 높은 패킹 밀도에 대한 요건들 이외에, 인쇄 회로 기판에 의하여 반도체 구성요소들을 고 주파수로 구동시키는 것과 관련한 최적화 및 양립가능성(compatibility)에 대한 요건들이 존재한다. 400 MHz 이상, 특히 800 MHz 이상의 클록 주파수에서, 복수의 반도체 구성요소들이 서로 평행하게 구동되고 그들의 콘택 연결부들이 서로 평행하게 연결된다면, 용량성 부하 리액턴스와 관련한 상당한 제한들이 존재한다. 하지만, 또한 도전체 트랙 길이와 관련하여, 서로 평행하게 구동되는 반도체 칩들 간에 가능한 한 전파 시간 차이가 생기지 않도록 최적화하기 위한 요건이 존재한다.
이러한 요건들의 관점에서, 전면 및 후면의 인쇄 회로 기판 영역들은 그 크기가 동일하며 각 경우에 최적인 것으로 판명되는 반도체 구성요소들의 배치는 인쇄 회로 기판의 양면 상에서 사용되기 때문에, 전자 디바이스의 인쇄 회로 기판의 전면 및 후면에 동일한 방식으로 배치되는 반도체 구성요소들을 배열시키는 것이 유리하다고 판명되었다. 따라서, 반도체 구성요소들 자체 및 인쇄 회로 기판의 횡방향 크기에 따라 변화될 수 있으나, 그들에게 공통적인 것은 적어도 주어진 상황하에서 가능한 한 인쇄 회로 기판 영역의 활용도를 높이기 위하여 인쇄 회로 기판 상에서 서로의 옆에 매우 밀접하게 패킹되는 경우의 것인 여러 상이한 구성요소 배치들이 존재한다 하더라도, 반도체 구성요소들의 횡방향 배치는 인쇄 회로 기판의 전면 및 후면 상에서 동일하다. 이는 인쇄 회로 기판에서 직접적으로 장착되는 반 도체 구성요소들 상에 쌓아 올려질 수 있는 추가의 반도체 구성요소들의 배치를 동시에 사전정의한다.
오늘날, 전자 인쇄 회로 기판들은 양 외부 측 상의 외부 도전체 트랙 평면 외에, 절연 평면에 의해 서로 고립되는 1 이상의 내부 도전체 트랙 평면들을 더 구비한 다층의 인쇄 회로 기판으로서 제조된다. 상기 절연 평면들 내의 콘택 홀 충전부들은 도전체 트랙 평면들 안으로 이어지는(run) 라인들 사이에 국부적 연결들을 생성한다. 플라이 바이 테크놀로지(fly by technology)로 알려진 기술은 동일한 도전체 트랙, 즉 동일한 라인 버스에 의해 구동될 인쇄 회로 기판의 전면 및 후면 상에 배치되는 메모리 구성요소들을 제공한다. 도전체 트랙 평면들 내 또는 그 사이의 추가의 보다 낮은 전도성 구조체들의 도움을 받는 것이 적절하다면, 상기 라인 버스는 라인들은 양면 상에 피팅되는(fitted) 반도체 칩들의 베이스 영역들의 구역에서만 콘택 홀 충전부들에 연결되는 라인들을 포함하며, 상기 라인들로부터 나온 콘택 홀 충전부들은 각각의 반도체 구성요소에 대해 상대적으로 짧은 연결부를 생성한다. 이는 브랜칭 노드(branching node)로부터 각각의 반도체 구성요소들로 진행하는 보다 긴 라인 세그먼트들을 인도(lead)해야할 필요를 없애며; 이러한 브랜칭된 라인 세그먼트들은 인쇄 회로 기판 영역과 평행한 가로 방향으로 이어진다. 플라이 바이 테크놀로지에 의해 구동된 반도체 구성요소들의 공통 라인 버스의 라인들은 인쇄 회로 기판의 중심 도전체 트랙 평면의 반도체 구성요소들 사이를 통해 인도될 수 있다. 이러한 라인 버스에 의하여, 인쇄 회로 기판 상에서 서로의 옆의 양면 상에 배치되는 반도체 구성요소들은 서로 평행하게 전기적으로 구동된다. 플 라이 바이 테크놀로지에 의하여, 반도체 구성요소들은 인쇄 회로 기판의 양면 상의 동일한 위치들을 갖기 때문에 전면 및 후면 반도체 구성요소들에 대한 도전체 트랙 코스들은 유사한 방식으로 인쇄 회로 기판을 통해 인도될 수 있다. 나아가, 이는 공간적 이유 및 저장 용량의 이유들을 위해 인쇄 회로 기판 영역 내의 동일한 위치들에서 인쇄 회로 기판들의 양면 상에 메모리 구성요소들을 배치시키는 종래의 원리를 따르는 것을 가능하게 한다.
본 발명의 목적은 인쇄 회로 기판 상의 반도체 구성요소들의 높은 패킹 밀도를 가지고, 따라서 높은 저장 용량을 가지며, 종래에 가능했던 것보다 훨씬 더 높은 클록 주파수로 반도체 구성요소들을 신뢰성 있게 구동할 가능성을 추가로 부여하는 새로운 전자 디바이스를 제공하는 것이다. 특히, 본 발명의 목적은 인쇄 회로 기판 내의 메모리 구성요소들의 전기 상호연결부가 단순화되고 반도체 구성요소들의 개별 콘택 연결부들로 인도되는 도전체 트랙 경로들이 가능한 한 짧은 전자 디바이스를 제공하는 것이다. 특히, 본 발명의 목적은 전기 콘택 연결부들이 서로 고립되는 콘택 연결부들의 2개의 어레이로 배치되는 반도체 구성요소들을 위하여, 종래의 전자 디바이스들 보다 훨씬 더 광범위하게 최적화된 전기 상호연결부을 구비하는 전자 디바이스를 제공하는 것이다.
이 목적은 1 이상의 인쇄 회로 기판을 포함하고 상호 동일한 형태의 복수의 반도체 구성요소를 포함하는 전자 디바이스에 의해 달성되며,
- 상기 인쇄 회로 기판은 제 1 방향 및 제 2 방향을 따라 연장되는 제 1 주 영역 및 상기 제 1 주 영역으로부터 멀리 있는 제 2 주 영역을 가지며,
- 상기 복수의 반도체 구성요소는 상기 인쇄 회로 기판의 상기 제 1 주 영역 상에 배치된 제 1 반도체 구성요소 및 상기 인쇄 회로 기판의 상기 제 2 주 영역 상에 배치된 제 2 반도체 구성요소를 포함하고,
- 각각의 반도체 구성요소는 상기 인쇄 회로 기판을 향하고 상기 반도체 구성요소의 제 1 에지로부터 상기 반도체 구성요소의 반대 제 2 에지까지 연장되는 외부 영역을 가지며,
- 각각의 반도체 구성요소는 그 외부 영역의 구역 내에 제공되고 상기 외부 영역 상의 콘택 연결부의 2 개의 그룹 내에 배치된 콘택 연결부를 갖고,
- 제 1 콘택 연결부의 그룹은 각 경우에서 상기 반도체 구성요소의 상기 제 1 에지에 더 가깝게 배치된 각각의 반도체 구성요소의 외부 영역의 구역 내에 배치되고, 제 2 콘택 연결부의 그룹은 각 경우에서 상기 반도체 구성요소의 제 2 에지에 더 가깝게 배치된 각각의 반도체 구성요소의 외부 영역의 구역 내에 배치되며,
- 상기 반도체 구성요소는 상기 반도체 구성요소의 상기 제 1 에지 및 상기 제 2 에지가 상기 제 2 방향에 대해 평행하게 이어지고, 상기 제 2 반도체 구성요소의 제 1 에지가 상기 제 1 반도체 구성요소의 상기 제 1 에지에 대해 반대 방향으로 지향되도록, 배향적인 방식으로 상기 인쇄 회로 기판 상에 배치되고,
- 상기 제 1 방향에 대해, 각 경우에서 상기 인쇄 회로 기판의 상기 제 1 주 영역 상에 서로에 대해 인접하게 배치된 2 개의 제 1 반도체 구성요소들 사이의 중심에, 제 2 반도체 구성요소가 각 경우에서 상기 인쇄 회로 기판의 상기 제 2 주 영역 상에 배치되고, 상기 인쇄 회로 기판 상의 상기 반도체 구성요소의 베이스 영역이 각 경우에서 상기 제 1 방향을 따라 구역들 내에서 상기 인쇄 회로 기판 상의 각각의 제 1 반도체 구성요소의 베이스 영역과 겹치도록(overlap), 상기 복수의 반도체 구성요소의 상기 반도체 구성요소는 상기 제 1 방향을 따라 서로에 대해 엇갈리는 방식으로 정렬되며,
- 횡방향으로, 각 경우에서 상기 제 2 반도체 구성요소의 상기 제 1 콘택 연결부의 그룹은 하나의 제 1 반도체 구성요소의 상기 제 1 콘택 연결부의 그룹과 일치(congruence)를 달성하고, 상기 제 2 반도체 구성요소의 상기 제 2 콘택 연결부의 그룹은 다른 하나의 제 1 반도체 구성요소의 상기 제 2 콘택 연결부의 그룹과 일치를 달성한다.
본 발명은 반도체 구성요소들, 예컨대 제 1 에지 및 반대 제 2 에지 사이에서 연장되는 외부 영역을 갖는 패키징된 반도체 칩들을 토대로 한다. 두 에지 모두는 서로 평행하게 이어지며 반도체 구성요소의 칩으로부터 멀리 있는 각각 반대 방향으로 지향된다. 반도체 구성요소가 인쇄 회로 기판과 마주하는 외부 영역을 갖는 상기 인쇄 회로 기판 상에 장착되는 경우, 두 에지 모두는, 예를 들어 인쇄 회로 기판 영역이 연장되는 제 2 가로 방향과 평행하게 이어지지만, (인쇄 회로 기판 영역이 마찬가지로 연장되는) 제 1 방향으로 (그들의 영역 법선(normal)과 함께) 그러나 반대 방향 부호를 가지고 지향된다. 따라서, 예시에 의하면, 반도체 구성요소의 제 1 에지는 양의 x 방향으로 지향되는 한편, 제 2 에지는 음의 x 방향으로 지향될 수 있다.
또한, 본 발명은 여기서 고려되는 반도체 구성요소들 모두가 상호 동일한 유형으로 이루어진다는 사실에 기초하고 있다. 제 1 및 제 2 반도체 구성요소들 간의 구별에 대해서는 각각의 반도체 구성요소가 인쇄 회로 기판의 전면에 배치되는지 또는 후면에 배치되는지와 관련해 후술된다. 상기 반도체 구성요소들은 서로 구조적으로 동일하나 상이하게 배치된다. 반도체 구성요소들은 각 반도체 구성요소의 제 2 에지에 대한 것보다 제 1 에지에 더 가깝게 배치되는 제 1 콘택 연결부들의 그룹을 갖는다. 또한, 구성요소들은 반도체 구성요소의 제 1 에지보다 제 2 에지에 더 가까운 제 2 콘택 연결부들의 그룹을 갖는다. 칩-사이드 콘택-메이킹(chip-side contact-making)을 위한 컷아웃은 콘택 연결부들의 제 1 및 제 2 그룹 사이에 제공될 수 있다. 반도체 구성요소들은, 예를 들면 BGA이다.
본 발명에 따르면, 반도체 구성요소들은 반도체 구성요소들의 제 1 및 제 2 에지가 제 2 방향으로 평행하게 이어지고 제 2 반도체 구성요소들의 제 1 에지가 제 1 반도체 구성요소들의 제 1 에지와 반대 방향으로 지향되도록, 인쇄 회로 기판 상에서 배향되는 방식으로 배치된다. 따라서, 각각의 인쇄 회로 기판 영역 상에서, 그 위에 배치되는 반도체 구성요소들의 방위는 균일하다. 하지만, 후면 반도체 구성요소들은 전면 반도체 구성요소들에 대해 180°만큼 거울-반사된 형태로 배치된다. 이는 전면 반도체 구성요소들이 제 1 에지의 영역 법선(즉, 제 1 에지 영역)과 양의 x 방향으로 지향되고, 후면 반도체 구성요소들의 제 1 에지들이 인쇄 회로 기판의 전면에서 보았을 때 정확하게 음의 x 방향, 즉 인쇄 회로 기판의 전면의 평면도의 경우에서와 동일한 방향으로 지향된다는 것을 의미한다. 따라서, 제 1 전면 반도체 구성요소들의 제 1 에지 및 제 2 후면 반도체 구성요소들의 제 1 에지는 상호 반대 방향으로 지향된다. 결과적으로, 인쇄 회로 기판의 전면 상의 반도체 구성요소들의 제 1 에지들 및 후면 상의 반도체 구성요소들의 제 2 에지는 양의 x 방향을 향한다. 에지의 방향은 반도체 구성요소의 에지에서 대응되는 에지 영역 또는 대응되는 구역의 - 반도체 구성요소의 외부에 대해 지향되는 - 영역 법선에 의해 사전정의된다.
본 발명에 따르면, 이러한 방식으로 배향되는 반도체 구성요소들은 각 경우에 인쇄 회로 기판의 제 1 주 영역 상에서 서로 인접하게 배치되는 두 반도체 구성요소들 사이의 제 1 방향을 따라서, 제 2 반도체 구성요소의 베이스 영역이 각 경우에 인쇄 회로 기판 상에 배치되도록 제 1 방향을 따라 서로에 대해 어긋나 있는(offset) 방식으로 정렬되며, 각 경우에 인쇄 회로 기판의 제 2 주 영역 상의 상기 반도체 구성요소의 베이스 영역은 제 1 방향을 따르는 구역에서 인쇄 회로 기판 상의 각각의 제 1 반도체 구성요소의 베이스 영역들과 겹친다. 인쇄 회로 기판의 두 주 영역들은 인쇄 회로 기판의 전면 및 후면이거나, 또는 그 역이다. 전면 및 후면 반도체 칩들의 베이스 영역들은 전면 반도체 구성요소 및 후면 반도체 구성요소들의 베이스 영역들이 서로 부분적으로 겹치도록 단지 소정 범위에 대해 정밀하게 제 1 방향을 따라 상호 어긋나게 배치된다. 따라서, 후면 반도체 구성요소들의 베이스 영역들은 제 1 방향(x)을 따라 2개의 각 전방향 반도체 구성요소들 사이의 틈(interspace)을 브리지(bridge)한다. 따라서, 제 2 후면 반도체 구성요소는 각 경우에 2 개의 제 1 전면 반도체 구성요소들 사이에 배치된다.
본 발명에 따르면, 제 1 방향에서, 각 경우에 제 2 반도체 구성요소의 제 1 콘택 연결부들의 그룹이 제 1 반도체 구성요소의 제 1 콘택 연결부들의 그룹과의 일치를 달성하고, 마찬가지로 제 2 반도체 구성요소의 제 2 연결부들의 그룹이 다른 제 1 반도체 구성요소의 제 2 콘택 연결부들의 그룹과의 일치를 달성하도록, 제 1 방향으로 정렬된 제 1 및 제 2 반도체 구성요소들이 서로에 대해 어긋나게 제공된다. 따라서, 전면 및 후면 반도체 구성요소들은 각 경우에 일 그룹이 각각의(제 1 또는 제 2의) 반도체 구성요소 상에 존재하는 제 1 및 제 2 콘택 연결부들의 그들 그룹들이 각 경우에 인쇄 회로 기판의 반대쪽 상에서와 동일한 가로 방향의 위치들에 배치되도록 서로에 대해 어긋나게 배치된다. 따라서, 후면 상에 장착되는 (제 2) 반도체 구성요소의 제 1 콘택 연결부들의 그룹은 2 개의 제 1 반도체 칩들 중 하나의 제 1 콘택 연결부들의 대응되는 그룹과 동일한 위치 또는 대략적으로 동일한 위치에서 후면의 인쇄 회로 기판 영역을 따라서 횡방향으로 배치되며, 그것의 베이스 영역은 후면 제 2 반도체 구성요소의 베이스 영역과 부분적으로 겹치고 전면의 인쇄 회로 기판 영역 상에 배치된다. 제 1 전면 반도체 구성요소들 중 다른 하나의 경우에, 이 반도체 구성요소의 베이스 영역은 구역들에서 후면 제 2 반도체 구성요소의 베이스 영역과 겹치고, 인쇄 회로 기판 영역을 따르는 제 2 콘택 연결부들의 그룹의 위치는 후면 제 2 반도체 구성요소의 제 2 콘택 연결부들의 그룹의 위치와 동일하다. 이 연결 원리가 일련의 복수의 반도체 구성요소들에 적용된다면, 각 경우에 상호 횡방향으로 어긋나 있는 방식으로 서로에 대해 배치되는 반도체 구성요소들의 시퀀스를 가져오며, 정렬된 반도체 구성요소들은 각 경우에, 예컨대 (양의) 제 1 방향인 방향으로 세그먼트에 의해 어긋나 있는 방식으로 인쇄 회로 기판의 양면 상에서 번갈아 배치된다. 반도체 구성요소들의 이러한 정렬의 제 1 및 최종 반도체 구성요소의 콘택 연결부들의 최대 한 그룹을 별도로 하고, 반도체 구성요소들의 콘택 연결부들의 그룹 모두는 각각의 반대 인쇄 회로 기판 측 상에서와 동일한 위치들에 배치된다. 이는 전면 및 후면 상의 연결 콘택들의 그룹들 사이에서 가능한 가장 짧은 연결 경로를 가능하게 한다. 특히, 반도체 칩들의 정렬의 구역에서, 전면 및 후면 반도체 구성요소들은 브랜칭 노드들이 베이스적으로 반도체 구성요소들 자체의 콘택 연결부들과 동일한 횡방향 위치에 배치되는 가능한 가장 짧은 라인 경로들에 의해 구동될 수 있다. 결과적으로, 인쇄 회로 기판의 내부 도전체 트랙 평면 안으로 이어지는 도전체 트랙들로부터 인쇄 회로 기판의 최상부측 및 후면을 향하여, 전기 연결부들이 각 경우에 허용가능한 횡방향 라인 경로들, 즉 요구되는 인쇄 회로 기판 주 영역과 평행하게 이어지는 라인 경로들 없이 인쇄 회로 기판의 잔여 평면들을 통해 인도될 수 있다. 본 발명에 따른 전자 디바이스의 구조는 종래의 플라이 바이 테크놀로지와 양립가능하며, 더욱이 그럼에도 불구하고 또는 정확하게는 전면 및 후면 반도체 구성요소들의 횡방향으로 어긋나 있는 배치로 인하여 각각의 전면 및 후면 반도체 구성요소들을 구동하는데 필요한 도전체 트랙 길이들을 단축시킨다. 통상적으로 공간적인 이유로 선택되는 구성요소 배치들과 비교하여 그리고 (반도체 구성요소들 자체의 방위와는 별도로) 인쇄 회로 기판의 전면 및 후면 상의 반도체 구성요소들의 가로 방향 위치들이 동일한 경우에, 사전정의된 방향을 따르는 1 이상의 행들을 따라 전면 및 후면 반도체 구성요소들의 본 발명에 따른 어긋남 배치는, 본 발명에 따라 훨씬 더 짧게 구성될 수 있는 브랜칭 라인들로 인해 전자 디바이스 전체가 종래의 전자 디바이스들 보다 훨씬 더 높은 클록 주파수로 작동될 수 있도록 한다.
후면 상에 배치되는 제 2 반도체 구성요소들은 전면 상의 2개의 각 제 1 반도체 구성요소들 사이의 중심에 배치되는 것이 바람직하다. 특별하게는, 각각의 반도체 구성요소의 콘택 연결부들의 통상 대칭으로 배치되는 두 그룹의 경우에, 콘택 연결부들의 각각의 그룹들은 적어도 콘택 연결부들의 제 1 및 제 2 그룹에 대해 인쇄 회로 기판 내에서 브리지되어야 하는 가로 방향의 틈들이 전체적으로 존재하지 않도록 하나 위에 다른 하나가 조화롭게 배치될 수 있다. 그 다음, 각 경우에 인쇄 회로 기판의 대향되는 외부 측들 상에 배치되는 2개의 반도체 구성요소들의 횡방향 어긋남의 크기는 각각의 반도체 구성요소 상의 콘택 연결부들의 두 그룹들 사이의 간격에 대응된다.
인쇄 회로 기판 내에서, 인쇄 회로 기판의 대향되는 주 영역 상에서 두 제 1 반도체 구성요소들 사이의 가로 방향으로 배치되는 각각의 제 2 반도체 구성요소의 제 1 콘택 연결부들은 하나의 제 1 반도체 구성요소의 제 1 콘택 연결부들과 단락되고, 관련된 제 2 반도체 구성요소의 제 2 콘택 연결부들은 다른 제 1 반도체 구성요소의 제 2 콘택 연결부들과 단락되어 제공되는 것이 바람직하다. 따라서, 인쇄 회로 기판의 후면 상에 배치되는 각각의 제 2 반도체 구성요소의 콘택 연결부들의 두 그룹들은 각 경우에 인쇄 회로 기판의 전면 상에 배치되는 2개의 제 1 반도체 칩들의 콘택 연결부들의 하나의 그룹과 연결되고, 그 각각의 베이스 영역은 관련된 제 2 반도체 구성요소와 부분적으로 겹친다. 상기 2개의 제 1 반도체 구성요소들 중 하나는 그것의 제 1 콘택 연결부들의 그룹이 인쇄 회로 기판 후면 상의 제 2 반도체 칩의 제 1 콘택 연결부들의 대응되는 그룹과 동일하거나 대략적으로 동일한 위치에서 인쇄 회로 기판과 평행한 방향으로 배치되는 방식으로 어긋나 있는 형태로 배치된다. 다른 제 1 반도체 칩은 그것의 제 2 콘택 연결부들의 그룹이 인쇄 회로 기판의 제 2 콘택 연결부들의 대응되는 그룹과 동일한 위치에서 인쇄 회로 기판과 평행하게 배치되도록 어긋난 형태로 배치된다. 따라서, 인쇄 회로 기판의 최상부측 상에 배치되는 제 1 반도체 칩들의 양의 2개의 제 1 반도체 칩들의 베이스 영역들은 각 경우에 있어 그들 사이에서 가로 방향으로, 그러나 인쇄 회로 기판의 후면 상에 배치되는 관련된 제 2 반도체 칩의 베이스 영역의 최대 절반까지 겹친다.
인쇄 회로 기판은 제 1 라인 버스 및 제 2 라인 버스를 형성하는 도전체 트랙들을 가지며, 상기 제 1 라인 버스는 복수의 반도체 구성요소들의 모든 반도체 구성요소들의 제 1 콘택 연결부들을 상호연결하고, 제 2 라인 버스는 복수의 반도체 구성요소들의 모든 반도체 구성요소들의 제 2 콘택 연결부들을 상호연결하도록 제공되는 것이 바람직하다. 그러므로, 제 1 또는 제 2 라인 버스의 각 라인은 각각의 제 1 및 제 2 반도체 구성요소들과 그것의 콘택 연결부로 인도되는 브랜칭에 의해 접촉한다. 제 1 라인 버스의 라인들의 경우에, 상기 브랜칭은 각 경우에 관련된 (제 1 또는 제 2) 반도체 칩의 제 1 콘택 연결부들의 그룹에 배치되는 콘택 연결부들로 인도된다. 제 2 라인 버스의 라인들의 경우에, 브랜칭들은 제 2 콘택 연결부 들의 그룹에 속하는 각각의 콘택 연결부들로 인도되고 따라서, (제 1 에지에 대한 것보다) 반도체 구성요소의 관련 제 2 에지에 더 가깝게 위치되는 콘택 연결부들의 제 2 어레이에 배치된다.
제 1 라인 버스는 인쇄 회로 기판 내에서, 또한 인쇄 회로 기판의 상호 반대편 주 영역들 상에 일치하여(congruently) 배치된 제 1 및 제 2 반도체 구성요소들의 제 1 접촉 연결부들의 그룹들로 이루어지는 접촉의 도움으로 배치되는 콘택 홀 충전부들을 포함하는 것이 바람직하다. 콘택 홀 충전부(비아)들은 인쇄 회로 기판의 도전체 트랙 평면들 사이의 절연 층들을 통해 인도된다; 각각의 경우, 제 1 라인 버스가 이어진 도전체 트랙 평면이 인쇄 회로 기판의 내부 도전체 트랙 평면인 경우에 제 1 및 제 2 반도체 구성요소 당 1 이상의 콘택 홀 충전부가 제공된다. 또한, 개별적인 반도체 구성요소들로 인도된 라인 브랜치들은, 물론 또 다른 도전 구조체이지만, 인쇄 회로 기판에 평행한 작은 거리들을 브리지해야만 하는 도전 구조체를 포함할 수도 있다.
또한, 제 2 라인 버스는 인쇄 회로 기판 내에서, 또한 인쇄 회로 기판의 상호 반대편 주 영역들 상에 일치하여 배치된 제 1 및 제 2 반도체 구성요소들의 제 2 접촉 연결부들의 그룹들로 이루어지는 접촉의 도움으로 배치되는 콘택 홀 충전부들을 포함하는 것이 바람직하다. 따라서, 제 2 라인 버스의 각각의 라인도 각각의 경우에 제 2 라인 버스가 중심의 도전체 트랙 평면인 경우에 제 1 및 제 2 반도체 구성요소 당 1 이상의 콘택 홀 충전부를 포함한다.
각각의 제 2 반도체 구성요소는 2 개의 제 1 반도체 구성요소들 사이에 걸쳐 횡방향으로 연장하고, 구역 내에서 2 개의 제 1 반도체 구성요소들의 베이스 영역을 겹쳐 제공되며, 상기 겹침 영역은 각각의 제 1 반도체 구성요소의 베이스 영역의 절반보다 작은 것이 바람직하다. 전면(front side)에서 서로 직접 인접하여 배치되는 2 개의 제 1 반도체 구성요소들 사이의 거리는, 하나의 반도체 칩의 제 1 접촉 연결부들의 서로를 향하는 그룹들 및 다른 반도체 칩의 제 2 접촉 연결부들의 서로를 향하는 그룹들이 각각의 반도체 구성요소의 제 1 접촉 연결부들의 그룹과 제 2 접촉 연결부들의 그룹 사이의 거리에 대응하는 서로의 거리로 인쇄 회로 기판의 전면 상에 배치되도록 선택되는 것이 바람직하다. 결과적으로, 인쇄 회로 기판의 후면 상에 제 1 및 제 2 접촉 연결부들의 그룹들에 대해 제 2 반도체 구성요소를 일치하여 배치하는 것이 바람직하다; 그 후, 제 1 접촉 연결부들의 일 그룹이 최상면 상에 배치된 하나의 가장 가까운 반도체 구성요소의 제 1 접촉 연결부들의 그룹에 대해 일치하여(즉, 횡방향으로 동일한 위치에서 설명하도록) 배치된다. 대응하여, 후면 상에 배치된 반도체 구성요소의 제 2 그룹의 접촉 연결부들도 최상면 상에 배치된 다른 가장 가까운 반도체 구성요소의 제 2 접촉 연결부들의 그룹과 동일한 횡방향 위치로 배치된다.
제 2 반도체 구성요소들은 제 2 방향에 대해 제 1 반도체 구성요소들과 동일한 위치에서 인쇄 회로 기판 상에 배치되어 제공되는 것이 바람직하다. 전면 및 후면 상에 배치된 반도체 구성요소들을 설명하기 위한 복수의 반도체 구성요소들의 제 1 및 제 2 반도체 구성요소들 모두는, 결과적으로 각각의 경우에 동일한 좌표 및 인쇄 회로 기판의 주 영역들에 평행한 제 2 방향에 대해 동일한 방위를 갖는다. 이러한 끝은, 각각의 경우에 제 1 및 제 2 반도체 구성요소들 모두의 동일한 에지가 동일한 방향, 예를 들어 양의 제 2 방향을 향한다는 것을 의미한다. 제 1 에지 및 각각의 경우에 상술된 에지가 인접하는 각각의 반도체 구성요소의 코너가 표시되었다면, 상기 표시는 각각의 제 1 및 제 2 반도체 칩의 경우에 양의 제 2 방향의 방향으로 지향 것이다. 따라서, 모든 반도체 구성요소들은 제 2 방향에 대해 동일한 위치에 배치되지만, 또한 인쇄 회로 기판의 주 영역이 이어진 방향과 평행한 제 1 방향을 따라 서로에 대해 어긋나 있는 방식으로 정렬된다.
인쇄 회로 기판은 복수의 도전체 트랙 평면을 갖는 다층의 인쇄 회로 기판으로 제공되고, 제 1 및 제 2 라인 버스는 1 이상의 내부 도전체 트랙 평면 안으로 이어지는 것이 바람직하다. 제 1 및 제 2 라인 버스는 동일한 도전체 트랙 평면 안으로 이어지거나, 복수의 내부 도전체 트랙 평면에 걸쳐 분포될 수 있다. 필수적이진 않지만, 그럼에도 불구하고 라인 버스들이 단일 내부 중심의 도전체 트랙 평면 안으로 이어진 경우, 제 1 및 제 2 반도체 구성요소들의 접촉 연결부들이 연결되는 방식에 의해 인쇄 회로 기판에 수직한 방향으로의 라인 경로들이 하부 아웃레이(lower outlay)와 똑같은 길이를 갖도록 선택될 수 있기 때문에 유리하다.
라인 버스들의 제 1 및 제 2 콘택 홀 충전부들은 각각의 경우에 제 1 반도체 구성요소의 베이스 영역 및 제 2 반도체 구성요소의 베이스 영역이 겹치는 인쇄 회로 기판의 구역들 내에 배치되어 제공되는 것이 바람직하다. 이 경우 겹치는 것은 각각의 경우에 제 1 및 제 2 반도체 구성요소, 또는 인쇄 회로 기판에서 전면 상에 장착된 반도체 구성요소 및 후면 상에 장착된 반도체 구성요소의 횡방향 치수들을 설명하기 위한 베이스 영역들뿐만 아니라, 겹침 구역에서 반도체 구성요소들의 접촉 연결부들의 각각의 상호 대응하는 그룹들의 위치들도 해당한다. 제 1 및 제 2 접촉 연결부들의 그룹들에 대해, 이 횡방향 겹침은 너무 커서 - 접촉 연결부들의 각각의 어레이 내에서의 접촉 연결부들의 내부적인 분포에 상관없이 - 횡방향으로의 인쇄 회로 기판의 2 개의 주 영역들 상의 제 1 또는 제 2 접촉 연결부들의 관련된 어레이의 위치들이 동일하다. 결과적으로, 가능한 한 작은 정도까지 브랜치하는 지점과 반도체 구성요소들의 접촉 연결부 사이에서 인쇄 회로 기판에 평행하게 이어진 연결 경로들을 감소시키는 것이 바람직하다. 이는 콘택 홀 충전부들 모두의 수단으로써 또는 각각의 경우에 최상면 상에 피팅된 반도체 구성요소 및 아래면 상에 적합한 반도체 구성요소의 접촉 연결부들의 어레이들이 각각의 경우에 일치를 이루는 인쇄 회로 기판의 횡방향 치수의 구역 내에 배치되는 가장 많은 부분에 대해 가장 간단하게 달성된다.
제 1 라인 버스의 제 1 및 제 2 콘택 홀 충전부들은 제 1 반도체 구성요소의 제 1 접촉 연결부들의 그룹이 각각의 경우에 횡방향으로 제 2 반도체 구성요소의 제 1 접촉 연결부들의 그룹과 일치하여 배치되는 인쇄 회로 기판의 구역들 내에 배치되어 제공되는 것이 바람직하다.
또한, 제 2 라인 버스의 제 1 및 제 2 콘택 홀 충전부들은 제 1 반도체 구성요소의 제 2 접촉 연결부들의 그룹이 각각의 경우에 횡방향으로 제 2 반도체 구성요소의 제 2 접촉 연결부들의 그룹과 일치하여 배치되는 인쇄 회로 기판의 구역들 내에 배치되어 제공되는 것이 바람직하다. 이 실시예들에 따라, 제 2 라인 버스의 콘택 홀 충전부들은 각각의 경우에 제 1 라인 버스의 콘택 홀 충전부들과는 상이한 인쇄 회로 기판의 횡방향 위치들에 있다.
또한, 제 1 방향에 따라 각각의 상부 및 하부 반도체 구성요소의 제 1 접촉 연결들의 각각의 그룹이 배치되는 위치들이 각각의 경우, 각각의 상부 및 하부 반도체 구성요소의 제 2 접촉 연결부들의 각각의 그룹이 배치되는 위치들과 교번한다. 제 2 라인 버스에 의해 구동되기 위한 접촉 연결부들로부터 제 1 라인 버스에 의해 구동되는 접촉 연결부들의 공간 분리는 인쇄 회로 기판 내에서의 내부적인 상호연결을 풀어내고(disentanglement), 이에 따른 내부적인 인쇄 회로 기판 구성의 단순화를 초래한다. 따라서, 서로 간의 모든 반도체 칩들의 제 1 및 제 2 접촉 연결부들의 공간 분리는 종래의 전자 구성요소의 경우에서보다 디자인 구성들과 다른 기준(criteria)에 대해 더욱더 많은 여유(leeway)를 남기는 특히 간단한 인쇄 회로 기판 코스를 가능하게 한다.
인쇄 회로 기판은 인쇄 회로 기판의 제 1 에지에서 제 1 방향을 따라 이어진 콘택 스트립을 갖고, 제 1 방향을 따라 정렬된 콘택들의 다중도(multiplicity)를 갖는 것이 바람직하다. 특히, 메모리 모듈로서 구현된 구성요소의 경우에 콘택 스트립은 마더보드 또는 몇몇 다른 상위의 전자 유닛의 어댑터 내로 구성요소를 삽입하는 역할을 한다.
인쇄 회로 기판은 서로 멀리 있고 인쇄 회로 기판의 제 1 에지를 연장하는 사이에 있는 2 개의 제 2 에지들을 갖는 것이 바람직하다. 각각의 제 2 에지들은 인쇄 회로 기판의 각각의 코너에서 인쇄 회로 기판의 콘택 스트립이 배치되는 인쇄 회로 기판의 제 1 에지에 인접한다. 따라서, 인쇄 회로 기판은 2 개의 제 2 에지들 사이에서 제 1 방향을 따라, 및 또 다른 에지만큼 먼 제 1 에지로부터 제 2 방향을 따라 연장된다. 예시의 방식에 의해, 반도체 구성요소들은 콘택 스트립에 평행한 방향으로 정렬된다. 하지만, 그것들은 콘택 스트립의 코스에 수직한 방향으로 동일하게 정렬될 수 있다; 이 경우, 각각의 경우의 반도체 구성요소들의 그룹들은 콘택 스트립을 따라 상이한 위치들을 갖지만, 각각의 그룹들의 반도체 구성요소들은 서로의 가운데서 각각의 경우에 제 1 방향을 따라 동일한 위치를 갖는다. 그 후 각각의 그룹에서, 관련된 그룹들의 반도체 구성요소들은 콘택 스트립의 코스에 수직하여 설명하기 위한 제 2 에지들에 평행한 방향으로 정렬된다.
하지만, 반도체 구성요소들은 제 1 방향을 따라 서로에 대해 어긋나 있는 방식으로 인쇄 회로 기판의 반대편 주 영역들 상에 콘택 스트립에 평행하여 정렬되어 제공되고, 라인 버스들은 인쇄 회로 기판의 2 개의 제 2 에지들 사이의 거리의 80 % 이상에 대응하는 인쇄 회로 기판의 일 구역에 걸쳐 연장하는 것이 바람직하다. 결과적으로, 인쇄 회로 기판의 폭의 큰 부분이 횡방향으로 구역들 내에 겹치는 반도체 칩들의 1 이상의 정렬의 구성에 대해 제공될 수 있다.
디바이스들은 반도체 구성요소들의 2 이상의 그룹을 가지며, 각각의 경우에서 반도체 구성요소들의 각각의 그룹의 반도체 구성요소들은 인쇄 회로 기판의 2 개의 주 영역들 상의 구역들에서 서로 겹치는 방식으로 배치되고 각각의 경우에 제 1 및 제 2 라인 버스에 의해 서로 의존하여 연결되는 것이 바람직하다. 반도체 구성요소들의 2 개의 상이한 그룹들이 제공되며, 이 경우 각각의 그룹은 전면 상에 장착된 반도체 구성요소들을 설명하기 위한 제 1 반도체 구성요소들 및 후면 상에 장착된 반도체 구성요소들을 설명하기 위한 제 2 반도체 구성요소들을 갖는다. 전면 및 후면이 호환성이 있는(interchangeable) 것은 말할 필요도 없다.
각각의 경우에 반도체 구성요소들의 각각의 그룹의 라인 버스들은 인쇄 회로 기판의 2 개의 제 2 에지들 사이에서 인쇄 회로 기판의 중심의 구역에서 시작하고 인쇄 회로 기판의 2 개의 제 2 에지들 중 각각의 경우에 하나의 부근에서 끝나는 것이 바람직하다. 이는 각각의 경우에 전용화된 제 1 및 제 2 라인 버스를 갖는 반도체 구성요소들의 2 (또는 2n의 개수)의 그룹들의 대칭적인 구성을 가능하게 한다. 각각의 그룹은 동일한 개수의 반도체 구성요소들을 갖는 것이 바람직하다.
각각의 라인 버스는 구동기 회로에 연결되어 제공되는 것이 바람직하다. 각각의 제 1 및 제 2 라인 버스에 대해 전용 구동기 회로가 제공될 수 있다. 예시의 방식에 의해, 구동기 회로들은 레지스터의 구동기들일 수 있다.
각각의 라인 버스는 최종 반도체 구성요소의 접촉 연결부들에서 끝나는 것이 바람직하다. 각각의 경우에 전용의 제 1 및 제 2 라인 버스를 갖는 반도체 구성요소들의 복수의 그룹들이 제공되는 경우, 각각의 라인 버스는 반도체 구성요소들의 관련된 그룹의 최종의, 예를 들어 가장 바깥쪽(outermost)의 반도체 구성요소에서 끝난다.
대안예로서, 각각의 버스는 단자 저항기들에서 끝나도록 제공될 수 있다. 라인 버스들을 종결시키는 역할을 하는 단자 저항기들은 전기 신호들이 거꾸로 반사되는 것을 방지하므로 적절한 방식으로 선택된 전기 저항을 갖는다.
각각의 경우에서 라인 버스들은 제어 라인들 및 어드레스 라인들을 포함하여 제공되는 것이 바람직하다. 제어 신호들, 예를 들어 기록 명령어들 또는 판독 명령어들은 제어 라인들을 통해 전달되며, 데이터에 기록하거나 데이터를 판독하여 내보내고(read out) 또는 메모리 셀들을 재생하는 메모리 어드레스들은 어드레스 라인들을 통해 전달된다.
반도체 구성요소들은 어드레스 버스의 라인들에 의해 서로 병렬로 연결되어 제공되는 것이 바람직하다. 이는, 라인 버스들의 라인들이 양 면들 상에서 적합한 반도체 칩들 사이를 통해 인도되고 단지 짧은 라인 브랜치들에 의해 각각의 경우에 라인 코스들을 따라 배치된 반도체 칩들과 접촉하는 플라이 바이 테크놀로지의 사용에 의해 보장된다.
인쇄 회로 기판은 각각의 반도체 구성요소의 데이터 라인들이 연결되는 각각의 반도체 구성요소에 대해 별도의 데이터 라인들을 갖는 것이 바람직하다. 결과적으로, 각각의 반도체 구성요소에 대해 전용화된 데이터 라인들이 제공되는 반면, 제어 명령어들 및 어드레스 명령어들은 (제 1 및 제 2 라인 버스 사이에 분포된) 공통의 데이터 버스에 의해 전달되며, 이는 각각의 경우에 반도체 구성요소들의 각각의 접촉 연결부들에 대해 단지 매우 짧은 브랜치들만을 갖는다.
각각의 경우에 인쇄 회로 기판의 제 1 또는 제 2 주 영역에 적합한 각각의 제 1 및 제 2 반도체 구성요소는 1 이상의 또 다른 반도체 구성요소를 지지하여 제공되는 것이 바람직하다. 이러한 실시형태(development)에서, 또 다른 반도체 구성요소들은 동일한 인쇄 회로 기판에 의해 구동될 수 있다. 하지만, 그것들은 인쇄 회로 기판에 직접 고정되는 것이 아니라, 오히려 인쇄 회로 기판에 직접 고정되는 그 반도체 구성요소들 중 하나에 고정된다.
반도체 구성요소들은 패키징된 반도체 칩들인 것이 바람직하다. 예시의 방식에 의해, 패키지들은 볼 그리드 어레이(ball grid array: BGA)일 수 있다. 또한, 각각의 경우에 반도체 구성요소들은 집적 반도체 메모리를 갖는 것이 바람직하다. 집적 반도체 메모리들은, 특히 휘발성 판독/기록 메모리들, 예를 들어 DRAM(Dynamic Random Access Memory)들일 수 있다.
반도체 구성요소들은 비-정사각형의 평면을 가지며, 이 경우 그것들은 더 크고 더 작은 횡방향 치수를 갖고, 이 경우 각각의 경우에서 반도체 구성요소들의 제 1 및 제 2 에지는 더 큰 치수를 사전정의하며, 제 1 및 제 2 에지 사이의 거리는 더 작은 치수에 대응하는 것이 바람직하다. 더 작은 치수는, 예를 들어 양의 제 2 방향으로 지향된 각각의 반도체 구성요소의 제 1 및 제 2 에지 사이로 이어진 그 에지의 길이에 대응한다.
전자 디바이스는 메모리 모듈인 것이 바람직하다. 하지만, 전자 디바이스는 동일하게는 모바일 디바이스, 예를 들어 휴대 전화의 메모리 유닛일 수 있다.
본 발명은 전자 디바이스를 제조하는 방법에 의해 더욱 달성되며, 상기 방법은:
a) 제 1 방향 및 제 2 방향을 따라 연장되며, 반도체 구성요소가 장착가능한 제 1 주 영역 및 상기 제 1 주 영역으로부터 멀리 있는 제 2 주 영역을 갖는 인쇄 회로 기판을 제공하는 단계, 및 상호 동일한 형태의 복수의 반도체 구성요소를 제 공하는 단계를 포함하며,
- 각각의 반도체 구성요소는 상기 반도체 구성요소의 제 1 에지로부터 상기 반도체 구성요소의 반대 제 2 에지까지 연장된 외부 영역, 및 상기 외부 영역의 구역 내에 제공되고 상기 외부 영역 상의 콘택 연결부의 2 개의 그룹 내에 배치된 콘택 연결부를 갖고,
- 상기 제 1 콘택 연결부의 그룹은 각 경우에서 상기 반도체 구성요소의 상기 제 1 에지에 더 가깝게 배치된 상기 반도체 구성요소의 외부 영역의 구역 내에 배치되고, 상기 제 2 콘택 연결부의 그룹은 각 경우에서 상기 반도체 구성요소의 제 2 에지에 더 가깝게 배치된 상기 반도체 구성요소의 외부 영역의 구역 내에 배치되며,
b) 상기 인쇄 회로 기판 상에 상기 반도체 구성요소를 장착하는 단계를 포함하고,
- 상기 모든 반도체 구성요소의 상기 제 1 에지 및 상기 제 2 에지가 제 2 방향에 대해 평행하게 이어지고, 상기 제 2 반도체 구성요소의 제 1 에지가 상기 제 1 반도체 구성요소의 상기 제 1 에지에 대해 반대 방향으로 지향되며,
- 제 1 방향에 대해, 각 경우에서 상기 인쇄 회로 기판의 상기 제 1 주 영역 상에 서로에 대해 인접하게 배치된 2 개의 제 1 반도체 구성요소들 간의 위치 내에, 제 2 반도체 구성요소가 각 경우에서 상기 인쇄 회로 기판의 상기 제 2 주 영역 상에 배치되고, 상기 인쇄 회로 기판 상의 상기 반도체 구성요소의 베이스 영역이 각 경우에서 상기 제 1 방향을 따라 구역들 내에서 각각의 제 1 반도체 구성요소의 베이스 영역과 겹치며,
- 횡방향을 따라, 각 경우에서 상기 제 2 반도체 구성요소의 상기 제 1 콘택 연결부의 그룹이 2 개의 제 1 반도체 구성요소 중 하나의 상기 제 1 콘택 연결부의 그룹과 일치를 달성하고, 상기 제 2 반도체 구성요소의 상기 제 2 콘택 연결부의 그룹이 상기 2 개의 제 1 반도체 구성요소 중 다른 하나의 상기 제 2 콘택 연결부의 그룹과 일치를 달성하는 방식으로,
상기 복수의 반도체 구성요소 중 제 1 반도체 구성요소가 상기 제 1 주 영역 상에 장착되며, 상기 복수의 반도체 구성요소의 제 2 반도체 구성요소가 상기 인쇄 회로 기판의 제 2 주 영역 상에 장착된다.
특히, 이 방법에 의해 청구항 제 1 항 내지 제 31 항 중 하나를 따른 전자 디바이스가 제조된다.
도 1은 도 1의 주 영역(2a)의 평면도에 예시된 전자 인쇄 회로 기판(2)을 갖는 본 발명에 따른 전자 디바이스(3)의 개략적인 평면도를 도시한다. 전자 디바이스(3)는 메모리 모듈일 수 있으나, 동일하게는 예를 들어 휴대 전화와 같은 모바일 디바이스의 메모리 유닛일 수 있다. 하지만, 전자 디바이스는 동일하게는 양면 상에 반도체 구성요소(1)가 배열된 인쇄 회로 기판을 갖는 여하한의 다른 전자 유닛일 수도 있다.
반도체 구성요소(1), 즉 제 1 반도체 구성요소(11)는 도 1에 예시된 인쇄 회로 기판(2)의 제 1 주 영역(2a) 상에 배치된다. 도 1에 점선으로 예시된 또 다른 반도체 구성요소(1), 즉 제 2 반도체 구성요소(12)는 인쇄 회로 기판(2)의 제 2 주 영역 상에 배치된다. 반도체 구성요소(1)는 그들이 인쇄 회로 기판(2)의 주 영역이 연장되는 제 1 방향(x)에 대해 정렬(line)되고, 각 경우에서 주 영역이 연장되는 제 2 방향(y)을 따라 동일한 위치에 배치되도록, 인쇄 회로 기판(2) 상에 배치된다. 도 1에서 알 수 있는 바와 같이, 제 1 주 영역(2a) 상에 배치된 제 1 반도체 구성요소(11)의 베이스 영역(21)은 인쇄 회로 기판(2)의 반대 주 영역 상에 배치된 제 2 반도체 구성요소(12)의 베이스 영역(22)과 겹친다. 특히, 반도체 구성요소는 각각의 제 2 반도체 구성요소(12)의 베이스 영역이 1 이상의 제 1 반도체 구성요소(11)의 베이스 영역과 부분적으로 겹치도록 배치된다. 도 1에 예시된 반도체 구성요소의 본 발명에 따른 배치는 도 2에 예시된 바와 같이 각 경우에서 콘택 연결부의 2 개의 그룹을 갖는 반도체 구성요소의 보다 단순한 상호연결을 가능하게 하며, 또한 전자 디바이스가 종래의 전자 디바이스보다 더 높은 클록 주파수로, 예컨대 800 ㎒ 이상으로 작동되게 할 수 있다.
도 1에서, 각각의 제 1 반도체 구성요소(11) 및 제 2 반도체 구성요소(12)의 코너에는 관련 반도체 구성요소의 방위를 식별하는 표시가 되어 있다. 도 1에서, 상기 표시는 제 1 주 영역(2a) 상에 배치된 제 1 반도체 구성요소(11)의 경우에는 오른쪽 위 코너에, 또한 점선으로 표시된 방식으로 반대 주 영역 상에 배치된 제 2 반도체 구성요소의 경우에는 도 1의 왼쪽 위에 예시된 코너에 위치된다. 이는 제 1 반도체 구성요소(11) 및 제 2 반도체 구성요소(12)가 인쇄 회로 기판 상에서 서로에 대해 어떻게 방위가 잡히는지를 예시한다. 모든 반도체 구성요소(1)는 서로 구 조적으로 동일하다. 특히, 제 1 반도체 구성요소(11)는 제 2 반도체 구성요소(12)와 구조적으로 동일하다.
도 2는, 인쇄 회로 기판의 두 주영역들 상에 대응하는 수들로 배치되는, 정확히 말하면 가장 작은 가능한 인쇄 회로 기판 영역 상에 가장 높은 가능한 패키징 밀도로 배치되는, 반도체 구성요소(1)의 개략적인 사시도를 도시한다. 반도체 구성요소(1)는 예를 들어 패키징된 반도체 칩이며, 따라서 집적화된 반도체 회로를 갖는다. 반도체 구성요소는 특히 볼 그리드 어레이(ball grid array)(BGA) 또는 일부 다른 구성요소이다. 어떤 경우(event)에, 이는 두 어레이 또는 그룹의 콘택 연결부들, 즉 한 그룹의 제 1 콘택 연결부들(6) 및 한 그룹의 제 2 콘택 연결부들(7)을 갖는다. 두 그룹의 콘택 연결부들은, 반도체 구성요소(1)가 인쇄 회로 기판에 장착됨으로써 외부 영역(4)에 배치된다.
반도체 구성요소(1)는 바람직하게는 정사각형이 아닌 단면을 갖는 평면 또는 베이스 영역을 가지며, 보다 작은 횡방향 치수는 예를 들어 (a)로 확인되고, 보다 큰 횡방향 치수는 예를 들어 (b)로 확인된다. 두 치수들 중 하나를 따라, 예를 들어 치수(a)를 따라, 반도체 구성요소(1)는 제 1 에지(A)로부터 반대편 제 2 에지(B) 만큼 멀리 연장된다. 외부 영역(4)은 중간으로(in between) 연장된다. 제 1 콘택 연결부들(6)의 그룹은 외부 영역(4)의 제 1 영역에 배치되고, 제 1 콘택 연결부들(6)의 그룹은 제 2 에지(B) 보다 제 1 에지(A)에 더 가까이 배치된다. 반대로, 제 2 콘택 연결부들(7)의 그룹은 제 1 에지(A)보다 제 2 에지(B)에 더 가까이 배치된다. 도 2에 도시된 반도체 구성요소는 도 1에 도시된 인쇄 회로 기판(2) 상에 대 응하는 수들로 배치되고, 상기 인쇄 회로 기판에 장착되고, 인쇄 회로 기판의 반대편 주 영역들 상에 장착되는 이러한 반도체 구성요소들의 - 제 1 방향(x)을 횡방향으로 따르는 어긋남(offset) - 배치는 인쇄 회로 기판에 의한 반도체 구성요소들의 단순화된 전기적 구동을 가능하게 한다.
도 3은 도 1의 전자 디바이스의 개략적인 단면도를 도시한다. 도시는 인쇄 회로 기판에 평행한 제 1 방향(x)을 따르고 이에 수직인 방향(z)의 단면도를 나타낸다. 단면도에서, 제 1 반도체 구성요소(11) 및 제 2 반도체 구성요소(12)는 각 경우에 이의 제 1 에지(A) 및 이의 제 2 에지(B) 사이에 연장된다. 인쇄 회로 기판(2)의 제 1 주영역(2a) 상에 배치된 제 1 반도체 구성요소들(11)의 경우, 제 1 에지(A)는 도 3에서 양의 제 1 방향(x)으로 향하는 반면(point), 제 2 주영역(2b) 상에 배치된 반도체 구성요소들(12)의 경우, 이들의 제 1 에지(A)는 음의 x 방향으로 향한다. 대조적으로, 제 2 반도체 구성요소들(12)의 제 2 에지(B)는 양의 x 방향으로 향한다. 결과적으로, 제 2 반도체 구성요소들(12)의 제 1 에지(A)는 제 1 반도체 구성요소들(11)의 제 1 에지(A)와 반대 방향으로 향한다. 제 1 반도체 구성요소(11) 및 제 2 반도체 구성요소(12) 간에는 어떤 차이도 없다; 이들은 서로 구조적으로 동일하지만, 단지 인쇄 회로 기판의 상이한 주 영역들(2a, 2b) 상에 배치된다. 상기 반도체 구성요소들(11, 12)은 각각 부가적으로, 도 3의 왼쪽에 도시된 제 1 반도체 구성요소(11)의 예시를 사용하여 지시된 바와 같이, 하나 이상의 부가적인 반도체 구성요소들(50)을 운반할 수 있다. 부가적인 도면들이 명료하게 되도록, 이는 이하에서 더 논의되지 않을 것이다.
각 경우에 두 개의 제 1 반도체 구성요소들(11)은 제 1 주 영역(2a) 상에 서로 인접하여, 정확히 말하면 소정 거리(d)에 배치된다. 상기 거리(d)는 제 2 주영역(2b) 상에 배치된 제 2 반도체 구성요소들(12)의 본 발명에 따른 어긋남으로, 정확히 말하면 두 개의 제 1 반도체 구성요소들(11) 중 하나의 제 1 콘택 연결부들(6)의 그룹 및 인접한 제 1 반도체 구성요소(11)의 제 2 콘택 연결부들(7)의 그룹 사이의 거리는 개별 반도체 구성요소(12) 상의 콘택 연결부들(6, 7)의 두 그룹들 사이의 거리에 정확히 대응하는 방식으로 배치된다(coordinated). 이는 각 제 2 반도체 구성요소(12)의 콘택 연결부들(6, 7)이, 개별 제 2 반도체 구성요소(12)가 배치되는 베이스 영역들 사이에 제 1 반도체 구성요소들(11)의 콘택 연결부들(6, 7)과 일치하도록, 제 2 반도체 구성요소들(12)이 각 경우에 제 1 반도체 구성요소들(11)에 대해 어긋나는 방식으로 인쇄 회로 기판의 제 2 주 영역(2b) 상에 배치되는 것이 가능하게 한다. 이는 각 저부 반도체 구성요소(12)의 제 1 콘택 연결부들(6)의 그룹이, 베이스 영역이 제 2 반도체 구성요소(12)의 베이스 영역에 의해 겹치는 한 상부 반도체 구성요소(11)의 제 1 콘택 연결부들(6)의 그룹과 횡방향(x)으로 동일한 위치를 갖는다는 것을 의미한다. 이는 또한, 저부 반도체 구성요소(12)의 제 2 콘택 연결부들(7)의 그룹의 위치가, 베이스 영역이 저부 반도체 구성요소(12)의 베이스 영역에 의해 겹치는 추가적인 상부 반도체 구성요소(11)의 제 2 콘택 연결부(7)의 위치와 동일하다는 것을 의미한다.
인쇄 회로 기판 상의 반도체 구성요소들의 본 발명에 따른 배치는 반도체 구성요소들(11, 12)이 가장 짧은 가능한 브랜칭(branching) 라인들로, 이들 간에 통 해 인도된 플라이 바이 버스(fly by bus)에 의해 작동될 수 있다는 장점을 갖는다. 이와 관련하여, 도 3은 제 1 및 제 2 도전체 트랙 평면(13)을 개략적으로 도시한다; 각 경우에 다수의 도전체 트랙들(4)은 두 모든 도전체 트랙 평면들(13)에서 이어진다. 따라서 전도체 트랙들(4)은 인쇄 회로 기판(2)의 1 이상의 중심 도전체 트랙 평면들에서 정면(11) 및 후면 반도체 구성요소들(12) 사이에 통해 인도된다. 개략적으로 도시된 브랜칭 노드들은 각 경우에 콘택 홀 충전부들 또는 바이어스들이 개별 반도체 구성요소들(1)의 콘택 연결부들(6, 7)로 인도된 라인들(4)의 섹션들을 지시한다. 도 3에서 저부 도전체 트랙 평면(3)의 도전체 트랙들(4)로부터, 콘택 홀 충전부들이 정면 반도체 구성요소들(11) 및 후면 반도체 구성요소들(12)의 제 1 콘택 연결부들(6) 모두에 인도된다는 것을 인식할 수 있다. 대조적으로, 부가적인 내부 도전체 트랙 평면(13)의 도전체 트랙들(4)로부터, 복수의 도전체 구조체들로부터 형성된 콘택 홀 충전부들 또는 다른 라인 통로들이 진행되며, 이는 제 1 반도체 구성요소들(11) 및 제 2 반도체 구성요소들(12)의 제 2 콘택 연결부들(7)로 인도된다. 결과적으로, 예를 들어 저부 도전체 트랙 평면(13)에 배치된 제 1 라인 버스의 라인들은, 예를 들어 모든 반도체 구성요소들의 제 1 콘택 연결부들을 위해 예외적으로 작용하는 반면, 예를 들어 도 3에서 최상부에 도시된 다른 도전체 트랙 평면의 도전체 트랙들은 모든 반도체 구성요소들(11, 12)의 제 2 콘택 연결부들(7)과 예외적으로 접촉한다. 제 2 콘택 연결부들(7)은 각 경우에 개별 에지(B) 근처에 개별 콘택 어레이로 배치되므로(도 2 참조), 말하자면 각 반도체 구성요소의 제 1 콘택 연결부들(6)의 그룹에 대해 콘택 어레이로부터 공간적으로 분리된 방식으로 배치되므로, 도 3에 도시된 배치는 인쇄 회로 기판(2)의 최상부면 및 아래면 상에, 각 경우에 제 1 콘택 연결부들은 하나가 다른 것 상에 놓이고, 유사하게 제 2 콘택 연결부들은 하나가 다른 것 상에 놓인다는 장점을 갖는다. 따라서, 예를 들어 모든 제 1 및 제 2 반도체 구성요소들(11, 12)의 제 1 콘택 연결부들(6)과 접촉하기 위해, 인쇄 회로 기판 영역에 평행한 비교적 짧은 도전체 트랙 통로들이 단지 필요하다. 통상적인 전자 디바이스들에서와 같이, 정면 및 후면 반도체 구성요소들이 어긋남 없이 배치된다면, 즉 각 경우에 인쇄 회로 기판 영역 내에 동일한 위치들에 배치된다면, 또는 후면 반도체 구성요소들(B)의 제 1 에지들(A)이 유사하게, 도 3의 도시와 대조적으로, 양의 x 방향으로 향한다면, 이는 상이할 것이다.
도 3 및 유사하게 이하 기재되는 도 4는 더 명료하게 설명되도록 각 경우에 상이한 도전체 트랙 평면들(13)의 복수의 라인 버스들의 도전체 트랙들(14)을 도시한다. 그러나, 실제 모든 제 1 콘택 연결부들(6)을 구동하기 위한 라인 버스 및 모든 제 2 콘택 연결부들(7)을 구동하기 위한 라인 버스 모두가 동일한 공통 도전체 트랙 평면(13)에 위치될 수 있다는 것이 강조되어야 한다.
도 4는 도 3에 대한 확대 상세도를 나타낸다. 특히, 인쇄 회로 기판(2)의 내부 구성이 도 4에 더 상세히 도시된다. 도시는 인쇄 회로 기판(2)의 두 주 영역들(2a, 2b)이 연장되는 제 1 횡방향(x)을 따르고, 법선의 방향(z)을 따르는 단면을 다시 한번 보여준다. 특히, 두 콘택 트랙 평면들(13)이 도시되며, 도전체 트랙들(14)은 각 경우에 도 4의 단면에서 알 수 있는 단일 도전체 트랙(14) 만을 잇는다. 그러나, 각 경우에 도 4로부터의 각 도전체 트랙(14)은 다수의 도전체 트랙들 에 대응한다.
도 4는 제 1 라인 버스(15)가 하나의 내부 도전체 트랙 평면(13)으로 이어지고, 상기 제 1 라인 버스는 각각의 제 1 반도체 구성요소(11) 및 제 2 반도체 구성요소(12)의 제 1 콘택 연결부들(6)의 개별 그룹과 접촉하는 역할을 한다는 것을 도시한다. 이러한 목적으로, 제 1 라인 버스(15)는 1 이상의 내부 도전체 트랙 평면(13) 안으로 이어지는 각 도전체 트랙(14)에 대해, 제 1 주 영역(2a) 상에 배치된 반도체 구성요소들(11)의 제 1 콘택 연결부들(6)로 인도된 제 1 콘택 홀 충전부들(16a), 및 또한 제 2 주 영역(2b) 상에 배치된 반도체 구성요소들(12)의 제 1 콘택 연결부들(6)로 인도된 제 2 콘택 홀 충전부들(16b)을 포함한다. 다수의 반도체 구성요소들(11, 12)은 제 1 라인 버스(15) 및 또한 제 2 라인 버스(25)에 부가적으로 연결되고, 이의 반도체 트랙들(14)은 보다 명료한 설명을 위해 도 4에 부가적인 도전체 트랙 평면(13)으로 도시된다. 그러나, 제 2 라인 버스(25)의 라인들은 바람직하게는 제 1 라인 버스(15)의 라인들과 동일한 도전체 트랙 평면(13)에 형성된다. 도 4에서 제 1 콘택 홀 충전부들(26a)은 제 2 라인 버스(25)의 라인들로부터 진행되고 제 1 주 영역(2a) 상에 배치된 반도체 구성요소들(11)의 제 2 콘택 연결부들(7)로 인도된다는 것을 알 수 있다. 또한, 제 2 라인 버스(25)는 제 2 주 영역(2b) 상에 배치된 반도체 구성요소들(12)의 제 2 콘택 연결부들(7)로 인도된 제 2 콘택 홀 충전부들(26a)을 포함한다. 제 2 라인 버스(25)의 제 2 콘택 홀 충전부들(26b)의 구역에서, 도 4에 도시된 제 1 라인 버스(15)의 도전체 트랙(14)은 중단되는(interrupted) 것으로 나타난다; 이는, 콘택 홀 충전부(26b) 및 제 1 라인 버 스(15)의 도전체 트랙(14)이 방해가 되지 않도록, 콘택 홀 충전부(26b) 주변에 횡방향으로 인도되거나, 제 2 라인 버스(25)와 동일한 도전체 트랙 평면에 배치된다. 제 1 라인 버스(15)로부터 진행하여, 말하자면 도 4의 최하부에 도시된 내부 도전체 트랙 평면(13)으로부터, 모든 반도체 구성요소들(1)의 제 1 콘택 연결부들(6), 정확히 말하면 정면 반도체 구성요소들(11) 및 후면 반도체 구성요소들(12)의 모두가 구동되고 서로 도전적으로 연결된다는 것은, 도 4의 라인 코스에 기초하여 알 수 있다. 유사하게, 명료하도록 도 4에서 상이한 수준으로 도시되는, 제 2 라인 버스(25)의 도전체 트랙들(14)에 의해, 반도체 구성요소들(11)의 제 2 콘택 연결부들(7) 모두, 정확하게 말하면 마찬가지로 정면 반도체 구성요소들(11) 및 후면 반도체 구성요소들(12)의 모두와 접촉이 발생한다. 통상적인 전자 디바이스들과 대조적으로, 인쇄 회로 기판 영역에 평행한 브랜칭 라인들의 더 긴 횡방향 통로 거리들이 상당히 제거되므로, 라인 브랜치들이 도 4의 콘택 홀 충전부들(16a, 16b, 26a, 26b)에 의해 단순화된 방식으로 개략적으로 설명되는 개별 반도체 구성요소들(11, 12)에 대한 라인 브랜치들이 통상적인 전자 디바이스들의 경우보다 상당히 더 짧게 선택될 수 있도록, 콘택 연결부들, 예를 들어 인쇄 회로 기판의 정면 및 후면 상에 배치된 반도체 구성요소들의 제 1 콘택 연결부들(6)의 개별적으로 상호 대응하는 그룹들이 일치된다. 기껏해야, 각 경우에 올바른 개별 제 1 및 제 2 콘택 연결부들이 서로 단락되도록, 제 1 및 제 2 콘택 연결부들(6, 7)의 그룹에 대한 개별 콘택 어레이가 연장되는 인쇄 회로 기판 영역의 구역 내에서, 약간 횡방향의 어긋남들이 또한 필요하다. 그러나, 반도체 구성요소의 제 1 콘택 연결부들(6)의 그룹 및 제 2 콘택 연결부들(7)의 그룹 간의 거리에 대략 대응하는 브리지 횡방향 거리들까지 브랜칭 라인들을 사용할 필요성이 제거된다. 짧아진 신호 통로들 때문에, 본 발명에 따른 전자 디바이스는, 각 경우에 인쇄 회로 기판의 정면 및 후면 상에 동일한 횡방향 위치들을 취하는 반도체 구성요소들이 구비된 통상적인 디바이스들보다 상당히 더 높은 주파수들에서 작동될 수 있다. 본 발명에 따른 전자 디바이스는 800 ㎒보다 높은 주파수들에서 특히 신뢰성 있게 작동가능하다.
도 5는 본 발명에 따른 전자 디바이스의 추가 실시예의 개략 평면도를 도시한다. 이 경우, 전자 디바이스(3)는 예를 들어 메모리 모듈로서 형성되고, 인쇄 회로 기판(2) 상에 콘택 스트립(30)을 가지며, 상기 콘택 스트립은 제 1 에지(30a)를 따라 인도되고, 제 1 방향(x)을 따라 다수의 콘택들(32)을 갖는다. 콘택들(32)을 포함하는 콘택 스트립(30)은 인쇄 회로 기판(2)의 두 주 영역들 모두 상에 형성된다. 인쇄 회로 기판은 특히 마더보드로 또는 일부 다른 상위 전자 유닛으로 플러그될 수 있다. 인쇄 회로 기판(2)은 인쇄 회로 기판(2) 및 이의 제 1 에지(30a)가 사이에 연장되어 있는 두 상호 반대의 제 2 에지들(31a, 31b)을 갖는다. 도 5는 x 방향으로 서로에 대해 어긋나 배치된 제 1 반도체 구성요소(11) 및 제 2 반도체 구성요소(12)가 두 제 2 에지들(31a, 31b) 사이의 거리의 80 %를 초과하여 연장되는 예시적인 실시예를 도시한다. 서로에 대해 어긋나 배치된 반도체 구성요소들(11, 12)은 각각 복수의 반도체 트랙들(14)을 갖는 제 1 라인 버스(15)에 의해 및 제 2 라인 버스(25)에 의해 구동된다. 이들은 상기 라인 버스들에 의해 특히 제어 명령 및 어드레스 명령들이 공급된다. 따라서, 제 1 라인 버스(15) 및 제 2 라인 버스(25) 는 모두 각 경우에 복수의 제어 라인들(36) 및 복수의 어드레스 라인들(39)을 포함한다.
도 6은 서로에 대해 엇갈리게 배치된 반도체 구성요소(11, 12)의 2 개의 그룹(35, 40)이 인쇄 회로 기판(2) 상에 배치된 또 다른 예시적인 실시예를 도시한다. 반도체 구성요소의 각각의 그룹(35, 40)은 각 경우에서 전용화된 라인 버스를 갖는다. 따라서, 반도체 구성요소의 제 1 그룹(35)의 반도체 구성요소(11, 12)는 제 1 라인 버스(15) 및 제 2 라인 버스(25)에 의해 연결된다. 더욱이, 반도체 구성요소의 제 1 그룹(35)에만 예시된 바와 같이, 각각의 개별적인 반도체 구성요소(11)에 대해 별도의 데이터 라인(38)이 제공되며, 판독되어야 할 데이터를 수신하기 위해 이 데이터 라인에 각각의 반도체 구성요소가 연결된다. 라인 버스(15, 25)의 제어 라인(36) 및 어드레스 라인(39)은 대략적으로 2 개의 제 2 에지(31a, 31b) 사이의 인쇄 회로 기판(2)의 중심으로부터 진행될 수 있으며, 예를 들어 구동기 회로(34)에 연결될 수 있다. 구동기 회로(34)는, 예를 들어 레지스터의 구동기 회로일 수 있다. 라인 버스의 라인들의 반대 단부들은 반도체 구성요소의 그룹(35)의 경우에 대해 예시된 바와 같이, 도 6에서 왼쪽에 예시된 인쇄 회로 기판(2)의 제 2 에지(31a)의 구역 내에 배치된 마지막 반도체 구성요소(11)의 콘택 연결부(6, 7)에서 종료될 수 있다. 하지만, 대안예로서, 반도체 구성요소의 제 2 그룹(40)에 기초하여 예시된 바와 같이, 라인 버스(15', 25')의 라인들은 그들이 제 2 그룹(40)의 모든 반도체 구성요소와 이미 접촉된 이후에는 단자 저항기(37)에서 종료될 수도 있다. 단자 저항기는 라인 버스를 종료하고, 되돌아오는 신호가 생기는 것 을 방지하는 역할을 한다. 반도체 구성요소의 그룹(35, 40)은 2 개의 상이한 실시예를 나타내며, 그 각각은 구체적인 메모리 모듈 또는 구체적인 전자 디바이스의 경우에 2 개의 그룹에 대해 동일하게 실현될 수 있다. 따라서, 도 6은 좌측과 우측 절반에 2 개의 상이한 실시예를 예시한다. 도 6에서 데이터 라인은 제 1 그룹(35)의 반도체 구성요소에 대해 단지 예시의 방식으로 예시된다. 도 6에 따른 디바이스(3)는 모바일 디바이스(60), 예컨대 휴대 전화의 일부분일 수 있으나, 어떤 다른 상위의 전자 유닛, 예컨대 마더보드 또는 메인프레임에 동일하게 집적화될 수 있다. 이 경우, 상기 상위의 전자 유닛은 참조 번호(60)에 해당한다. 더욱이, 도 5 및 도 6에서 각각의 실시예는 각각 전용화된 라인 버스에 의해 서로 연결된 반도체 구성요소의 2 이상의 상이한 그룹이 도 5에도 제공될 수 있도록 상호교환될 수 있다. 각 경우에서 전용화된 제 1 및 제 2 라인 버스를 갖는 반도체 구성요소의 다양한 개수의 그룹이 도 6에 제공될 수 있다.
인쇄 회로 기판 상의 반도체 구성요소의 본 발명에 따른 배치는 전자 디바이스가 특히 800 ㎒ 이상의 클록 주파수에서 신뢰성 있게 작동될 수 있게 한다; 종래의 메모리 모듈에서 브랜칭 노드로부터 진행하는 인쇄 회로 기판 영역에 대해 평행한 비교적 긴 거리에 걸쳐 이어진 비교적 긴 라인 브랜치들은 서로에 대한 반도체 칩의 제 1 콘택 연결부들 및 서로에 대한 반도체 구성요소의 제 2 콘택 연결부들의 각 경우에서 공간 근접성으로 인해 제거된다.
본 발명에 따르면, 인쇄 회로 기판 상의 반도체 구성요소들의 높은 패킹 밀 도를 가짐에 따라 높은 저장 용량을 가지며, 종래보다 훨씬 더 높은 클록 주파수로 반도체 구성요소들을 신뢰성 있게 구동시킬 수 있는 전자 디바이스 및 그 제조 방법이 제공된다.

Claims (33)

1 이상의 인쇄 회로 기판(2)을 포함하고 상호 동일한 형태의 복수의 반도체 구성요소를 포함하는 전자 디바이스(3)에 있어서,
- 상기 인쇄 회로 기판(2)은 제 1 방향(x) 및 제 2 방향(y)을 따라 연장되는 제 1 주 영역(2a), 및 상기 제 1 주 영역(2a)으로부터 멀리 있는 제 2 주 영역(2b)을 가지며,
- 상기 복수의 반도체 구성요소는 상기 인쇄 회로 기판(2)의 상기 제 1 주 영역(2a) 상에 배치된 제 1 반도체 구성요소, 및 상기 인쇄 회로 기판(2)의 상기 제 2 주 영역(2b) 상에 배치된 제 2 반도체 구성요소를 포함하고,
- 상기 반도체 구성요소의 각각은 상기 인쇄 회로 기판(2)을 향하고 상기 반도체 구성요소의 제 1 에지(A)로부터 상기 반도체 구성요소의 반대 제 2 에지(B)까지 연장되는 외부 영역(4)을 가지며,
- 상기 반도체 구성요소의 각각은 상기 반도체 구성요소의 외부 영역(4)의 구역 내에, 콘택 연결부들의 2 개의 그룹 내에, 제공되는 콘택 연결부(6, 7)를 갖고,
- 제 1 콘택 연결부(6)의 그룹은 각 경우에서 상기 반도체 구성요소의 상기 제 1 에지(A)에 더 가깝게 배치된 상기 반도체 구성요소 각각의 외부 영역(4)의 구역 내에 배치되고, 제 2 콘택 연결부(7)의 그룹은 각 경우에서 상기 반도체 구성요소의 제 2 에지(B)에 더 가깝게 배치된 상기 반도체 구성요소 각각의 외부 영역(4)의 구역 내에 배치되며,
- 상기 반도체 구성요소는 상기 반도체 구성요소의 상기 제 1 에지(A) 및 상기 제 2 에지(B)가 상기 제 2 방향(y)에 대해 평행하게 이어지고, 상기 제 2 반도체 구성요소의 제 1 에지(A)가 상기 제 1 반도체 구성요소의 상기 제 1 에지(A)에 대해 반대 방향으로 지향되도록, 배향적인 방식으로 상기 인쇄 회로 기판(2) 상에 배치되고,
- 상기 제 1 방향(x)에 대해, 각 경우에서 상기 인쇄 회로 기판(2)의 상기 제 1 주 영역(2a) 상에 서로에 대해 인접하게 배치된 2 개의 제 1 반도체 구성요소들 간의 위치 내에, 제 2 반도체 구성요소가 각 경우에서 상기 인쇄 회로 기판(2)의 상기 제 2 주 영역(2b) 상에 배치되고, 상기 인쇄 회로 기판(2) 상의 상기 반도체 구성요소의 베이스 영역(22)이 각 경우에서 상기 제 1 방향(x)을 따라 구역들 내에서 상기 인쇄 회로 기판(2) 상의 각각의 제 1 반도체 구성요소(1)의 베이스 영역(21)과 겹치도록(overlap), 상기 복수의 반도체 구성요소 중 상기 반도체 구성요소는 상기 제 1 방향(x)을 따라 서로에 대해 어긋나 있는(offset) 방식으로 정렬되며,
- 상기 인쇄 회로 기판(2)의 주 영역에 대해 평행한 방향으로, 각 경우에서 상기 제 2 반도체 구성요소의 상기 제 1 콘택 연결부(6)의 그룹은 하나의 제 1 반도체 구성요소의 상기 제 1 콘택 연결부(6)의 그룹과 일치(congruence)를 달성하고, 상기 제 2 반도체 구성요소의 상기 제 2 콘택 연결부(7)의 그룹은 다른 하나의 제 1 반도체 구성요소의 상기 제 2 콘택 연결부(7)의 그룹과 일치를 달성하는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 인쇄 회로 기판(2) 내에 각 경우에서 상기 인쇄 회로 기판(2)의 반대 주 영역(2b) 상의 2 개의 제 1 반도체 구성요소 사이의 중심에 위치된 하나의 제 2 반도체 구성요소는 상기 2 개의 제 1 반도체 구성요소 중 하나의 상기 제 1 콘택 연결부(6)와 단락되고, 이와 동일한 제 2 반도체 구성요소의 상기 제 2 콘택 연결부(7)는 상기 2 개의 제 1 반도체 구성요소의 다른 하나의 상기 제 2 콘택 연결부(7)와 단락되는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 인쇄 회로 기판(2)은 제 1 라인 버스(15) 및 제 2 라인 버스(25)를 형성하는 도전체 트랙(conductor track: 14)을 가지며, 상기 제 1 라인 버스(15)는 상기 복수의 반도체 구성요소 중 모든 반도체 구성요소의 상기 제 1 콘택 연결부(6)를 상호연결시키고, 상기 제 2 라인 버스(25)는 상기 복수의 반도체 구성요소 중 모든 반도체 구성요소의 상기 제 2 콘택 연결부(7)를 상호연결시키는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 제 1 라인 버스(15)는 상기 인쇄 회로 기판(2) 내에 배치된 콘택 홀 충전부(16a, 16b)를 포함하고, 이 콘택의 도움으로 상기 인쇄 회로 기판의 상호 반대의 주 영역(2a, 2b) 상에 배치된 상기 제 1 반도체 구성요소 및 제 2 반도체 구성요소의 제 1 콘택 연결부(6)의 그룹들이 만들어지는 것을 특징으로 하는 전자 디바이스(3).
제 4 항에 있어서,
상기 제 2 라인 버스(25)는 상기 인쇄 회로 기판(2) 내에 배치된 콘택 홀 충전부(26a, 26b)를 포함하고, 이 콘택의 도움으로 상기 인쇄 회로 기판의 상호 반대의 주 영역(2a, 2b) 상에 배치된 상기 제 1 반도체 구성요소 및 제 2 반도체 구성요소의 제 2 콘택 연결부(7)의 그룹들이 만들어지는 것을 특징으로 하는 전자 디바이스(3).
제 5 항에 있어서,
각각의 제 2 반도체 구성요소는 2 개의 제 1 반도체 구성요소 간의 거리에 걸쳐 상기 제 1 방향(x)으로 연장되고, 상기 제 2 반도체 구성요소의 상기 베이스 영역(22)은 각 경우에서 구역들 내의 상기 2 개의 제 1 반도체 구성요소의 상기 베이스 영역(21)과 겹치며, 겹침 구역은 상기 각각의 제 1 반도체 구성요소의 상기 베이스 영역(21)의 절반보다 더 작은 것을 특징으로 하는 전자 디바이스(3).
제 5 항에 있어서,
상기 제 2 반도체 구성요소는 상기 제 2 방향(y)에 대해 상기 제 1 반도체 구성요소와 동일한 위치들 내에서 상기 인쇄 회로 기판 상에 배치되는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 인쇄 회로 기판(2)은 복수의 도전체 트랙 평면(13)을 갖는 다층 인쇄 회로 기판이고, 상기 제 1 라인 버스(15) 및 상기 제 2 라인 버스(25)는 1 이상의 내부 도전체 트랙 평면(13) 안으로 이어지는 것을 특징으로 하는 전자 디바이스(3).
제 8 항에 있어서,
상기 다층 인쇄 회로 기판(2) 내에 배치된 상기 라인 버스(15, 25)는 각 경우에 제 1 콘택 홀 충전부(16a, 26a) 및 제 2 콘택 홀 충전부(16b, 26b)를 포함하고, 상기 콘택 홀 충전부(16a, 26a)는 상기 제 1 반도체 구성요소로 인도(lead)되고, 상기 콘택 홀 충전부(16b, 26b)는 상기 제 2 반도체 구성요소로 인도되는 것을 특징으로 하는 전자 디바이스(3).
제 8 항에 있어서,
상기 라인 버스(15, 25)의 상기 제 1 콘택 홀 충전부(16a, 26a) 및 상기 2 콘택 홀 충전부(16b, 26b)는 상기 제 1 반도체 구성요소의 베이스 영역(21) 및 상기 반도체 구성요소의 베이스 영역(22)이 각 경우에서 겹치는 상기 인쇄 회로 기판(2)의 구역들 내에 배치되는 것을 특징으로 하는 전자 디바이스(3).
제 8 항에 있어서,
상기 제 1 라인 버스(15)의 제 1 콘택 홀 충전부(16a) 및 제 2 콘택 홀 충전부(16b)는 상기 제 1 반도체 구성요소의 제 1 콘택 연결부(6)의 그룹이 각 경우에서 횡방향으로 상기 제 2 반도체 구성요소의 제 1 콘택 연결부(6)의 그룹과 일치하게(congruently) 배치되는 상기 인쇄 회로 기판(2)의 구역들 내에 배치되는 것을 특징으로 하는 전자 디바이스(3).
제 8 항에 있어서,
상기 제 2 라인 버스(25)의 상기 제 1 콘택 홀 충전부(26a) 및 상기 제 2 콘택 홀 충전부(26b)는 상기 제 1 반도체 구성요소의 제 2 콘택 연결부(7)의 그룹이 각 경우에서 횡방향으로 상기 제 2 반도체 구성요소의 제 2 콘택 연결부(7)의 그룹과 일치하게 배치되는 상기 인쇄 회로 기판(2)의 구역들 내에 배치되는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 인쇄 회로 기판(2)은 상기 인쇄 회로 기판(2)의 제 1 에지(30a)에서 상기 제 1 방향(x)을 따라 이어진 콘택 스트립(contact strip: 30)을 갖고, 상기 제 1 방향(x)에 따라 정렬된 다수의 콘택(32)을 갖는 것을 특징으로 하는 전자 디바이스(3).
제 13 항에 있어서,
상기 인쇄 회로 기판(2)은 서로 멀리 있는 2 개의 에지(31a, 31b)를 가지며, 그 사이에서 상기 인쇄 회로 기판(2)의 상기 제 1 에지(30a)가 연장되는 것을 특징으로 하는 전자 디바이스(3).
제 14 항에 있어서,
상기 반도체 구성요소는 상기 제 1 방향(x)을 따라 서로에 대해 어긋나 있는 방식으로 상기 인쇄 회로 기판(2)의 반대 주 영역(2a, 2b) 상의 콘택 스트립(30)에 대해 평행하게 정렬되고, 제 1 및 제 2 라인 버스(15, 25)는 상기 인쇄 회로 기판(2)의 상기 2 개의 제 2 에지(31a, 31b) 사이의 거리의 80 % 이상에 대응하는 상기 인쇄 회로 기판(2)의 구역에 걸쳐 연장되는 것을 특징으로 하는 전자 디바이스(3).
제 14 항에 있어서,
상기 전자 디바이스(3)는 상기 반도체 구성요소의 2 이상의 그룹(35, 40)을 가지며, 상기 반도체 구성요소의 각각의 그룹(35, 40)의 상기 반도체 구성요소는 각 경우에 상기 인쇄 회로 기판(2)의 2 개의 주 영역(2a, 2b) 상의 구역들 내에서 서로 겹치는 방식으로 배치되고, 각 경우에서 제 1 라인 버스(15, 15') 및 제 2 라인 버스(25, 25')에 의해 서로 연결되는 것을 특징으로 하는 전자 디바이스(3).
제 16 항에 있어서,
상기 반도체 구성요소의 각각의 그룹(35, 40)의 상기 제1 및 제 2 라인 버스는 각 경우에서 상기 2 개의 제 2 에지(31a, 31b) 사이의 상기 인쇄 회로 기판(2)의 중심 영역에서 시작되고, 각 경우에서 상기 인쇄 회로 기판(2)의 상기 2 개의 제 2 에지(31a, 31b) 중 하나의 근처에서 종료되는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 제 1 및 제 2 라인 버스는 구동기 회로(34)에 연결되는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 제 1 및 제 2 라인 버스는 상기 복수의 반도체 구성요소 중 마지막 반도체 구성요소의 콘택 연결부에서 종료되는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 제 1 및 제 2 라인 버스는 단자 저항기(37)에서 종료되는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 제 1 및 제 2 라인 버스는 각 경우에서 제어 라인(36) 및 어드레스 라인(39)을 포함하는 것을 특징으로 하는 전자 디바이스(3).
제 3 항에 있어서,
상기 반도체 구성요소(1)는 상기 제 1 및 제 2 라인 버스의 상기 도전체 트랙(14)에 의해 서로 평행하게 연결되는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 인쇄 회로 기판(2)은 상기 반도체 구성요소 각각에 대해 별도의 데이터 라인(38)을 가지며, 이 데이터 라인에 상기 반도체 구성요소의 각각이 연결되는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 인쇄 회로 기판(2)의 제 1 주 영역(2a) 또는 제 2 주 영역(2b)에 장착된 상기 제 1 반도체 구성요소 및 상기 제 2 반도체 구성요소의 각각은 각 경우에서 1 이상의 또 다른 반도체 구성요소를 갖는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 반도체 구성요소는 패킹된 반도체 칩인 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 반도체 구성요소는 각 경우에서 집적 반도체 메모리를 갖는 것을 특징으로 하는 전자 디바이스(3).
제 26 항에 있어서,
상기 집적 반도체 메모리는 휘발성 판독 및 기록 메모리인 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 반도체 구성요소는 더 큰 횡방향 치수(b) 및 더 작은 횡방향 치수(a)를 갖는 직사각형의 베이스 영역을 가지며, 상기 반도체 구성요소의 상기 제 1 에지(A) 및 상기 제 2 에지(B)는 각 경우에서 상기 더 작은 치수(a)에 대응하는 상기 제 2 에지(B)와 상기 제 1 에지(A) 사이의 거리 및 더 큰 치수(b)를 사전정의하는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 반도체 구성요소는 서로 구조적으로 동일하고, 상기 반도체 구성요소의 상기 제 1 콘택 연결부(6)는 서로 대응하며, 상기 반도체 구성요소의 상기 제 2 콘택 연결부(7)는 서로 대응하는 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 전자 디바이스(3)는 메모리 모듈인 것을 특징으로 하는 전자 디바이스(3).
제 1 항에 있어서,
상기 전자 디바이스(3)는 모바일 디바이스(60)의 메모리 유닛인 것을 특징으로 하는 전자 디바이스(3).
전자 디바이스(3)를 제조하는 방법에 있어서,
a) 제 1 방향(x) 및 제 2 방향(y)을 따라 연장되며, 반도체 구성요소가 장착가능한 제 1 주 영역(2a) 및 상기 제 1 주 영역(2a)으로부터 멀리 있는 제 2 주 영역(2b)을 갖는 인쇄 회로 기판(2)을 제공하는 단계, 및 상호 동일한 형태의 복수의 반도체 구성요소를 제공하는 단계를 포함하며,
- 상기 반도체 구성요소의 각각은 상기 반도체 구성요소의 제 1 에지(A)로부터 상기 반도체 구성요소의 반대 제 2 에지(B)까지 연장된 외부 영역(4), 및 상기 외부 영역(4)의 구역 내에 제공되고 상기 외부 영역(4) 상의 콘택 연결부의 2 개의 그룹 내에 배치된 콘택 연결부(6, 7)를 갖고,
- 제 1 콘택 연결부(6)의 그룹은 각 경우에서 상기 반도체 구성요소의 상기 제 1 에지(A)에 더 가깝게 배치된 상기 반도체 구성요소의 외부 영역(4)의 구역 내에 배치되고, 제 2 콘택 연결부(7)의 그룹은 각 경우에서 상기 반도체 구성요소의 제 2 에지(B)에 더 가깝게 배치된 상기 반도체 구성요소의 외부 영역(4)의 구역 내에 배치되며,
b) 상기 인쇄 회로 기판(2) 상에 상기 반도체 구성요소를 장착하는 단계를 포함하고,
- 상기 반도체 구성요소의 상기 제 1 에지(A) 및 상기 제 2 에지(B)가 제 2 방향(y)에 대해 평행하게 이어지고, 제 2 반도체 구성요소의 제 1 에지(A)가 제 1 반도체 구성요소의 상기 제 1 에지(A)에 대해 반대 방향으로 지향되며,
- 제 1 방향(x)을 따라, 각 경우에서 상기 인쇄 회로 기판(2)의 상기 제 1 주 영역(2a) 상에 서로에 대해 인접하게 배치된 상기 제 1 반도체 구성요소 2개 사이의 위치 내에, 상기 제 2 반도체 구성요소가 각 경우에서 상기 인쇄 회로 기판(2)의 상기 제 2 주 영역(2b) 상에 배치되고, 상기 인쇄 회로 기판(2) 상의 상기 반도체 구성요소의 베이스 영역(22)이 각 경우에서 상기 제 1 방향(x)을 따라 구역들 내에서 상기 인쇄 회로 기판(2) 상의 상기 제 1 반도체 구성요소 각각의 베이스 영역(21)과 겹치며,
- 상기 제 1 방향(x)을 따라, 각 경우에서 상기 제 2 반도체 구성요소의 상기 제 1 콘택 연결부(6)의 그룹이 상기 2 개의 제 1 반도체 구성요소 중 하나의 상기 제 1 콘택 연결부(6)의 그룹과 일치를 달성하고, 상기 제 2 반도체 구성요소의 상기 제 2 콘택 연결부(7)의 그룹이 상기 2 개의 제 1 반도체 구성요소 중 다른 하나의 상기 제 2 콘택 연결부(7)의 그룹과 일치를 달성하는 방식으로,
상기 복수의 반도체 구성요소 중 상기 제 1 반도체 구성요소가 상기 제 1 주 영역(2a) 상에 장착되며, 상기 복수의 반도체 구성요소의 상기 제 2 반도체 구성요소가 상기 인쇄 회로 기판(2)의 제 2 주 영역(2b) 상에 장착되는 것을 특징으로 하는 전자 디바이스(3)를 제조하는 방법.
제 32 항에 있어서,
상기 방법에 의해 제 1 항 내지 제 31 항 중 어느 한 항에 따른 전자 디바이스(3)가 생성되는 것을 특징으로 하는 전자 디바이스(3)를 제조하는 방법.
KR1020060128893A 2005-12-15 2006-12-15 전자 디바이스 및 그 제조 방법 KR100844969B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005060081A DE102005060081B4 (de) 2005-12-15 2005-12-15 Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren
DE102005060081.6 2005-12-15

Publications (2)

Publication Number Publication Date
KR20070064288A KR20070064288A (ko) 2007-06-20
KR100844969B1 true KR100844969B1 (ko) 2008-07-09

Family

ID=38108653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060128893A KR100844969B1 (ko) 2005-12-15 2006-12-15 전자 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20070158827A1 (ko)
JP (1) JP2007165907A (ko)
KR (1) KR100844969B1 (ko)
DE (1) DE102005060081B4 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101639618B1 (ko) 2009-02-03 2016-07-15 삼성전자주식회사 전자 소자 모듈
TWI432673B (zh) * 2011-08-04 2014-04-01 Ｌｅｄ驅動晶片之整合裝置
JP5933354B2 (ja) * 2012-06-12 2016-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6176917B2 (ja) * 2012-11-20 2017-08-09 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
KR102640968B1 (ko) * 2018-05-29 2024-02-27 삼성전자주식회사 인쇄 회로 기판, 스토리지 장치, 및 인쇄 회로 기판을 포함하는 스토리지 장치
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047509A (ko) * 1998-10-07 2000-07-25 사토 히로시 표면실장부품
KR20010025800A (ko) * 1999-09-01 2001-04-06 윤종용 램버스 메모리 모듈 및 그와 결합되는 소켓
JP2001256772A (ja) 2000-03-10 2001-09-21 Hitachi Ltd メモリモジュール
KR20040012523A (ko) * 2002-07-31 2004-02-11 엘피다 메모리 가부시키가이샤 메모리 모듈 및 메모리 시스템
JP2005268575A (ja) 2004-03-19 2005-09-29 Hitachi Ltd 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4232267C2 (de) * 1992-09-25 2001-08-16 Siemens Ag Leiterplatte mit optimierter Bausteinanordnung insbesondere für Koppelfelder mit hoher Datenrate
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
US5998860A (en) * 1997-12-19 1999-12-07 Texas Instruments Incorporated Double sided single inline memory module
JPH11289047A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd マルチチップモジュールおよびその製造方法
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
DE10019483A1 (de) * 2000-04-19 2001-10-31 Infineon Technologies Ag Halbleiterbauelement mit mehreren Halbleiterchips
US7289345B2 (en) * 2003-11-12 2007-10-30 Matsushita Electric Industrial Co., Ltd. CAM circuit and output method thereof
US7205177B2 (en) * 2004-07-01 2007-04-17 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
US7324352B2 (en) * 2004-09-03 2008-01-29 Staktek Group L.P. High capacity thin module system and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047509A (ko) * 1998-10-07 2000-07-25 사토 히로시 표면실장부품
KR20010025800A (ko) * 1999-09-01 2001-04-06 윤종용 램버스 메모리 모듈 및 그와 결합되는 소켓
JP2001256772A (ja) 2000-03-10 2001-09-21 Hitachi Ltd メモリモジュール
KR20040012523A (ko) * 2002-07-31 2004-02-11 엘피다 메모리 가부시키가이샤 메모리 모듈 및 메모리 시스템
JP2005268575A (ja) 2004-03-19 2005-09-29 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
DE102005060081B4 (de) 2007-08-30
DE102005060081A1 (de) 2007-06-28
KR20070064288A (ko) 2007-06-20
US20070158827A1 (en) 2007-07-12
JP2007165907A (ja) 2007-06-28

Similar Documents

Publication Publication Date Title
KR100844969B1 (ko) 전자 디바이스 및 그 제조 방법
US7602613B2 (en) Thin module system and method
US6049467A (en) Stackable high density RAM modules
US5502621A (en) Mirrored pin assignment for two sided multi-chip layout
US20210098280A1 (en) Process for Making a Semiconductor System
US7606040B2 (en) Memory module system and method
US8344518B2 (en) Apparatus for stacking integrated circuits
WO2014134118A1 (en) Microelectronic package with consolidated chip structures
US6608763B1 (en) Stacking system and method
US20080101105A1 (en) Memory Module and Method for Operating a Memory Module
US20060202317A1 (en) Method for MCP packaging for balanced performance
US7375418B2 (en) Interposer stacking system and method
KR100980356B1 (ko) 모듈형 집적 회로 칩 캐리어
EP1714530A1 (en) Method for increasing a routing density for a circuit board and such a circuit board
KR100895812B1 (ko) 적층 반도체 패키지
US6662250B1 (en) Optimized routing strategy for multiple synchronous bus groups
US6798051B2 (en) Connection of packaged integrated memory chips to a printed circuit board
US20030067082A1 (en) Apparatus and methods for stacking integrated circuit devices with interconnected stacking structure
KR100512835B1 (ko) 칩 적층형 반도체 장치
US7675155B2 (en) Carrier structure stacking system and method
KR100990937B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140619

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee