KR20040012523A - 메모리 모듈 및 메모리 시스템 - Google Patents

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Abstract

(과제) 메모리 증설 등 메모리 용량의 변경을 가능하게 하고, 고속 신호 전송, 대용량 메모리 탑재를 가능하게 하는 메모리 모듈 및 메모리 시스템의 제공.
(해결 수단) 기판의 표면 및 이면에, 버스 라인을 공유하는 복수개의 DRAM (115) 를 갖고, 버스 라인은 단자 (111) 로부터 비아홀 (113) 을 통해 스트립 라인 (112) 의 일단에 접속되고, 이 스트립 라인의 타단이 되꺽임용 비아홀 (119) 을 통해 다른 층의 스트립 라인에 접속되고, 종단 전압 단자 (VTT) 에 근접하게 배치된 종단 저항 (120) 을 구비하고, 종단 저항은 되꺾인 다른 층의 스트립 라인에 비아홀을 통해 접속되고, DRAM 의 단자는 스트립 라인에 비아홀을 통해 접속되는 메모리 모듈을, 메모리 콘트롤러를 갖는 마더 보드 위에 커넥터를 통해 장착하는 구성으로 되고, 버스 라인의 실효적 특성 임피던스를 마더 보드의 배선의 특성 임피던스와 정합시키고 있다.

Description

메모리 모듈 및 메모리 시스템 {MEMORY MODULE AND MEMORY SYSTEM}
본 발명은 메모리 시스템 및 메모리 모듈에 관한 것이다.
도 14(a) 내지 도 14(c) 는 종래의 고속 메모리 인터페이스의 전형적인 구성을 나타내는 도면이다.
(1) 포인트 투 포인트 (Point to Point) 형
도 14(a) 에 나타내는 바와 같이, 메모리 콘트롤러 (1402) 와, 메모리 (1401; 종단 내장형 DRAM) 사이를 포인트 투 포인트 접속시킨 것이다. 모듈 기판 (1410) 에서, DRAM (1401; Dynamic Random Access Memory) 은 기판 (1410) 의 양면에 배치되고, 기판 (1410) 표면의 DRAM (1401) 의 DQ 단자는 스루홀을 통해 이면의 DRAM (1401) 의 DQ 단자에 접속되고 있다. DQ 신호는 배선 말단의 종단 내장형 DRAM (1401) 의 종단 회로에서 종단된다.
이 구성은 고속 신호 전송이 가능한 반면, 메모리의 배치 장소가 1 점 (버스단) 만으로 제한되므로, 메모리 용량을 크게 할 수 없다는 문제점이 있다.
(2) 종래형 스터브리스형
도 14(b) 에 나타내는 바와 같이, 메모리 콘트롤러 (1402) 와 메모리 (1401; DRAM) 사이를 커넥터 (1404) 를 통해 스터브리스 (stubless) (신호 전송상, 분포 정수 선로로 간주되는 긴 배선에 의한 분기가 없음) 접속한 것이다.
도 14(b) 의 구성에는 마더 보드 (1406) 위에, 커넥터 (1404) 가 있기 때문에 메모리의 증설이 가능하다. 도 14(b) 에서는 3 슬롯 형성되어 있고, 배선은 마더 보드 (1406) 위의 종단 저항 (1405) 에서 종단된다.
도 14(b) 에 나타내는 구성에서는 신호가 커넥터 (1404) 를 통과하는 회수가 슬롯수의 2 배가 되어 신호 악화가 증대된다. 따라서, 대용량 메모리를 탑재하기 위해 슬롯수를 늘리면 신호 파형의 악화가 커진다는 문제가 있다.
(3) 직접 장착 스터브리스형
도 14(c) 에 나타내는 바와 같이, 메모리 (1401) 를 마더 보드 (1407) 위에 직접 장착하고, 메모리 콘트롤러 (1402) 와 메모리 (1401) 사이를 커넥터를 통하지 않고 스터브리스 접속한 것이다.
도 14(c) 에 나타내는 구성에서는 고속 신호 전송, 대용량 메모리의 탑재가 가능하다. 메모리 (1401) 가 마더 보드 (1407) 에 직접 장착되어 있으므로, 메모리를 증설 (메모리 용량의 변경) 할 수 없다는 문제가 있다.
따라서, 본 발명은 상기 문제점을 감안하여 창안된 것으로, 그 주목적은 신호의 커넥터 통과를 최소한으로 억제하고, 메모리 증설 등 메모리 용량의 변경을 가능하게 하여 고속 신호 전송, 대용량 메모리 탑재를 가능하게 하는 메모리 모듈 및 메모리 시스템을 제공하는 데 있다.
도 1(A) 는 본 발명의 메모리 모듈의 일 실시예의 구성을 나타내는 단면도이고, 도 1(B) 는 평면도.
도 2 는 본 발명의 메모리 모듈의 일 실시예의 구성을 나타내는 도면.
도 3(A) 는 본 발명의 메모리 모듈의 일 실시예의 표면을 나타내는 도면이고, 도 3(B) 는 이면의 일부를 나타내는 도면.
도 4(A) 는 본 발명의 메모리 시스템의 일 실시예의 구성을 나타내는 도면이고, 도 4(B) 는 T-분기의 부분 확대도.
도 5 는 본 발명에서의 메모리 시스템의 일 실시예의 데이터 래치의 구성 (1 슬롯분) 을 나타내는 도면.
도 6 은 본 발명의 메모리 모듈의 제 2 실시예의 구성을 나타내는 도면.
도 7 은 본 발명의 메모리 모듈의 제 3 실시예의 구성을 나타내는 도면.
도 8(A) 는 본 발명의 메모리 시스템의 제 2 실시예의 구성을 나타내는 도면이고, 도 8(B) 는 T-분기의 부분 확대도.
도 9 는 본 발명에서의 메모리 시스템의 데이터 래치의 제 2 실시예의 구성 (러닝 스킴에 의한 DQ Read) 을 나타내는 도면.
도 10 은 본 발명의 메모리 시스템의 제 3 실시예의 구성을 나타내는 도면.
도 11 은 본 발명의 메모리 시스템에서의 배선 구성을 나타내는 도면.
도 12 는 본 발명의 메모리 시스템에서의 드라이버와 기준 전압 Vref 생성의 구성의 일 실시예를 나타내는 도면.
도 13 은 본 발명의 메모리 시스템에서의 드라이버의 다른 실시예의 구성을 나타내는 도면.
도 14(a) 는 포인트 투 포인트 접속, 도 14(b) 는 종래형 스터브리스 (stubless), 도 14(c) 는 직접 장착 스터브리스의 구성을 나타내는 도면.
도 15 는 본 발명의 메모리 시스템의 제 4 실시예의 구성을 나타내는 도면.
도 16 은 본 발명의 메모리 모듈의 제 4 실시예의 구성을 나타내는 도면.
도 17 은 본 발명의 메모리 모듈의 제 5 실시예의 구성을 나타내는 도면.
도 18 은 본 발명의 메모리 시스템의 제 5 실시예의 구성을 나타내는 도면.
도 19(A) 는 본 발명의 메모리 시스템의 제 6 실시예의 구성을 나타내는 도면이고, 도 19(B) 는 n 분기 스타 접속을 설명하는 도면.
도 20 은 본 발명의 메모리 시스템의 제 7 실시예의 구성을 나타내는 도면.
도 21 은 본 발명의 메모리 시스템의 제 8 실시예의 구성을 나타내는 도면.
도 22 은 본 발명의 메모리 시스템의 제 9 실시예의 구성을 나타내는 도면이고, 도 22(A) 는 DRAM 패키지 기판의 구성을 나타내는 도면이고, 도 22(B) 는 메모리 시스템의 구성을 나타내는 도면.
도 23 은 본 발명의 메모리 모듈의 제 6 실시예의 구성을 나타내는 도면.
도 24 는 본 발명의 메모리 모듈의 제 7 실시예의 구성을 나타내는 도면.
도 25 는 본 발명의 메모리 시스템의 제 10 실시예의 구성을 나타내는 도면.
도 26 은 본 발명의 메모리 시스템의 제 11 실시예의 구성을 나타내는 도면.
도 27 은 본 발명의 메모리 모듈의 제 8 실시예의 구성을 나타내는 도면.
도 28 은 본 발명의 메모리 시스템의 제 12 실시예의 구성을 나타내는 도면.
도 29 는 본 발명의 메모리 시스템의 제 13 실시예의 구성을 나타내는 도면.
※도면의 주요부분에 대한 부호의 설명
1: 메모리 모듈2: 메모리 콘트롤러
3: 마더 보드4: 커넥터
11: 출력 회로21: 입력 회로
22: 타이밍 학습 발생 회로23: 논리 임계값 전압 출력 회로
61: MCM 기판62: 인버터
63: 트랜스퍼 게이트70A,70B: 멀티 칩 패키지
100: 프린트 기판111: 모듈 단자
112: 스트립 라인113: 비아홀
114: 핀115: DRAM (패키지)
115-1: DRAM 코어115-2: 출력 회로
115-3: 입력 회로116: 패스콘
117: GND118: VDD
119: 비아홀 (되꺽임용)120: 종단 저항
121: CA 레지스터122: DQ 레지스터
123: 히트 스프레더 (방열기: 히트 싱크)
130: 플렉시블 필름131: 전단 논리 회로
132,134: 레벨 변환 회로133,135: 오픈 드레인 드라이버
191: DQ 레지스터401: 커넥터
402: 히트 파이프701: 프린트 기판
704: 종단 저항710: 기판
711: 핀714: 패드
715: DRAM 칩1101: 전원/GND
1102: DQ1103: 실드
1401: DRAM1402: 메모리 콘트롤러
1403: 프린트 기판1404: 커넥터
1405: 종단 저항1406,1407: 마더 보드
2210: 기판2212: 스트립 라인
2213: 비아홀2214: 패드
2215: DRAM2217: GND 층
2218: 핀 (볼)
상기 목적을 달성하는 본 발명에 관한 메모리 모듈은 버스 라인을 공유하는 복수개의 메모리 디바이스를 구비하고, 상기 버스 라인은 복수개의 메모리 디바이스의 단자를 스터브리스 구조, 즉 일필서(一筆書) 구조로 접속하고, 상기 버스 라인의 단부가 종단되어 이루어지는 것이다.
본 발명에 관한 메모리 모듈에서, 상기 버스 라인의 적어도 일부가 스트립 라인으로 구성되어 있다.
본 발명에 관한 메모리 모듈에서, 상기 버스 라인은 마더 보드의 특성 임피던스에 정합된다.
본 발명에 관한 메모리 모듈에서, 복수개의 상기 메모리 디바이스의 적어도 하나가 종단 회로를 내장한 메모리 디바이스로 이루어지고, 상기 종단 회로를 내장한 메모리 디바이스가 상기 버스 라인 단부의 종단을 실시하는 구성으로 된다.
본 발명에 관한 메모리 모듈에서, 모듈 기판 표면 및 이면의 메모리 디바이스가 번갈아 상기 스트립 라인에 비아홀 접속되고 있다.
본 발명에 관한 메모리 모듈에서, 상기 버스 라인의 되꺽임점 부근에 상기 버스 라인을 구성하는 상기 스트립 라인을 사이에 두는 전원층-접지층 사이를 패스콘으로 접속하거나, 또는 공통의 전원층/접지층 사이가 단락되어 있다.
본 발명에 관한 메모리 모듈에서, 스터브리스로 접속되는 상기 복수개의 메모리 디바이스의 신호 단자는 버스 위의 1 점에서 접속되고 있다.
본 발명에 관한 메모리 모듈에서, 상기 버스 라인에 접속되어 신호 변환을 행하는 레지스터를 기판 위에 구비하고 있다.
본 발명에 관한 메모리 모듈에서, 상기 메모리 디바이스가 패키지 기판의 핀과, 메모리 칩 사이의 배선으로서 스트립 라인을 갖는다.
본 발명에 관한 메모리 모듈에서, 상기 메모리 모듈을 멀티 칩 모듈로 하여 형성되어 있다.
본 발명에 관한 메모리 시스템에서는 상기한 메모리 모듈의 버스 라인이 데이터 신호의 버스 라인으로 이루어지고, 상기 메모리 모듈의 메모리 디바이스에 커맨드/어드레스 신호를 부여하고, 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고, 상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선이 포인트 투 포인트 접속되고 있다.
본 발명에 관한 메모리 시스템에서는 상기 데이터 배선의 메모리 콘트롤러와 슬롯 사이의 적어도 일부가 스트립 라인에서 접속되고 있다.
본 발명에 관한 메모리 시스템에서는 상기 데이터 배선 사이에 실드를 갖는다.
본 발명에 관한 메모리 시스템에서는 상기 메모리 콘트롤러와 2 개의 슬롯 사이의 커맨드 어드레스 신호 배선이 T-분기 (T-branch) 접속되고 있다.
본 발명에 관한 메모리 시스템에서는 상기 데이터 배선이 상기 메모리 콘트롤러측과, 상기 메모리 모듈의 양측에서 종단되어 있다.
본 발명에 관한 메모리 시스템에서는 하나의 채널 (하나의 DQ 신호) 이 복수개의 슬롯에 분할되어 있다.
본 발명에 관한 메모리 시스템에서는 상기 메모리 모듈이 기판 위에 종단 회로를 내장하는 메모리 디바이스를 구비하고, 2Rank (표리(表裏) 디바이스에서 버스를 공유) 로 집중 부하로 한 것이고 (메모리 콘트롤러와 상기 메모리 디바이스 사이가 포인트 투 포인트형 버스와 동등해짐), 액세스 또는 드라이브되지 않는 쪽의 메모리 디바이스로 종단한다.
본 발명에 관한 메모리 시스템에서는 기준 전압 (Vref) 을 상기 메모리 콘트롤러와, 버스 라인을 종단하고 있는 메모리 디바이스로 생성하는 구성으로 되어 있다.
본 발명에 관한 메모리 모듈에서는 상기 메모리 모듈 기판을 복수개의 기판으로 분할하여 구성하고, 복수개의 기판간끼리를 각각 예컨대 플렉시블 필름 등의 기판간 접속 수단으로 서로 접속하는 구성으로 해도 된다.
본 발명에 관한 메모리 모듈에서는 상기 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 버스 라인의 적어도 하나의 쌍방향 신호에 대해 쌍방향성 입출력 단자를 갖는 구성을 취하지 않고, 입력 단자와 출력 단자를 따로따로 갖고, 버스 라인에는 쌍방향성 신호 배선 대신에, 입력 단자와 출력 단자에 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 각각 따로따로 형성되어 있다.
본 발명에 관한 메모리 디바이스에서는 상기 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 상기 커넥터를 통해 접속되는 상기 마더 보드 위의 상기 메모리 콘트롤러와의 사이에서 상기 버스 라인의 적어도 한 신호의 전송을 차동으로 행하도록 해도 된다.
[발명의 실시 형태]
본 발명의 실시 형태에 대해 설명한다. 먼저 본 발명의 원리를 설명하고 이어서 본 발명의 실시예에 대해 상세히 설명한다.
본 발명자들은 1.2Gbps 급 고속 메모리 인터페이스의 버스 구성을 예의 검토한 결과, 메모리 모듈 위에 직접 장착 스터브리스형을 구축함으로써, 신호의 커넥터 통과를 최소한으로 억제하고, 메모리 증설 (용량 변경), 고속 신호 전송, 대용량 메모리 탑재를 가능케 하는 완전히 신규한 구성을 창안하였다.
본 발명에 관한 버스 구성에서는 종단을 갖는 기판 직접 장착의 스터브리스 메모리 버스를 스트립 라인을 이용하여 메모리 모듈 (도 4 의 1) 위에 구축하고, 이 메모리 모듈 (1) 을 메모리 콘트롤러 (도 4 의 2) 를 갖는 마더 보드 (도 4 의 3) 위에 커넥터 (도 4 의 4) 를 통해 장착하고 있다. 요컨대 메모리 모듈 (1) 은 1 개의 데이터 신호에 있어서, 복수개의 메모리 (115) 의 단자 사이를 스트립 라인을 이용하여 스터브리스 (일필서) 접속하고, 말단을 메모리 모듈 (1) 위에서 종단하는 구성으로 한 버스 라인을 갖고, 이 버스 라인의 실효적 특성 임피던스를 마더 보드 (3) 의 배선의 특성 임피던스와 정합시키고 있다.
또한 본 발명에 관한 버스 구성에서는 기판의 일변에 모듈 단자군 (111) 을 갖고, 기판의 다른 변의 방향으로 연재되어 있는 버스 라인이 리턴 전류가 분단되지 않도록 되꺾이고, 종단 회로 (120) 가 모듈 단자 (VTT) 에 근접하게 배치되어 있다.
즉, 본 발명의 일 실시 형태에 관한 메모리 모듈 (1) 은 모듈 기판의 표면 및 이면에, 버스 라인을 공유하는 복수개의 메모리 디바이스 (도 1 의 115) 를 갖고, 버스 라인은 제 1 모듈 단자 (도 1 의 111) 로부터, 기판 표면 위를 제 1 모듈 단자에서 이간되어 위치하는 비아홀 (도 1 의 113) 까지 연재되고 비아홀을 통해 제 1 스트립 라인 (도 1 의 112) 의 일단에 접속되고, 기판 표면에 탑재된 메모리 디바이스 (도 1 의 115) 의 단자는 비아홀을 통해 제 1 스트립 라인 (도 1 의 112) 에 접속되고, 제 1 스트립 라인의 타단이 되꺽임용 비아홀 (도 1 의 119) 을 통해제 2 스트립 라인 (112) 의 일단에 접속되고, 제 2 스트립 라인 (112) 은 일방향과 반대 방향으로 연재되어 있고, 기판 이면에 탑재된 메모리 디바이스의 단자는 비아홀을 통해 스트립 라인에 접속되고, 종단 전압 단자 (VTT) 에 근접하게 배치되어 있는 종단 저항 (도 1 의 120) 을 구비하고, 종단 저항은 비아홀을 통해 되꺾인 스트립 라인의 타단에 접속되고 있다.
본 발명에 관한 메모리 모듈은 되꺾임이 없는 구성도 포함한다. 즉, 본 발명의 일 실시 형태에 관한 메모리 모듈 (1) 은 표면 및 이면의 적어도 일방에, 버스 라인을 공유하는 복수개의 메모리 디바이스를 갖는 기판을 구비하고, 상기 기판에서, 버스 라인은 비아홀 (113) 을 통해 스트립 라인 (112) 의 일단에 접속되고, 상기 기판 위의 복수개의 메모리 디바이스의 단자는 각각 비아홀을 통해 상기 스트립 라인에 접속되고, 상기 스트립 라인의 타단은 비아홀을 통해 기판 표면 또는 기판 이면에 형성되어 있는 종단 회로 또는 종단 회로를 내장한 메모리 디바이스 (도 6 의 115) 의 단자에 접속되어 종단되어 있다.
또한 본 발명에서는 메모리 콘트롤러 커텍터 사이의 데이터 신호 배선을 스트립 라인에 의해 포인트 투 포인트로 접속하고, 커넥터에는 메모리 모듈이 장착되어 있다.
본 발명에서, 메모리 모듈에는 DDR (Double Data Rate) 메모리가 탑재되고, 또한 1 채널 (64or72bit) 이 복수개의 슬롯에 분배되어 있다.
본 발명에서, 메모리 디바이스 (또는 레지스터) 가 버스 라인의 적어도 하나의 쌍방향 신호에 대해 하나의 입출력 단자를 형성한 구성을 취하지 않고, 입력 단자와 출력 단자를 따로따로 갖고 (QDR (Quad Data Rate) 메모리 등), 상기 버스 라인에는 상기 메모리 디바이스 (또는 레지스터) 의 입력 단자와 출력 단자에 각각 접속되는 일방향성의 입력 신호 배선 (도 24 의 112A) 과 출력 신호 배선 (도 24 의 112B) 이 형성되고, 상기 마더 보드 (3) 위의 메모리 콘트롤러 (2) 가 상기 메모리 디바이스 및/또는 상기 레지스터의 입력 단자와 출력 단자에 대응하여 입력 단자와 출력 단자를 갖는 구성으로 해도 된다. 이 실시 형태에서는 메모리 콘트롤러 (2) 의 출력 단자와 입력 단자와, 메모리 디바이스 (115) 의 입력 단자와 출력 단자가 각각 예컨대 일방향성 배선으로 포인트 투 포인트 접속된다.
본 발명의 일 실시 형태에서는 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 상기 커넥터를 통해 접속되는 상기 마더 보드 위의 상기 메모리 콘트롤러와의 사이에서, 상기 버스 라인의 적어도 하나의 신호의 전송을 차동으로 실시하도록 해도 된다 (도 28 참조).
본 발명의 일 실시 형태의 메모리 시스템에서는 상기 신호를 차동으로 전송하는 복수개의 배선쌍 중 적어도 1 세트의 배선쌍이, 상기 메모리 콘트롤러에서 상기 커넥터까지는 서로 상보의 제 1, 제 2 배선 순으로 배치되어 있고, 상기 커넥터로부터 상기 메모리 모듈내에서는 배치가 교환되어 상기 제 2, 제 1 배선 순으로 배치되어 있고, 상보 신호쌍의 배치가 교환되는 세트와, 교환되지 않는 세트가 번갈아 배치되는 구성으로 해도 된다 (도 29 참조). 이하, 본 발명의 각 실시예에 대해 도면을 참조하여 상세히 설명한다.
[실시예]
도 1 은 본 발명의 제 1 실시예의 메모리 모듈 구성의 일례를 나타내는 도면이다. 도 1(A) 는 단면도, 도 1(B) 는 상면도이며, 1 개의 DQ 버스 라인을 나타내고 있다. 도 1 을 참조하면 본 실시예의 메모리 모듈은 모듈 기판의 표면 및 이면에 버스 라인을 공유하는 복수개의 DRAM (115) 을 갖고, 버스 라인은 제 1 모듈 단자 (111; DQ) 로부터, 기판 표면 위를 제 1 모듈 단자에서 이간되어 위치하는 비아홀 (113) 까지 연재되어 이 비아홀 (113) 을 통해 제 1 스트립 라인 (112) 의 일단에 접속되고, 기판 표면에 탑재된 DRAM (115) 의 신호 단자는 비아홀을 통해 제 1 스트립 라인 (112) 에 접속되고, 제 1 스트립 라인은 일방향으로 연재되고, 상기 일단에 반대측의 타단이 되꺽임용 비아홀 (119) 을 통해 이면측의 제 2 스트립 라인 (112) 의 일단에 접속되고, 제 2 스트립 라인 (112) 은 일방향과 반대 방향으로 연재되어 있고, 기판 이면에 탑재된 DRAM (115) 의 단자는 비아홀을 통해 제 2 스트립 라인에 접속되고, 종단 전압 단자 (VTT) 에 근접하게 배치되어 있는 종단 저항 (120) 을 기판 이면에 구비하고, 종단 저항 (120) 은 비아홀을 통해 되꺾인 제 2 스트립 라인의 타단에 접속되고 있다.
1 개의 배선은 메모리 모듈 단자 (111) 로부터 프린트 기판 (100) 표면에 탑재된 4 개의 DRAM (115) 에 스터브리스 접속되고, 절곡부를 이루는 비아홀 (119) 을 통해 되꺾여 다시 이면에 탑재된 4 개의 DRAM (115) 에 스터브리스 접속되고, 종단 저항 (120) 을 통해 종단 전원 VTT 에 접속된다.
여기서, 배선은 유전체에 매설되고, 전원 VDD 또는 GND 층에 끼여있는 이른바 스트립 라인 (112) 으로 형성되어 있고, DRAM (115) 의 핀 (114) 과는 비아홀(113) 을 통해 접속되고 있다.
이 때, DQ 버스 라인의 실효적 특성 임피던스를 마더 보드 (도 4 의 3) 의 배선의 특성 임피던스와 정합시키고 있다.
이 특성 임피던스와의 정합은 2 개의 DRAM (115) 사이의 배선의 거리 Ep (일렉트리컬 피치) 를 다음 식
Ep ＝ ZMB 2CI/O(L0－ZMB 2C0) …(1)
로 규정되는 값으로 함으로써 실현할 수 있다.
상기 식 (1) 에서,
ZMB는 마더 보드 배선의 특성 임피던스이고,
CI/O는 DRAM 의 I/O 부하 용량 (n 개의 DRAM 의 단자가 패스 위의 1 점에서 접속되고 있는 경우는 n 배함) 이고,
L0는 메모리 모듈 배선의 단위 길이당 인덕턴스이고,
C0는 메모리 모듈 배선의 단위 길이당 커패시턴스이다.
또 비아홀 (113) 은 일반적으로 충분히 작아 스터브로 간주하지는 않는다.
도 2 는 본 발명의 제 1 실시예의 메모리 모듈의 구성예를 나타내는 도면이다. 메모리 모듈은 4bitI/O 의 DRAM, 도시하지 않은 칩 세트에서 DRAM 으로 공급되는 커맨드/어드레스 (Command Address) 신호를 래치하는 커맨드/어드레스 레지스터 (121; CA 레지스터), 종단 저항 (120), DQ 신호, CA (Command Address) 신호,클럭 신호 (CLK) 로 구성되어 있다. DQ 신호, 및 클럭 신호 CLK, CLKB 는 메모리 모듈 단자로부터 복수개의 DRAM 의 단자를 스터브리스로 접속되고 있고, 말단의 DRAM 의 온칩 터미네이션 (내장 종단 저항) 으로 종단되어 있다. CLK, CLKB 신호는 차동 클럭 신호이다.
CA 신호는 메모리 모듈 단자로부터, 복수개의 CA 레지스트 단자를 스터브리스로 접속되고 있고, 말단은 종단 저항 (120) 에서 종단되어 있다.
그리고, CA 레지스터 (121) 로부터 DRAM (115) 에 대해서도 스터브리스로 접속되고, 말단의 종단 저항 (120) 에서 종단되어 있다. 또한 버스 라인의 되꺽임점 부근에서 전원/GND 층을 흐르는 리턴 전류가 분단되지 않도록 GND 층을 단락하고, 전원-GND 층 사이는 패스콘으로 접속되고 있다.
도 3(A) 는 본 발명의 제 1 실시예의 메모리 모듈의 외관을 나타내는 상면도이고, 도 3(B) 는 이면의 일부를 나타내는 도면이다. 이 예에서, 메모리 모듈의 단자 (111) 로부터 DRAM (115) 에 접속되는 배선은 단자 (111) 로부터 연재되어 비아홀 (113) 에 이르고, 비아홀 (113) 을 경유하여 메모리 모듈의 기판내층에 들어가고, DQ 신호, CLK 신호는 스트립 라인으로서 배선된다.
도 4 는 본 발명의 제 1 실시예의 메모리 시스템에서의 DQ 신호 및 CA 신호의 배선을 나타내는 도면이다. 도 4 에는 64bit DQ (1 채널) 의 시스템의 예가 나타나 있으며 2 슬롯으로 구성되어 있다. DQ 신호는 메모리 콘트롤러 (2) 에서 양 슬롯까지는 각각 32bit 가 커넥터 (4) 를 통해 포인트 투 포인트 접속되고 있다. 각 슬롯에는 도 1 의 메모리 모듈 (1) 이 장착되어 있다.
이 실시예에서는 마더 보드 (3) 에서, 메모리 콘트롤러 (2) 에서 슬롯까지는 메모리 모듈 (1) 의 내층과 마찬가지로 스트립 라인에 의한 배선이 사용되고 있다.
메모리 콘트롤러 (2) 는 온칩 터미네이터를 구비하고, 메모리 모듈 (1) 위의 종단 (120) 과 함께 양측 종단 버스를 형성하고 있다.
또 CA 신호 (Command/Address) 는 메모리 콘트롤러 (2) 에서 양 슬롯으로 공통된 신호가 접속된다. 도 4(B) 에 나타내는 바와 같이, CA 배선은 메모리 콘트롤러 (2) 에서 커넥터 (4) 부근까지 특성 임피던스 ZO (예컨대 30Ω) 로 배선되고, 양 슬롯으로 2 ×ZO (60Ω) 의 배선으로 분기되는 이른바 T-분기 구조로 접속되고 있다. 이 때 메모리 모듈 (1) 의 CA 배선의 실효적인 특성 임피던스도 2 ×ZO (60Ω) 로 되어 있어 정합되어 있다.
도 5 는 도 4 에 나타낸 본 발명에 의한 메모리 시스템의 실시예에서의 1 슬롯분의 데이터 래치 방식을 나타내는 도면이다.
먼저, 기록 (Write) 시, 메모리 콘트롤러 (2) 는 DQ 신호 및 클럭 (CLK) 신호를 DRAM (115) 에 대해 출력한다. DQ 신호는 더블 데이터레이트로 출력된다. 그리고, DRAM (115) 은 CLK 신호에 기초하여 DQ 신호를 래치한다 (DQ@Write: CLK 로 래치).
메모리 콘트롤러 (2) 가 출력하는 CLK 신호의 위상은 DQ 신호의 위상으로부터 1/4 주기 지연시키고 있다 (center aligned). 센터 얼라인드 타이밍 발생 회로 (2A) 에서는 DQ 신호가 CLK 신호보다 90도 위상이 앞서 있다. 센터 얼라인드 타이밍 발생 회로 (2A) 는 등간격 위상 (90 도) 이 이간되어 있는 신호를 출력하는 전압 제어 발진기 (VCO) 또는 PLL 회로로 이루어지고, CLK 신호는 DQ 신호의 타이밍보다 90 도 지연되고 있다.
판독 (Read) 시, DRAM (115) 은 DQ 신호 및 DQ 스트로브 신호 (DQS) 를 메모리 콘트롤러 (2) 에 대해 출력한다.
메모리 콘트롤러 (2) 는 DRAM (115) 으로부터의 DQ 스트로브 신호에 기초하여 DQ 신호를 래치한다 (DQ@Read: DQS 로 래치). DRAM (115) 이 출력하는 DQ 스트로브 신호의 위상은 DQ 신호의 위상으로부터 1/4 주기 지연시키고 있다 (center aligned).
CA 신호에 관해 메모리 콘트롤러 (2) 가 CA 신호 및 CACLK 신호를 싱글 데이터레이트로 CA 레지스트 (121) 에 출력한다. CA 레지스터 (121) 는 CACLK 신호에 기초하여 CA 신호를 래치한다 (CA@ 레지스터: CACLK 로 래치).
메모리 콘트롤러 (2) 가 출력하는 CACLK 신호의 위상은 CA 신호의 위상으로부터 1/4 주기 지연시키고 있다 (center aligned).
CA 레지스터 (121) 는 내부 CA 버스선을 통해 DRAM (115) 에 CA 신호를 싱글 데이터레이트로 출력한다.
DRAM (115) 은 CLK 신호를 샘플링 클럭으로서 CA 신호를 래치한다 (CA@DRAM: CLK 로 래치).
본 실시예의 메모리 모듈 (1) 에 따르면 1 개의 데이터 버스 라인에 있어서, 메모리 (115; 2 개 이상) 의 단자 사이를 스터브리스 (일필서) 접속하고 있기 때문에 신호의 반사가 저감됨과 동시에 다수의 메모리를 접속할 수 있다.
또한, 본 실시예의 메모리 모듈 (1) 에서는 버스 라인을 스트립 라인 (112) 을 이용하여 형성하고 있기 때문에, 원단 크로스 토크를 저감할 수 있다.
본 실시예의 메모리 모듈 (1) 에서는 메모리 모듈 (1) 의 데이터 버스 라인의 실효적인 특성 임피던스를 마더 보드의 배선의 특성 임피던스와 정합시키고 있기 때문에, 마더 보드와 메모리 모듈의 이음부에서의 신호 반사를 저감할 수 있다.
본 실시예의 메모리 모듈 (1) 에서는 데이터 버스 라인을 되꺾어, 종단 (저항) 을 메모리 모듈 단자 가까이, 요컨대 커넥터 (4) 가까이에 배치하고 있기 때문에 (도 4 참조), 종단에서의 전원의 임피던스가 낮아져 접지 (GND) 바운스를 방지할 수 있다. 또한 종단 저항 (120) 에서 발생되는 열이 커넥터 (4; 도 4 참조) 의 금속부를 통해 마더 보드 (3) 로 나가기 쉬워져 메모리 모듈 (1) 의 온도 상승을 억제할 수 있다.
본 실시예의 메모리 모듈 (1) 에서는 데이터 버스 라인의 되꺽임점 부근에서, 리턴 전류의 경로를 확보하고 있기 때문에, 데이터 버스 라인의 특성 임피던스의 국소적 변동을 억제하여 신호 반사를 방지함으로써 신호 노이즈를 저감할 수 있다.
또한 본 실시예의 메모리 시스템에 따르면 마더 보드 위의 슬롯에 메모리 모듈이 장착되는 구성으로 되어 있어 메모리 모듈을 교환할 수 있다.
본 실시예의 메모리 시스템에서는 메모리 콘트롤러 (2) 와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하고, 슬롯에는 메모리 모듈 (1) 이 장착되어 있다.
그래서, 신호의 커넥터 (4) 의 통과를 1 회로 할 수 있다. 그 결과, 커넥터 통과에 따른 신호 파형의 열화를 최소한으로 억제할 수 있다.
본 실시예의 메모리 시스템에서는 메모리 콘트롤러 (2) 와 슬롯 사이의 데이터 배선을 스트립 라인으로 구성하고 있기 때문에, 크로스 토크에 의한 노이즈를 저감할 수 있다.
또한, 본 실시예의 메모리 시스템에서는 데이터 배선은 메모리 콘트롤러 (2) 측의 온칩 터미네이션과 메모리 모듈측의 종단 회로 (120) 의 양측 종단으로 되어 있기 때문에, 신호 반사의 증대를 억제할 수 있다.
본 실시예의 메모리 시스템에서는 1 채널 (64 또는 72bit) 을 복수개의 슬롯으로 분할하고 있기 때문에, 소비 전력이나 열을 분산시킬 수 있다. 또한 메모리 모듈 위의 데이터 버스 배선을 적게 할 수 있다.
본 실시예의 메모리 시스템에서는 메모리 콘트롤러-CA 레지스터간 CA 신호 배선을 T-분기 접속하고 있고, 2 슬롯이라도 CA 배선을 이중으로 배치시키지 않고, 또한 신호 반사를 일으키지 않고, CA 버스 라인을 실현할 수 있다.
이상 설명한 바와 같이 본 실시예에 따르면 커넥터에 장착 가능한 메모리 모듈 위에 내노이즈성이 우수한 스터브리스 메모리 시스템을 구축하고 있어 대용량 메모리 모듈을 실현할 수 있다. 또한 메모리 콘트롤러-메모리 모듈 사이를 내노이즈성이 우수한, 포인트 투 포인트 접속하고 있기 때문에 데이터 신호의 커넥터 통과를 단 1 회로 할 수 있어 파형을 악화시키지 않고 고속 신호 전송을 할 수 있고, 메모리 증설도 가능해진다. 또한, 1 채널을 복수개의 슬롯으로 분산시키므로 소비 전력이나 열을 분산시킬 수 있고, 메모리 모듈의 온도 상승을 억제하여 성능 저하를 억제할 수 있다.
메모리 모듈에 대해서는 다음과 같은 이점이 있다.
신호 반사가 저감되어 노이즈를 방지할 수 있으므로, 고속 신호 전송이 가능해진다. 또한 다수의 메모리를 접속할 수 있으므로 메모리의 대용량화가 가능해진다.
원단 크로스 토크를 저감할 수 있어 노이즈를 방지할 수 있으므로, 고속 신호 전송이 가능해진다.
마더 보드와 메모리 모듈의 이음부에서의 신호 반사를 저감할 수 있어 노이즈를 방지할 수 있으므로 고속 신호 전송이 가능해진다.
본 실시예의 메모리 시스템에 대해서는 다음과 같은 이점이 있다.
메모리 모듈 (1) 의 교환이 가능하므로, 메모리 증설 (메모리 용량의 변경) 이 가능해진다.
커넥터의 신호가 통과함에 따른 신호 파형의 열화를 최소한으로 억제할 수 있으므로, 고속 신호 전송이 가능해진다.
크로스 토크에 따른 노이즈를 저감할 수 있으므로, 고속 신호 전송이 가능해진다.
신호 반사의 증대를 억제할 수 있어 노이즈를 저감할 수 있으므로, 고속 신호 전송이 가능해진다.
복수개의 슬롯 (메모리 모듈) 으로 소비 전력이나 열을 분산시킬 수 있으므로, 메모리 모듈의 온도 상승을 억제할 수 있고, 메모리 모듈 위의 메모리 디바이스의 성능 열화를 억제할 수 있다. 또한 메모리 모듈 위의 데이터 버스가 적어지므로, 배선을 짧게 할 수 있다.
신호 반사를 일으키지 않고 CA 버스 라인을 실현할 수 있으므로, CA 신호의 고속 신호 전송이 가능해진다.
본 발명에 의해 고속 신호 전송, 메모리의 대용량화, 메모리의 증설이 가능해진다.
다음에, 본 발명의 다른 실시예에 대해 설명한다.
도 6 은 본 발명의 제 2 실시예의 메모리 모듈의 구성을 나타내는 도면이다. 도 6(A) 에 나타내는 바와 같이, 종단 내장형 메모리 (115) 를 사용하여 멀티 칩 모듈 (61) 로 형성해도 된다.
표면 및 이면에 데이터 버스 라인을 공유하는 복수개의 메모리 디바이스 (115) 가 탑재되어 있는 MCM (멀티 칩 모듈) 기판 (61) 을 갖고, 버스 라인은 비아홀 (113) 을 통해 스트립 라인의 일단에 접속되고, 기판 표면 및 기판 이면에 각각 탑재된 복수개의 DRAM (115) 의 단자는 비아홀을 통해 번갈아 스트립 라인 (112) 에 접속되고, 스트립 라인 (112) 의 타단이 비아홀을 통해 종단 회로를 내장한 DRAM (115) 에 접속되어 종단되어 있다.
이러한 구성에 의해 메모리 모듈의 소형화를 도모할 수 있다. 또한, 표리의 메모리 디바이스 (115; 칩) 를 번갈아 배선해도 된다. 이러한 구성에 의해 일렉트리컬 피치 (Ep) 를 작게 할 수 있어 신호 반사를 더욱 저감할 수 있다.
온칩 터미네이터는 도 6(B) 에 나타내는 바와 같이, I/O 핀에 일단에 접속된 저항 Rterm 의 타단과 종단 전압 Vterm 사이에 접속된 트랜스퍼 게이트 (63) 를 구비하고 있다. 트랜스퍼 게이트 (63) 는 입력 신호를 게이트에 입력하는 NMOS 트랜지스터와, 입력 신호를 인버터 (62) 로 반전시킨 신호를 게이트에 입력하는 PMOS 트랜지스터로 이루어지고, 인버터 (62) 로의 입력 신호가 HIGH 레벨일 때, 트랜스퍼 게이트 (63) 가 ON 되어 종단 저항 Rterm 은 종단 전압 Vterm 에 접속되고, 인버터 (62) 로의 입력 신호가 LOW 레벨일 때, 트랜스퍼 게이트 (63) 가 OFF 되어 종단 저항 Rterm 은 종단 전압 Vterm 에 접속되지 않는다. 또는 온칩 터미네이터는 일단이 I/O 핀에 접속된 종단 저항의 타단과 플러스측 전원 전압 (VDDQ) 사이에 접속된 제 1 트랜스퍼 게이트와, 일단이 I/O 핀에 접속된 종단 저항의 타단과 마이너스측 전원 전압 (VSSQ 또는 GND) 사이에 접속된 제 2 트랜스퍼 게이트를 구비하고, 상기 제 1 및 제 2 트랜스퍼 게이트를 ON 함으로써, 상기 버스 라인의 종단을 실시하는 센터 탭 종단형의 온칩 터미네이터로 해도 된다.
다음에 본 발명의 메모리 모듈의 제 3 실시예에 대해 설명한다. 도 7 에 나타내는 바와 같이, 복수개의 메모리를 멀티 칩 패키지 (70A,70B) 로 형성해도 된다. 멀티 칩 패키지 (70A,70B) 는 도 6 의 메모리 모듈의 구성을 갖는다. 프린트 기판 (701) 에 접속되는 멀티 칩 패키지 (70A) 는 절연 기판 (710) 에 탑재된 DRAM (115) 을 구비하고, 핀 (711) 에 의해 프린트 기판 (701) 과 접속되고, 프린트 기판 (701) 의 스루홀 (702; 비아홀) 을 통해 이면측의 멀티 칩 패키지 (70B) 의 핀과 접속된다. 멀티 칩 패키지 (70B) 에서, 스트립 라인은 핀 (711) 에 의해 기판의 패턴과 접속되어 종단 저항 (704) 에 접속된다. 이러한 구성에 의해 대용량 메모리 모듈을 소형화할 수 있고, 시스템 사이즈, 특히 높이를 억제할 수 있어 박형화에 공헌한다.
본 발명의 메모리 모듈의 실시예에 있어서, 도 2 에 나타내는 바와 같이 4 비트 I/O (DQ ×4) 의 메모리 (115) 를 사용한 경우에 대해 설명한다. 다 bit (8,16,32bit) I/O 에 대해 디바이스 탑재 수를 증가시킬 수 있어 고속 동작시의 칩내의 동시 스위칭 노이즈나 tSH (입력 데이터의 도입 타이밍 정밀도: 샘플 홀드 시간) 의 점에서도 유리하다.
본 발명의 메모리 모듈의 제 4 실시예에 대해 설명한다. 도 16 에 나타내는 바와 같이 스터브리스로 복수개의 디바이스 (n 개) 의 데이터 단자를 버스 위의 1 점으로 접속해도 된다 (집중 부하).
DQ (데이터 신호), DQS (데이터 스트로브 신호), CLK 신호는 스트립 라인 (112) 에서 포인트 투 포인트로 접속한다. 고속 신호 전송을 가능하게 하고, 원단 크로스 토크를 저감한다. 이 때, 일렉트리컬 피치 (Ep) 의 계산에 있어서, 상기 식 (1) 의 CI/O는 n 배가 된다.
다음에, 본 발명의 메모리 모듈의 제 4 실시예에 대해 설명한다. 도 16(A) 를 참조하면 이 실시예의 메모리 모듈에서는 모듈 단자 (111) 에서 비아홀 (113) 까지 버스 라인은 프린트 기판 표면 위를 연재하고, 비아홀 (113) 을 통해 스트립 라인 (112) 의 일단에 접속되고, 스트립 라인 (112) 의 타단이 비아홀을 통해 기판 이면의 종단 저항 (120) 에 접속되고, 표면 및 이면에 서로 대응하여 실장되어 있는 2 개의 DRAM (115) 의 각각에 대해 스트립 라인 (112) 의 일점으로부터, 표면 및 이면측에 접속하기 위한 비아홀을 통해 DRAM (115) 의 DQ 단자에 접속되고 있다.
또한 도 16(B) 를 참조하면 모듈 단자 (111; DQ) 에서 비아홀 (113) 까지 상기 버스 라인은 기판 표면 위를 연재하여 비아홀 (113) 을 통해 하나의 스트립 라인 (112) 의 일단에 접속되고, 이 스트립 라인 (112) 의 타단이 되꺽임용 비아홀 (119) 을 통해 다른 스트립 라인 (112) 의 일단에 접속되고, 다른 스트립 라인은 상기 일방향과 반대 방향으로 연재되어 있고, 모듈 단자 (111; VTT) 에 근접하게 기판 이면 위에 배치되어 있는 종단 저항 (120) 을 구비하고, 종단 저항 (120) 은 제 2 비아홀을 통해 다른 스트립 라인 (112) 의 타단에 접속되고 있고, 표면 및 이면에 서로 대응하여 실장되어 있는 2 개의 DRAM (115) 의 각각에 대해 스트립 라인 (112) 의 일점으로부터, 표면 및 이면측에 형성된 비아홀을 통해 상기 2 개의 DRAM 의 DQ 단자에 접속되고 있다. 기판면 위에 배치되어 있는 복수개의 DRAM (115) 에 대해 하나의 스트립 라인과 다른 스트립 라인으로부터 번갈아 표면 및 이면측에 형성된 비아홀을 통해 2 개의 DRAM (115) 의 DQ 단자에 접속되고 있다.
다음에, 본 발명의 메모리 모듈의 제 5 실시예에 대해 설명한다. 도 17 에 나타내는 바와 같이, 메모리 모듈 위에 DQ 레지스터 (122) 를 구비한 구성으로 해도 된다. 도 17 을 참조하면 표면 및 이면에 버스 라인을 공유하는 복수개의 DRAM (115) 을 실장하는 기판을 갖고, 모듈 단자 (DQ; 111) 에서 이간된 소정 위치의 비아홀을 통해 제 1 스트립 라인 (112) 의 일단에 접속되고, 제 1 스트립 라인 (112) 의 타단이 비아홀을 통해 기판 표면의 신호 교환용 DQ 레지스터 (122) 의 입력 단자에 접속되고, 신호 변환용 DQ 레지스터 (122) 의 출력 단자가 비아홀을 통해 제 2 스트립 라인 (112) 의 일단에 접속되고, 스트립 라인 (112) 의 타단은 되꺽임용 비아홀 (119) 을 통해 다른 층의 스트립 라인 (112) 의 일단에 접속되고, 다른 층의 스트립 라인 (112) 에서 되꺾이고, 모듈 단자에 근접하게 기판 이면 위에 배치되어 있는 종단 저항 (120) 을 구비하고, 종단 저항 (120) 은 비아홀을 통해 스트립 라인 (112) 의 타단에 접속되고 있다.
이러한 구성에 의해 메모리 콘트롤러와 DRAM (115) 의 신호 전압이나 논리의 변환이 가능해진다.
또한, DQ 단자와 DRAM (115) 사이에 특성 임피던스 정합용 직렬 저항을 삽입해도 된다. 그럼으로써, 메모리 모듈 배선의 설계 자유도가 향상되어 배선의 용장화나 번잡화를 회피할 수 있다.
또한 데이터 버스를 차동 형식 (differential mode) 으로 해도 된다. 이 경우, 리시버 회로 등에서 논리 임계값 전압 기준 Vref 가 필요없어져 Vref 편차로 인한 타이밍 편차가 없어져 타이밍 버드짓에 여유가 생겨 더 한층의 고속 신호 전송이 가능해진다.
다음에, 본 발명에서의 배선의 실시예에 대해 설명한다. 도 11(A) 와 같이, 마더 보드 배선의 스트립 라인 신호 배선 (1102) 사이에 실드 배선 (1103) 을 형성한다. 그럼으로써, 크로스 토크를 저감할 수 있다. 전원/GND 층간의 유전체층 (1104) 에 매설되어 있는 인접하는 스트립 라인 신호 배선 (1102) 사이에 실드 배선 (1103) 이 스트립 라인 신호 배선 (1102) 과 병행하게 형성되어 있다. 도 11(B) 는 DIMM (Dual In-line Memory Module) 의 스트립 라인 배선의 일례를 나타내는 도면이다.
다음에, 본 발명의 메모리 시스템의 제 2 실시예에 대해 설명한다. 도 8 에 나타내는 바와 같이 커넥터의 양측면에 단자를 갖고, 메모리 모듈 (1) 을 수평하게 삽입하는 타입의 커넥터인 버터플라이형 커넥터 (4B) 를 사용해도 된다. 그럼으로써, 대용량 메모리 모듈을 사용해도 메모리 시스템의 높이 증대를 방지할 수 있다.
다음에, 본 발명의 메모리 시스템에서의 데이터 래치의 실시예 (러닝 스킴에 의한 DQ Read) 에 대해 설명한다. 도 9 에 나타내는 바와 같이 메모리 콘트롤러 (2) 에, 슬롯 마다 대응하는 리드 (Read) 데이터 래치 타이밍 학습겸 발생 회로 (22) 를 구비하고 있다. 이 실시예에서는 리드 (Read) 데이터 래치 타이밍 학습겸 발생 회로 (22) 를 구비함으로써, DQ 스트로브를 사용하지 않더라도 메모리 모듈의 출력 회로 (11) 에서 출력되는 리드 (Read) 데이터를 래치할 수 있다.
도 10 에 나타내는 바와 같이 본 실시예의 메모리 시스템에서는 1 슬롯 구성으로 해도 된다.
다음에, 본 발명의 메모리 시스템의 제 4 실시예에 대해 설명한다. 도 15 에 나타내는 바와 같이, 집중 부하 2Rank-2Slot 의 경우에는 포인트 투 포인트와 동일한 구성이 된다. 이 때, 메모리 모듈의 표리에 있는 2 개의 디바이스(115; DRAM) 중, 액세스 또는 드라이브하지 않는 쪽의 디바이스 (115A) 로 종단하면 된다. 또한 배선 길이가 동등해지도록 슬롯과 슬롯의 중간으로부터 선을 인출하는 구성으로 하고 있다. 2Rank-2Slot 상당에서는 포인트 투 포인트와 동일하다.
다음에, 본 발명의 메모리 시스템의 제 5 실시예에 대해 설명한다. 도 18 에 나타내는 바와 같이 마더 보드 (3) 위에, DQ 레지스터 (191) 를 탑재해도 된다. 그럼으로써 메모리 콘트롤러 (2) 와 메모리 (115) 의 신호 전압이나 논리의 변환이 가능해진다.
다음에, 본 발명의 메모리 시스템의 제 6 실시예에 대해 설명한다. 도 19 에 나타내는 바와 같이, 본 발명의 메모리 모듈을 스타 접속해도 된다. DQ (데이터 신호), DQS (DQ 스트로브 신호), CLK (클럭 신호) 가 스타 접속된다. 이 접속 형태는 스터브리스 접속이 아니지만, 다른 사용 방법으로서 적용된다. 스타 접속에서는 어느 선에서 보아도 임피던스가 정합되어 있다.
n 분기의 스타 접속에서는 메모리 모듈의 실효 임피던스는
ZO ＝ nRs/(n－1)
마더 보드의 임피던스는
ZO ＝ (2n－1)Rs/n(n－1)
이 된다.
다음에, 본 발명에서의 메모리 콘트롤러 (2) 의 드라이버와 기준 전압 Vref 의 생성에 대해 설명한다. 도 12 에 나타내는 바와 같이 메모리 모듈 (1) 위에서 버스 라인 말단의 종단 내장형 메모리 (115) 를 사용하여 Vref (논리 임계값 전압 기준) 를 발생시켜도 된다. 이 실시예에서는 메모리 콘트롤러 (2) 에 논리 임계값 전압 출력 회로 (23) 를 구비하고 있다.
이 실시예에서는 드라이버 (21; 출력회로) 는 푸시풀 회로이기 때문에, 논리 임계값 전압 출력 회로 (23) 는 드라이버와 동일한 회로 구성으로 이루어지고, 입력 단자와 출력 단자를 단락시킨 회로에서 실현 가능하다. 메모리 콘트롤러 (2) 의 논리 임계값 전압 출력 회로 (23) 가 Vref 배선에 접속되고 있다. 또한 푸시풀 회로는 전원/GND 간에 접속되고, 게이트끼리가 접속되어 입력 단자에 접속되고, 드레인끼리가 접속되어 출력 단자 (DQ 단자) 에 접속되는 PMOS 트랜지스터 PM1 과 NMOS 트랜지스터 NM1 로 이루어진다.
버스 라인 말단의 종단 내장형 메모리 (115A) 의 온칩 터미네이터가 Vref 배선에 접속되고 있다. 버스 라인에 접속되고 있는 메모리 (115) 의 Vref 단자는 Vref 배선에 접속되고 있다.
이 실시예에서, 노이즈의 관점에서 Vref 배선의 칩 가까이에, 패스콘 (116) 을 배치하면 좋다. 이러한 구성에 의해 디바이스의 제조 편차로 인한 논리 임계값 전압에 정합된 Vref 를 공급할 수 있어 신호의 래치 타이밍 편차를 작게 할 수 있다.
본 발명의 실시예에서의 메모리 콘트롤러 (2) 의 드라이버의 다른 구성에 대해 설명한다. 도 13(A) 에 나타내는 바와 같이, 메모리 콘트롤러 (2) 에서의 DQ 신호의 출력 회로로서 오픈 드레인형 드라이버를 사용해도 된다. 드라이버최종단의 트랜지스터 (133) 에서는 게이트 전압 VG 를 OV 에서 VDDQ 까지 변화시켜도 구동 전류 ID 가 흐르는 것은 게이트 전압 VG 가 도 13(D) 의 Vin for 'H' 정도의 전압으로부터 VDDQ 사이이다.
신호 출력시에, VG 를 OV ∼ VDDQ 의 전압 렌지로 제어하면 신호의 듀티비가 동등해지지 않게 ('H' 측의 시간이 길고, 'L' 의 시간이 짧아진다) 된다. 그래서, 드라이버 최종단의 트랜지스터 (133) 와 전단 논리 회로 (131) 사이에 전단 논리 회로의 출력 전압 렌지를 Vin for 'H' 에서 VDDQ 사이로 변환시키는 레벨 변환 회로 (132) 가 형성되어 있다. 그럼으로써 듀티비가 동등한 신호가 얻어지고, 타이밍 버드짓에 여유가 생겨 고속 신호 전송이 가능해진다. 레벨 변환 회로 (132) 는 전원 VDD 에 소스가 접속된 PMOS 트랜지스터 PM11 과, 드레인이 PMOS 트랜지스터 PM11 의 드레인에 접속된 NMOS 트랜지스터 NM11 과, NMOS 트랜지스터 NM11 의 소스에 드레인과 게이트가 접속되고 (다이오드 접속되고 있음), 소스가 GND 에 접속된 NMOS 트랜지스터 NM12 를 갖고, PMOS 트랜지스터 PM11 과 NMOS 트랜지스터 NM11 의 게이트끼리가 접속되어 전단 논리 회로 (131) 의 출력 단자에 접속되고, PMO 트랜지스터 PM11 과 NMOS 트랜지스터 NM11 의 드레인끼리가 접속되어 오픈 드레인 드라이버 (135) 의 게이트에 접속되고 있다.
또 오픈 드레인 드라이버 구성의 논리 임계값 전압 출력 회로 (23) 는 레벨 변환 회로 (134) 와 드라이버 최종단 (135) 에서, 레벨 변환 회로 (134) 의 입출력을 단락한 회로에서 얻어진다. 레벨 변환 회로 (134) 는 레벨 변환 회로 (132) 와 동일한 구성으로 되어 있다.
다음에, 본 발명의 메모리 시스템의 제 7 실시예에 대해 설명한다. 도 20 에 나타내는 바와 같이, 마더 보드 (3) 의 배선에서, 버스 라인의 부분만 부분적으로 스트립 라인으로 배선하도록 해도 된다. 이러한 구성에 의해 적은 층수 (도 20 에서는 4 층) 로 메모리 시스템을 구축할 수 있다.
다음에, 본 발명의 메모리 시스템의 제 7 실시예에 대해 설명한다. 도 21(A) 에 나타내는 바와 같이, 열 대책으로서 메모리 모듈 (1) 에 히트 스프레더 (123) 를 장착해도 된다. 또한 히트 파이프를 구비한 커넥터 (4A) 를 사용해도 된다. 그럼으로써 메모리 모듈 (1) 의 고온화를 방지하고, 메모리 시스템의 성능 저하를 회피할 수 없다. 커넥터 (4A) 는 도 21(B) 에 나타내는 바와 같이, 커넥터 (401) 의 양 사이드에 히트 파이프 (402) 를 배치하여 냉각액으로 냉각시키는 것이다.
다음에, 본 발명의 메모리 시스템의 제 8 실시예에 대해 설명한다. 도 22 에 나타내는 바와 같이, 메모리나 메모리 콘트롤러 등의 패키지에 있어서, 배선을 스트립 라인으로 형성한다. 그럼으로써 크로스 토크를 저감할 수 있다. DRAM 칩 (2215; 펠릿) 의 패드 (2214) 는 이면에 핀 (2218; 땜납 볼) 을 갖는 기판 (2210) 의 표면에 접속되고, 패드 (2214) 는 비아홀 (2213) 을 통해 스트립 라인 (2212) 에 접속되고, 스트립 라인 (2212) 은 대응하는 핀 (2218) 에 비아홀 접속되고 있다. 패키지 배선을 스트립 라인으로 구성하고 있어 (원단) 크로스 토크를 방지할 수 있다.
다음에, 본 발명의 메모리 모듈의 제 6 실시예에 대해 설명한다. 도 23을 참조하면 본 실시예의 메모리 모듈에서는 모듈 기판을 100A 와 100B 의 2 개로 분할하고, 이들 기판간을 플렉시블 필름 (130) 으로 접속하고 있다. 본 실시예의 메모리 모듈에서는 모듈 기판 100A, 100B 는 각각 표면 및 이면에, 버스 라인을 공유하는 DRAM (115) 을 갖고, 버스 라인은 제 1 모듈 단자 (111; 예컨대 DQ) 로부터, 기판 표면 위를 제 1 모듈 단자 (111) 에서 이간되어 위치하는 비아홀 (113) 까지 연재되고 이 비아홀 (113) 을 통해 스트립 라인 (112A) 의 일단에 접속되고, 기판 표면에 탑재된 DRAM (115) 의 신호 단자는 비아홀을 통해 스트립 라인 (112A) 에 접속되고, 이 스트립 라인 (112A) 의 단부가 비아홀을 통해 기판 표면의 패드로부터 플렉시블 필름 (130) 에 접속되고 있다. 모듈 기판 (100A) 에서는 비아홀 (113) 을 통해 스트립 라인 (112B) 의 일단에 접속되고, 기판 표면에 탑재된 DRAM (115) 의 신호 단자는 비아홀을 통해 스트립 라인 (112B) 에 접속되고, 이 스트립 라인 (112B) 은 일방향으로 연재되고, 이 일단에 반대측 타단이 되꺽임용 비아홀 (119) 을 통해 이면측의 스트립 라인 (112C) 의 일단에 접속되고, 기판 이면에 탑재된 DRAM (115) 의 단자는 비아홀을 통해 스트립 라인 (112C) 에 접속되고, 이 스트립 라인 (112C) 의 단부가 비아홀을 통해 기판 표면의 패드로 플렉시블 필름 (130) 에 접속되고 있다. 모듈 기판 (100B) 에서는 플렉시블 필름 (130) 에 패드가 접속되고, 비아홀 (113) 을 통해 스트립 라인 (112D) 의 일단에 접속되고, 기판 이면에 탑재된 DRAM (115) 의 신호 단자는 비아홀을 통해 스트립 라인 (112D) 에 접속되고, 이 스트립 라인 (112D) 은 일방향으로 연재되고, 이 일단에 반대측 타단이 비아홀을 통해 종단 저항 (120) 의 일단에 접속되고, 종단 저항의 타단은모듈 단자 (111; VTT) 에 접속되고 있다.
이러한 구성의 본 실시예에 따르면 도 1 의 제 1 실시예에 비해 메모리 모듈의 높이를 저감시켜 박형화에 공헌한다.
다음에, 본 발명의 메모리 모듈의 제 7 실시예에 대해 설명한다. 도 1 에 나타낸 상기 제 1 실시예의 메모리 모듈에서는 DRAM (115) 은 신호 입력과 신호 출력을 하나의 입출력 단자 (예컨대 DQ 단자) 에서 실시하고 있다. 이에 비해, 본 실시예의 메모리 모듈에서는 도 24 를 참조하면 DRAM 디바이스 (115) 에 있어서, DRAM 코어 (115-1) 는 그 입력 단자와 출력 단자가 독립되어 있고 (I/O 세퍼레이트 방식), 신호 배선은 쌍방향이 아닌 일방향성의 입력 신호 배선과 출력 신호 배선으로 분리 독립되어 있다. 즉, DRAM (115) 의 입력 회로 (115-3) 는 입력 단자가 비아홀 (113A), 스트립 라인 (112A) 을 통해 모듈 단자 (111A) 에 접속되고 있고, 출력 단자가 DRAM 코어 (115-1) 의 입력에 접속된다. DRAM 코어 (115-1) 의 출력 회로 (115-2) 는 입력 단자가 DRAM 코어 (115-1) 의 출력에 접속되고, 출력 단자가 비어홀 (113B), 스트립 라인 (112B) 을 통해 모듈 단자 (111B) 에 접속되고 있다. DRAM 코어 (115-1) 는, 그 입력 단자와 출력 단자는 데이터 신호 입력 단자 (Din) 와 데이터 신호 출력 단자 (Dout) 로 된다. 상기한 실시예의 메모리 모듈에서는 DRAM 의 데이터 신호 단자로서 쌍방향의 입출력 단자 (DQ 단자) 가 사용되고 있고, 데이터 버스도 쌍방향의 버스가 사용되고 있다. 이에 비해, 본 실시예에서는 I/O 분리 구성에 의해 입력 부하 용량이 작아져 고속 데이터 전송률을 실현 가능하게 하고 있다. 메모리 모듈 (1) 에 탑재되고, 신호 변환, 논리 변환을 행하는 레지스터의 입력 회로와 출력 회로와 모듈 단자간의 배선에, 이러한 구성을 적용해도 됨은 물론이다. 또한 메모리 모듈 위에서의 DRAM 과 레지스터 (예컨대 DQ 레지스터 (191)) 사이를 입력 신호 배선과 출력 신호 배선으로 분리하여 신호 전송을 실시하도록 해도 됨은 물론이다.
다음에, 본 발명의 메모리 시스템의 제 10 실시예에 대해 설명한다. 도 25 를 참조하면 이 실시예의 메모리 시스템은 메모리 모듈 (1) 로서 도 24 를 참조하여 설명한 본 발명의 제 6 실시예에 관한 I/O 세퍼레이트 방식의 메모리 모듈을 구비하고, 메모리 콘트롤러 (2) 와 DRAM (115) 사이에서, 입력 신호 배선, 출력 신호 배선이 각각 따로따로 포인트 투 포인트 접속되고 있다. DRAM (115) 이 버스 라인의 어느 신호에 대해 쌍방향성 입출력 단자를 갖는 구성을 취하지 않고, 입력 단자와 출력 단자를 따로따로 갖고, 버스 라인에는 DRAM (115) 의 입력 단자와 출력 단자에 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 각각 따로따로 형성되어 있다. 마찬가지로, 마더 보드 (3) 위의 메모리 콘트롤러 (2) 도 DRAM (115) 의 입력 단자와 출력 단자에 대응하여 출력 단자와 입력 단자를 갖고 있고, 메모리 콘트롤러 (2) 의 출력 단자와 입력 단자와, DRAM (115) 의 입력 단자와 출력 단자가 각각 일방향성 배선으로 포인트 투 포인트 접속되고 있다. 메모리 모듈 (1) 에 탑재되어 버스 라인에 접속되는 DQ 레지스터 등에 대해서도 동일한 구성으로 해도 됨은 물론이다.
다음에, 본 발명의 메모리 시스템의 제 11 실시예에 대해 설명한다. 도 26 을 참조하면 이 실시예의 메모리 시스템은 메모리 모듈 (1) 로서 도 24 를 참조하여 설명한 본 발명의 제 6 실시예에 관한 I/O 세퍼레이트 방식의 메모리 모듈을 구비하고, 이른바 데이지 체인 접속으로, 메모리 콘트롤러와 슬롯 사이의 신호 전송을 행하는 구성으로 되어 실장 가능한 슬롯수를 증가시키고 있다. 즉, 메모리 모듈 (1) 에 탑재되는 DRAM (115) 은 상기 제 6 실시예와 마찬가지로 입력 단자 (입력 포트) 와 출력 단자 (출력 포트) 를 갖고, 버스 라인에는 입력 단자와 출력 단자에 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 각각 따로따로 형성되는 I/O 세퍼레이트 방식으로 된다. 마더 보드 (3) 위의 메모리 콘트롤러 (2) 도 입력 단자와 출력 단자를 갖는다. 메모리 콘트롤러 (2) 의 출력 단자 (또는 입력 단자) 와, 시단(始端)의 메모리 모듈에 탑재된 DRAM (115) 의 입력 단자 (또는 출력 단자) 가 각각 일방향성 배선으로 접속되고 있다. 메모리 모듈 사이에서는 커넥터 (4) 를 통해 전단의 DRAM (115) 의 출력이 후단의 DRAM (115) 의 입력에 일방향성 배선으로 접속되고, 말단의 DRAM 의 출력 단자 (또는 입력 단자) 는 마더 보드 (3) 의 일방향성 배선을 통해 메모리 콘트롤러 (2) 의 입력 단자 (또는 출력 단자) 에 접속되고 있다.
메모리 콘트롤러 (2) 로부터의 신호는 제 1 슬롯의 DRAM (115) 의 입력 회로에 전달되고, 당해 DRAM (115) 의 출력 회로로부터의 출력이 마더 보드의 배선을 통해 제 2 슬롯에 전달되어 제 2 슬롯의 DRAM (115) 의 입력 회로에 입력되고, 이렇게 하여 신호는 옆의 슬롯에 전달되고, 최종단의 슬롯의 출력이 메모리 콘트롤러 (2) 의 신호 단자에 접속되고 있다.
다음에, 본 발명의 메모리 모듈의 제 8 실시예에 대해 설명한다. 도 27을 참조하면 2Rank (표리 디바이스로 버스를 공유한다) 구성에서, DRAM (115) 의 일력 단자와 출력 단자를 독립시키고, 모듈 단자 (111A) 를 신호 입력 단자로 하면 모듈 단자 (111B) 는 신호 출력 단자가 되고, 입력 신호 배선과 출력 신호 배선을 이루는 스트립 라인 (112A,112B) 이 따로따로 형성되어 있고, 스트립 라인 (112A) 은 비아홀을 통해 표리의 디바이스 (115; DRAM) 의 입력 단자 (입력 포트) 에 접속되고, 스트립 라인 (112B) 은 비아홀을 통해 표리의 디바이스 (115; DRAM) 의 출력 단자 (출력 포트) 에 접속되고 있다.
다음에, 본 발명의 메모리 시스템의 제 12 실시예에 대해 설명한다. 도 28 을 참조하면 이 실시예의 메모리 시스템에서는 메모리 모듈 (1) 에 실장되는 DRAM (도 1 등의 DRAM (115)) 또는 레지스터 (CA 레지스터, DQ 레지스터 등) 와, 커넥터를 통해 접속되는 메모리 콘트롤러 (2) 와의 사이의 배선을 차동 배선으로 구성한 것이다. 메모리 콘트롤러 (2) 의 출력 회로 (21A) 는 신호를 차동으로 출력한다. 신호 전송을 차동으로 함으로써, 리시버 회로 등에서 기준 전압이 필요없어진다. 차동 배선 구성으로 함으로써, 예컨대 복수개의 비트의 신호가 동시에 상승하거나 또는 동시에 하강할 때에 발생되는 동시 스위칭 노이즈의 발생이 회피되어 노이즈 내성이 향상된다.
다음에, 본 발명의 메모리 시스템의 제 13 실시예에 대해 설명한다. 도 29 를 참조하면 이 실시예의 메모리 시스템에서는 메모리 모듈 (1) 에 실장되는 DRAM (도 1 등의 DRAM (115)) 또는 레지스터 (CA 레지스터, DQ 레지스터 등) 와, 커넥터 (4) 를 통해 접속되는 메모리 콘트롤러 (2) 사이의 배선을 차동 배선으로구성하고, 차동 배선쌍의 2 세트 중 1 세트에 대해 상보 신호의 배선쌍의 위치가 예컨대 마더 보드 (3) 에서 커넥터 (4) 까지의 사이와, 커넥터 (4) 로부터 메모리 모듈 (1) 내에서 교환되고 있다 (즉, 트위스트시키고 있다). 즉, 커넥터 (4) 에서, 마더 보드 배선측의 커넥터의 핀 (P2,P3) 에 대해 도 29(B) 에 나타내는 바와 같이, P3 을 배선 (B) 의 연장선 위에 배치하고, P2 를 배선 (/B) 의 연장선 위에 배치하고, (B/B) 에서 (/B,B) 로 위치를 교환시키고 있다. 마더 보드 (3) 위의 배선에서는 치동 신호쌍의 세트는 (A,/A), (B,/B), (C,/C), …(단, /A 는 정전 신호 A 의 반전 신호 (상보 신호) 를 나타내고, A/A 의 상보 신호쌍이 차동 신호쌍을 이룬다) 의 배치로 배선되어 있으나, 커넥터 (4) 에서 (B/B) 가 교환되고, 메모리 모듈 (1) 에서는 (A,/A), (/B,B), (C,/C), …의 조합으로 배선되어 있다.
본 실시예에서는 이러한 트위스트 구성으로 함으로써, 마더 보드 배선과 메모리 모듈 배선에서의 크로스 토크 노이즈가 역위상이 되고, 크로스 토크의 영향 (노이즈) 이 캔슬되어 노이즈의 저감을 도모할 수 있다.
이상 본 발명을 상기 실시예에 따라 설명하였으나, 본 발명은 상기 실시예의 구성에만 한정되는 것은 아니고, 본원 특허 청구 범위의 청구항의 발명의 범위내에서 당업자라면 실시할 수 있는 각종 변형, 수정을 포함한다.
이상 설명한 바와 같이, 본 발명은 다음과 같은 효과를 나타낸다.
본 발명의 메모리 모듈에 따르면 신호 반사가 저감되어 노이즈를 방지할 수 있다. 따라서, 고속 신호 전송을 가능하게 한다. 또한, 다수의 메모리를접속할 수 있다. 따라서, 메모리의 대용량화를 가능하게 한다.
본 발명의 메모리 모듈에 따르면 원단 크로스 토크를 저감할 수 있어 노이즈를 방지할 수 있다. 따라서, 고속 신호 전송을 가능하게 한다.
본 발명의 메모리 모듈에 따르면 마더 보드와 메모리 모듈의 이음부 (접속부) 에서의 신호 반사를 저감할 수 있어 노이즈를 방지할 수 있다. 따라서, 고속 신호 전송이 가능해진다.
본 발명의 메모리 시스템에 따르면 메모리 모듈을 교환할 수 있어 메모리 증설 (메모리 용량의 변경) 이 가능해진다.
본 발명의 메모리 시스템에 따르면 커넥터의 신호가 통과함에 따른 신호 파형의 열화를 최소한으로 억제할 수 있다.
본 발명의 메모리 시스템에 따르면 크로스 토크로 인한 노이즈를 저감할 수 있다. 따라서, 고속 신호 전송을 가능하게 한다.
본 발명의 메모리 시스템에 따르면 신호 반사의 증대를 억제할 수 있어 노이즈를 저감할 수 있다. 따라서, 고속 신호 전송을 가능하게 한다.
본 발명의 메모리 시스템에 따르면 복수개의 슬롯 (메모리 모듈) 으로 소비 전력이나 열을 분산시킬 수 있다. 따라서, 메모리 모듈의 온도 상승을 억제할 수 있으므로, 메모리 모듈 위의 메모리 디바이스의 성능 열화를 억제할 수 있다. 또한, 메모리 모듈 위의 데이터 버스가 적어지므로, 배선 길이를 짧게 할 수 있다.
본 발명의 메모리 시스템에 따르면 신호 반사를 일으키지 않고 커맨드/어드레스 버스 라인을 실현할 수 있다. 따라서, 커맨드/어드레스 (CA) 신호의 고속신호 전송이 가능해진다.
또한, 본 발명에 따르면 모듈 기판을 복수로 분할하여 구성하였으므로, 높이를 억제할 수 있어 박형화에 공헌한다.
또한, 본 발명에 따르면 메모리 모듈에 탑재되는 디바이스의 입출력을 분리함으로써, 입력 용량 부하를 저감하여 더 한층의 고속 동작을 가능하게 한다.
또한, 본 발명에 따르면 버스 라인 중 소정 신호를 차동으로 전송함으로써, 고속 전송, 및 노이즈 내성의 향상을 도모할 수 있다.
그리고, 본 발명에 따르면 차동쌍 배선의 정전 신호와 반전 신호의 위치 관계를 마더 보드 배선과 메모리 모듈 배선으로 교환하는 구성으로 한 세트와 교환하지 않는 세트를 인접하게 배치함으로써 크로스 토크의 영향을 상쇄시키고 있으며, 신호 진폭이 작은 고속 신호 전송에 적용하는 데에 적합하다.
이상과 같이, 본 발명에 따르면 고속 신호 전송, 메모리의 대용량화, 메모리의 증설이 가능해진다.

Claims (50)

  1. 기판;
    상기 기판 위에 배치되는 복수개의 메모리 디바이스; 및
    상기 복수개의 메모리 디바이스로 공유되는 버스 라인을 포함하고,
    상기 버스 라인은 복수개의 상기 메모리 디바이스의 단자를 스터브리스 (stubless) 구조로 접속하고, 상기 버스 라인의 적어도 하나의 단부가 종단되어 이루어지는 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 버스 라인의 적어도 일부가 스트립 라인으로 구성되어 이루어지는 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 버스 라인의 실효적인 특성 임피던스가 상기 메모리 모듈을 탑재하는 마더 모드의 배선의 특성 임피던스에 정합되어 이루어지는 것을 특징으로 하는 메모리 모듈.
  4. 제 1 항에 있어서,
    복수개의 상기 메모리 디바이스의 적어도 하나가 종단 회로를 내장한 메모리디바이스로 이루어지고,
    상기 종단 회로를 내장한 메모리 디바이스가 상기 버스 라인 단부의 종단을 실시하는 것을 특징으로 하는 메모리 모듈.
  5. 기판;
    상기 기판의 표면 및 이면의 적어도 일방에 형성된 복수개의 메모리 디바이스; 및
    상기 복수개의 메모리 디바이스에 의해 공유되는 버스 라인을 구비하고,
    상기 기판면 위의 상기 버스 라인은 비아홀을 통해 상기 기판내의 스트립 라인의 일단에 접속되고,
    상기 기판 위의 상기 복수개의 메모리 디바이스의 단자는 각각 대응하는 비아홀을 통해 상기 스트립 라인에 접속되고,
    상기 스트립 라인의 타단은 비아홀을 통해 기판 표면 또는 기판 이면에 형성되어 있는 종단 회로 또는 종단 회로를 내장한 메모리 디바이스의 단자에 접속되어 종단되어 있는 것을 특징으로 하는 메모리 모듈.
  6. 제 5 항에 있어서,
    기판 표면의 메모리 디바이스의 단자와 기판 이면의 메모리 디바이스의 단자가 교대로 상기 스트립 라인에 비아홀을 통해 배선되어 있는 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 메모리 디바이스가 종단 저항과 상기 종단 저항의 일단과 종단 전압 사이에 접속된 트랜스퍼 게이트를 구비한 온칩 터미네이터를 갖고,
    상기 종단 저항의 타단은 상기 버스 라인에 접속되는 상기 메모리 디바이스의 단자에 접속되고,
    상기 트랜스퍼 게이트를 ON 함으로써, 상기 온칩 터미네이터가 상기 버스 라인의 종단을 실시하는 것을 특징으로 하는 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 메모리 디바이스가 제 1 트랜스퍼 게이트, 제 2 트랜스퍼 게이트, 제 1 종단 저항, 제 2 종단 저항을 포함하고,
    상기 제 1 트랜스퍼 게이트는 상기 버스 라인에 접속되는 상기 메모리 디바이스의 단자에 일단이 접속된 상기 제 1 종단 저항의 타단과 고전위측 전원 전압 사이에 접속되고,
    상기 제 2 트랜스퍼 게이트는 상기 버스 라인에 접속되는 상기 메모리 디바이스의 단자에 일단이 접속된 상기 제 2 종단 저항의 타단과 저전위측 전원 전압 사이에 접속되고,
    상기 제 1 및 제 2 트랜스퍼 게이트를 ON 함으로써, 상기 온칩 터미네이터에 의해 상기 버스 라인의 종단을 실시하는 것을 특징으로 하는 메모리 모듈.
  9. 기판; 및
    상기 기판의 표면 및 이면에 형성된 버스 라인을 공유하는 복수개의 메모리 디바이스를 구비하고,
    상기 기판은,
    상기 기판 표면에 형성된 제 1 모듈 단자;
    상기 기판 이면에 형성된 제 2 모듈 단자;
    제 1, 제 2 스트립 라인; 및
    상기 제 2 모듈 단자에 근접하게 기판 이면 위에 배치되어 있는 종단 회로를 포함하고,
    상기 버스 라인은 상기 제 1 모듈 단자로부터, 상기 기판 표면 위를 상기 제 1 모듈 단자에서 이간되어 위치하는 비아홀까지 연재되어 상기 비아홀을 통해 상기 제 1 스트립 라인의 일단에 접속되고,
    상기 기판 표면에 탑재된 메모리 디바이스의 단자는 대응하는 비아홀을 통해 상기 제 1 스트립 라인에 접속되고,
    상기 제 1 스트립 라인은 일방향으로 연재되고, 상기 일단과 반대측의 타단이 되꺽임용 비아홀을 통해 상기 제 2 스트립 라인의 일단에 접속되고,
    상기 제 2 스트립 라인은 상기 일방향과 반대 방향으로 연재되어 있고,
    상기 기판 이면에 탑재된 메모리 디바이스의 단자는 대응하는 비아홀을 통해 상기 제 2 스트립 라인에 접속되고,
    상기 종단 회로는 비아홀을 통해 되꺾인 상기 제 2 스트립 라인의 타단에 접속되고 있는 것을 특징으로 하는 메모리 모듈.
  10. 제 9 항에 있어서,
    상기 버스 라인의 되꺽임점 부근에 상기 버스 라인을 구성하는 상기 스트립 라인을 사이에 두는 전원층과 접지층을 패스콘으로 접속하고, 및/또는 복수개의 공통의 전원층간 또는 복수개의 접지층간을 단락하여 이루어지는 것을 특징으로 하는 메모리 모듈.
  11. 제 1 항에 있어서,
    스터브리스로 접속되는 복수개의 상기 메모리 디바이스의 신호 단자를 버스 위의 1 점에서 접속하여 이루어지는 것을 특징으로 하는 메모리 모듈.
  12. 기판; 및
    상기 기판의 표면 및 이면에 형성되어 버스 라인을 공유하는 복수개의 메모리 디바이스를 구비하고,
    상기 기판은,
    상기 기판 표면 위에 형성된 제 1 모듈 단자;
    스트립 라인; 및
    기판 표면 또는 기판 이면에 형성된 종단 회로를 구비하고,
    상기 버스 라인은 상기 제 1 모듈 단자로부터, 상기 기판 표면 위를 상기 제 1 모듈 단자에서 이간되어 위치하는 비아홀까지 연재되고, 상기 비아홀을 통해 스트립 라인의 일단에 접속되고, 상기 스트립 라인의 타단이 비아홀을 통해 상기 종단 회로에 접속되고,
    기판 표면 및 기판 이면에 서로 대응하여 실장되어 있는 2 개의 메모리 디바이스의 각각에 대해 상기 스트립 라인은 상기 스트립 라인의 일점으로부터 표면 및 이면측에 각각 연재된 비아홀을 통해 상기 2 개의 메모리 디바이스의 단자에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  13. 기판; 및
    상기 기판의 표면 및 이면에 형성되어 버스 라인을 공유하는 복수개의 메모리 디바이스를 구비하고,
    상기 기판은,
    상기 기판 표면에 형성된 제 1 모듈 단자;
    상기 기판 이면에 형성된 제 2 모듈 단자; 및
    상기 제 2 모듈 단자에 근접하게 기판 이면 위에 배치되어 있는 종단 회로를 구비하고,
    상기 버스 라인은 상기 제 1 모듈 단자로부터, 상기 기판 표면 위를 상기 제 1 모듈 단자에서 이간되어 위치하는 비아홀까지 연재되고, 상기 제 1 스트립 라인의 일단에 비아홀을 통해 접속되고,
    상기 제 1 스트립 라인은 일방향으로 연재되고, 상기 일단과 반대측의 타단은 되꺾임용 비아홀을 통해 상기 제 2 스트립 라인의 일단에 접속되고,
    상기 제 2 스트립 라인은 상기 일방향과 반대 방향으로 연재되어 있고,
    상기 종단 회로는 상기 제 2 스트립 라인의 타단에 비아홀을 통해 접속되어 있고,
    표면 및 이면에 서로 대응하여 실장되어 있는 2 개의 메모리 디바이스의 각각에 대해 상기 제 1 스트립 라인 또는 상기 제 2 스트립 라인의 일점으로부터, 기판 표면 및 기판 이면측에 각각 연재된 비아홀을 통해 상기 2 개의 메모리 디바이스의 단자에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 제 1 스트립 라인과 상기 제 2 스트립 라인은 상기 제 1 스트립 라인과 상기 제 2 스트립 라인으로부터 상기 메모리 디바이스가 배치되어 있는 기판 표면 및 기판 이면측에 교대로 각각 연재되어 있는 비아홀을 통해 상기 메모리 디바이스의 단자에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  15. 제 1 항에 있어서,
    상기 버스 라인에 접속되어 신호 변환을 행하는 레지스터를 상기 메모리 모듈을 구성하는 기판 위에 구비한 것을 특징으로 하는 메모리 모듈.
  16. 기판; 및
    기판의 표면 및 이면에 형성되어 버스 라인을 공유하는 복수개의 메모리 디바이스를 갖는 기판을 구비하고,
    상기 기판은,
    기판 표면에 형성된 제 1 모듈 단자;
    기판 이면에 형성된 제 2 모듈 단자;
    제 1, 제 2, 제 3 스트립 라인;
    기판 표면에 형성된 신호 변환용 레지스터; 및
    상기 제 2 모듈 단자에 근접하게 기판 이면 위에 배치되어 있는 종단 회로를 구비하고,
    상기 버스 라인은 상기 제 1 모듈 단자로부터, 상기 기판 표면 위를 상기 제 1 모듈 단자에서 이간되어 위치하는 비아홀까지 연재되고, 상기 비아홀을 통해 상기 제 1 스트립 라인의 일단에 접속되고,
    상기 제 1 스트립 라인의 타단은 비아홀을 통해 기판 표면의 상기 신호 변환용 레지스터의 입력 단자에 접속되고, 상기 신호 변환용 레지스터의 출력 단자는 비아홀을 통해 상기 제 2 스트립 라인의 일단에 접속되고, 상기 제 2 스트립 라인의 타단은 되꺾임용 제 3 비아홀을 통해 상기 제 3 스트립 라인의 일단에 접속되고,
    상기 제 3 스트립 라인은 상기 제 2 스트립 라인과 반대 방향으로 연재되어 있고,
    상기 종단 회로는 비아홀을 통해 상기 제 3 스트립 라인의 타단에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  17. 제 1 항에 있어서,
    상기 메모리 디바이스가 메모리 칩의 패드와, 상기 기판과의 전기적 접속을 실시하는 패키지 기판을 갖고,
    상기 패키지 기판은 상기 패키지 기판내에서의 상기 버스 라인의 신호 배선으로서 스트립 라인을 갖는 것을 특징으로 하는 메모리 모듈.
  18. 제 1 항에 있어서,
    상기 메모리 모듈을 멀티 칩 모듈로 구성하여 이루어지는 것을 특징으로 하는 메모리 모듈.
  19. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 메모리 모듈의 기판이 복수개의 기판으로 분할되어 구성되어 있고,
    복수개의 상기 기판 사이가 각각 기판간 접속 수단으로 서로 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  20. 표면 및 이면에, 버스 라인을 공유하는 복수개의 메모리 디바이스를 갖는 메모리 모듈의 기판을 적어도 2 개의 기판으로 분할하여 구성하고, 상기 기판간이 기판간 접속 수단으로 서로 접속되어 있고,
    상기 2 개의 기판 중 제 1 기판은 마더 보드에 커넥터를 통해 접속되고, 상기 제 1 기판에서, 상기 버스 라인은 비아홀을 통해 제 1 스트립 라인의 일단에 접속되고, 상기 제 1 기판 표면에 탑재된 메모리 디바이스의 단자는 비아홀을 통해 상기 제 1 스트립 라인에 접속되고, 상기 제 1 스트립 라인의 타단은 비아홀, 및 상기 기판간 접속 수단을 통해 제 2 기판에 접속되고,
    상기 제 2 기판에서, 상기 버스 라인은 비아홀을 통해 제 2 스트립 라인의 일단에 접속되고, 상기 제 2 기판 표면에 탑재된 메모리 디바이스의 단자는 비아홀을 통해 상기 제 2 스트립 라인에 접속되고,
    상기 제 2 스트립 라인의 타단은 되꺾임용 비아홀을 통해 제 3 스트립 라인의 일단에 접속되고, 상기 제 2 기판 이면에 탑재된 메모리 디바이스의 단자는 비아홀을 통해 상기 제 3 스트립 라인에 접속되고,
    상기 제 3 스트립 라인의 타단은 비아홀, 및 상기 기판간 접속 수단을 통해 상기 제 1 기판에 접속되고,
    상기 제 1 기판에서, 상기 버스 라인은 비아홀을 통해 제 4 스트립 라인의 일단에 접속되고, 상기 제 1 기판 이면에 탑재된 메모리 디바이스의 단자는 비아홀을 통해 상기 제 4 스트립 라인에 접속되고, 상기 제 4 스트립 라인의 타단은 비아홀을 통해 기판 위의 종단 회로에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  21. 제 1 항에 있어서,
    상기 메모리 디바이스, 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가, 상기 버스 라인의 적어도 하나의 쌍방향 신호에 대해 쌍방향성 입출력 단자를 갖는 대신에, 입력 단자와 출력 단자를 갖고,
    상기 버스 라인에는 쌍방향 신호 배선 대신에, 상기 입력 단자와 상기 출력 단자에 각각 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 형성되어 있는 것을 특징으로 하는 메모리 모듈.
  22. 기판과, 상기 기판 표면 및 이면에, 버스 라인을 공유하는 복수개의 메모리 디바이스를 갖는 메모리 모듈에서, 상기 메모리 디바이스, 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 상기 버스 라인의 적어도 하나의 쌍방향 신호에 대해 쌍방향성 입출력 단자를 갖는 대신에 입력 단자와 출력 단자를 갖고,
    상기 버스 라인에는 쌍방향 신호 배선 대신에, 상기 입력 단자와 상기 출력 단자에 각각 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 형성되어 있고,
    상기 기판에서, 일방향성 제 1 신호 배선은 비아홀을 통해 제 1 스트립 라인의 일단에 접속되고, 상기 기판 표면 및/또는 이면에 탑재된 메모리 디바이스의 입력 단자는 비아홀을 통해 상기 제 1 스트립 라인에 접속되고,
    일방향성 제 2 신호 배선은 비아홀을 통해 제 2 스트립 라인의 일단에 접속되고, 상기 기판 표면 및/또는 이면에 탑재된 메모리 디바이스의 출력 단자는 비아홀을 통해 상기 제 2 스트립 라인에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  23. 적어도 하나의 메모리 모듈과 마더 보드를 갖고,
    상기 메모리 모듈은,
    기판;
    상기 기판 표면 및/또는 이면에 복수개의 메모리 디바이스;
    상기 기판 위에 형성된 종단 회로; 및
    적어도 일부가 상기 기판내의 전원층과 접지층 사이에 매설되는 스트립 라인을 이용하여 배선되어 있고, 말단이 상기 기판 위에 형성된 종단 회로로 종단되어 이루어지는 버스 라인을 갖고,
    상기 메모리 모듈에 대해 커맨드/어드레스 신호 및 데이터 신호를 주고 받는 메모리 콘트롤러를 갖는 상기 마더 보드 위에 커넥터를 통해 상기 메모리 모듈이 장착되어 있고,
    상기 메모리 모듈은 1 개의 데이터 신호에 대해 복수개의 상기 메모리 디바이스의 데이터 단자 사이를 상기 스트립 라인을 이용하여 스터브리스에 접속하고, 상기 버스 라인의 실효적 특성 임피던스가 상기 마더 보드의 배선의 특성 임피던스와 정합되어 이루어지는 것을 특징으로 하는 메모리 시스템.
  24. 제 23 항에 있어서,
    복수개의 모듈 단자가 형성되어 있는 상기 기판의 일측으로부터, 상기 기판의 상기 일측과 반대인 타측에 연재되는 버스 라인이 상기 기판의 일측에서 타측으로 스트립 라인으로 연재되고, 스트립 라인의 상기 타측의 단부가 비아홀을 통해 되꺾이고, 종단 장치가 종단 단자에 근접하게 배치되어 있는 것을 특징으로 하는 메모리 시스템.
  25. 제 1 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 (Point to Point) 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  26. 제 25 항에 있어서,
    상기 데이터 배선의 상기 메모리 콘트롤러와 슬롯 사이의 적어도 일부를 스트립 라인에서 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  27. 제 25 항에 있어서,
    상기 데이터 배선 사이에 실드를 갖는 것을 특징으로 하는 메모리 시스템.
  28. 제 25 항에 있어서,
    상기 메모리 콘트롤러와 2 개의 슬롯 사이를 T 분기 접속하여 이루어지는 적어도 하나의 신호 배선을 포함하는 것을 특징으로 하는 메모리 시스템.
  29. 제 28 항에 있어서,
    상기 신호 배선이 커맨드/어드레스 신호인 것을 특징으로 하는 메모리 시스템.
  30. 제 25 항에 있어서,
    상기 데이터 배선이 상기 메모리 콘트롤러측과, 상기 메모리 모듈측의 양측에서 종단되어 이루어지는 것을 특징으로 하는 메모리 시스템.
  31. 제 25 항에 있어서,
    하나의 채널을 복수개의 슬롯으로 분할하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  32. 제 25 항에 있어서,
    상기 메모리 모듈이 기판 위에 종단 회로를 내장하는 메모리 디바이스를 구비하고, 상기 기판 표면과 상기 기판 이면에, 상기 기판을 사이에 두고 마주보고배치되는 2 개의 메모리 디바이스가 상기 버스 라인에 공통으로 접속되고, 상기 2 개의 디바이스 중 액세스 또는 드라이브되지 않는 쪽의 메모리 디바이스로 상기 버스 라인을 종단하는 것을 특징으로 하는 메모리 시스템.
  33. 제 25 항에 있어서,
    기준 전압 (Vref) 을 상기 메모리 콘트롤러와, 상기 버스 라인을 종단하고 있는 메모리 디바이스를 이용하여 생성하는 구성으로 되어 있는 것을 특징으로 하는 메모리 시스템.
  34. 제 25 항에 있어서,
    상기 메모리 모듈이 상기 메모리 콘트롤러가 장착된 마더 보드에 상기 커넥터를 통해 접속되고,
    상기 커넥터가 상기 메모리 모듈을 상기 마더 보드 표면에 평행한 방향으로 삽입하는 구성의 버터플라이형 커넥터로 이루어지는 것을 특징으로 하는 메모리 시스템.
  35. 제 25 항에 있어서,
    상기 메모리 모듈이 상기 메모리 콘트롤러가 장착된 마더 보드에 상기 커넥터를 통해 접속되고,
    상기 메모리 모듈 및/또는 상기 커넥터가 냉각 수단을 구비하고 있는 것을특징으로 하는 메모리 시스템.
  36. 제 25 항에 있어서,
    상기 메모리 콘트롤러가 기준 전압을 생성하는 논리 임계값 전압 출력 회로를 구비하고,
    상기 논리 임계값 전압 출력 회로에서 출력되는 상기 기준 전압은 기준 전압 배선에 의해 상기 메모리 모듈에 접속되고,
    상기 메모리 모듈에서, 상기 버스 라인 말단의 종단 회로를 내장하는 메모리 디바이스의 온칩 터미네이터가 상기 기준 전압 배선에 접속되어 있고,
    상기 버스 라인에 접속되어 있는 메모리 디바이스의 기준 전압 단자는 상기 기준 전압 배선에 접속되어 있고,
    상기 논리 임계값 전압 출력 회로는 출력 회로의 푸시풀형 드라이버 회로와 동일한 구성의 푸시풀형 드라이버 회로를 갖고, 상기 푸시풀형 드라이버 회로의 입력 단자와 출력 단자를 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  37. 제 25 항에 있어서,
    상기 메모리 콘트롤러가 기준 전압을 생성하는 논리 임계값 전압 출력 회로를 구비하고,
    상기 논리 임계값 전압 출력 회로에서 출력되는 상기 기준 전압은 기준 전압 배선에 의해 상기 메모리 모듈에 접속되고,
    상기 메모리 모듈에서, 상기 버스 라인 말단의 종단 회로를 내장하는 메모리 디바이스의 온칩 터미네이터가 상기 기준 전압 배선에 접속되어 있고,
    상기 버스 라인에 접속되어 있는 메모리 디바이스의 기준 전압 단자는 상기 기준 전압 배선에 접속되어 있고,
    상기 메모리 콘트롤러가 오픈 드레인형 드라이버를 구비한 출력 회로를 갖고,
    상기 오픈 드레인형 드라이버의 게이트 단자는 내부 신호를 수취하여 레벨 변환을 실시하는 레벨 변환 회로의 출력 단자에 접속되고,
    상기 논리 임계값 전압 출력 회로는 상기 출력 회로와 동일한 구성이 되고, 입력 단자와 출력 단자를 접속한 상기 레벨 변환 회로를 구비하고,
    상기 레벨 변환 회로의 출력이 상기 기준 전압 출력용 오픈 드레인형 드라이버의 게이트 단자에 접속되어 있는 것을 특징으로 하는 메모리 시스템.
  38. 제 25 항에 있어서,
    마더 보드 위에 상기 버스 라인에 접속되어 신호 변환을 행하는 레지스터를 구비하고 있는 것을 특징으로 하는 메모리 시스템.
  39. 제 25 항에 있어서,
    상기 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 상기 버스 라인의 적어도 하나의 쌍방향 신호에 대해 쌍방향성 입출력 단자를 갖는 대신에, 입력 단자와 출력 단자를 갖고,
    상기 버스 라인에는 상기 메모리 디바이스 및/또는 상기 레지스터의 상기 입력 단자와 상기 출력 단자에 각각 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 형성되고,
    마더 보드 위의 상기 메모리 콘트롤러가 상기 메모리 디바이스 및/또는 상기 레지스터의 입력 단자와 출력 단자의 신호에 대응하여 출력 단자와 입력 단자를 갖고,
    상기 메모리 콘트롤러의 상기 출력 단자와 상기 입력 단자와, 상기 메모리 디바이스 및/또는 상기 레지스터의 상기 입력 단자와 상기 출력 단자가 각각 일방향성 배선으로 포인트 투 포인트 접속되어 있는 것을 특징으로 하는 메모리 시스템.
  40. 제 25 항에 있어서,
    상기 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 상기 버스 라인의 적어도 하나의 쌍방향 신호에 대해 하나의 입출력 단자를 형성하는 구성을 취하지 않고, 입력 단자와 출력 단자를 따로따로 갖고,
    상기 버스 라인에는 상기 메모리 디바이스 및/또는 상기 레지스터의 상기 입력 단자와 상기 출력 단자에 각각 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 형성되고,
    마더 보드 위의 상기 메모리 콘트롤러가 상기 메모리 디바이스 및/또는 상기 레지스터의 입력 단자와 출력 단자의 신호에 대응하여 출력 단자와 입력 단자를 갖고,
    상기 메모리 콘트롤러와 복수개의 상기 메모리 모듈의 슬롯 사이에서, 일방향성 입력 신호 배선과 출력 신호 배선에 의해 데이지 체인 (daisy chain) 접속되어 있는 것을 특징으로 하는 메모리 시스템.
  41. 제 25 항에 있어서,
    상기 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 상기 버스 라인의 적어도 하나의 쌍방향 신호에 대해 하나의 입출력 단자를 형성하는 구성을 취하지 않고, 입력 단자와 출력 단자를 따로따로 갖고,
    상기 버스 라인에는 상기 메모리 디바이스 및/또는 상기 레지스터의 상기 입력 단자와 상기 출력 단자에 각각 접속되는 일방향성 입력 신호 배선과 출력 신호 배선이 형성되고,
    마더 보드 위의 상기 메모리 콘트롤러가 상기 메모리 디바이스 및/또는 상기 레지스터의 입력 단자와 출력 단자의 신호에 대응하여 출력 단자와 입력 단자를 갖고,
    상기 메모리 콘트롤러의 상기 출력 단자 또는 상기 입력 단자와, 시단(始端)의 슬롯의 상기 메모리 모듈에 탑재된 메모리 디바이스 및/또는 상기 레지스터의상기 입력 단자 또는 상기 출력 단자가 각각 일방향성 배선으로 접속되고,
    상기 메모리 모듈 사이에서는 하나의 슬롯의 상기 메모리 디바이스 및/또는 상기 레지스터의 출력 단자 및 입력 단자가 커넥터와 일방향성 배선으로, 옆의 슬롯의 상기 메모리 디바이스 및/또는 상기 레지스터의 입력 단자 및 출력 단자에 각각 접속되고,
    말단의 슬롯의 상기 메모리 디바이스 및/또는 상기 레지스터의 출력 단자 또는 입력 단자는 상기 마더 보드의 일방향성 배선을 통해 상기 메모리 콘트롤러의 상기 입력 단자 또는 상기 출력 단자에 접속되는 것을 특징으로 하는 메모리 시스템.
  42. 제 25 항에 있어서,
    상기 메모리 디바이스 및/또는 상기 메모리 모듈에 탑재되어 상기 버스 라인에 접속되는 레지스터가 커넥터를 통해 접속되는 마더 보드 위의 상기 메모리 콘트롤러와의 사이에서, 상기 버스 라인의 적어도 하나의 신호의 전송을 차동으로 실시하는 것을 특징으로 하는 메모리 시스템.
  43. 제 42 항에 있어서, 상기 버스 라인에서, 상기 신호를 차동으로 전송하는 복수개의 배선쌍 중 적어도 한 세트의 배선쌍이 상기 메모리 콘트롤러에서 상기 커넥터까지는 서로 상보의 제 1, 제 2 배선 순으로 배치되어 있고,
    상기 커넥터로부터 상기 메모리 모듈내에서는 상기 배선쌍의 제 1, 제 2 배선의 배치가 교환되어 상기 제 2, 제 1 배선 순으로 배치되어 있는 것을 특징으로 하는 메모리 시스템.
  44. 제 42 항에 있어서,
    복수개의 세트의 배선쌍에 대해 상기 메모리 콘트롤러와 상기 커넥터 사이와, 상기 커넥터로부터 상기 메모리 모듈내에서 상보 신호쌍의 상호 배치가 교환되어 있는 제 1 배선쌍과,
    상기 메모리 콘트롤러와 상기 커넥터 사이와, 상기 커넥터로부터 상기 메모리 모듈내에서 상보 신호쌍의 상호 배치가 교환되어 있지 않은 제 2 배선쌍이 번갈아 배치되어 있는 것을 특징으로 하는 메모리 시스템.
  45. 제 5 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  46. 제 9 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  47. 제 12 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  48. 제 13 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  49. 제 20 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
  50. 제 22 항에 기재된 상기 메모리 모듈을 갖고,
    상기 메모리 모듈의 상기 버스 라인이 데이터 신호의 버스 라인을 포함하고,
    상기 메모리 모듈의 상기 메모리 디바이스에 커맨드/어드레스 신호를 부여하여 상기 메모리 디바이스와의 사이에서 데이터 신호의 전송을 실시하는 메모리 콘트롤러를 구비하고,
    상기 메모리 콘트롤러와 슬롯 사이의 데이터 배선을 포인트 투 포인트 접속하여 이루어지는 것을 특징으로 하는 메모리 시스템.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100844969B1 (ko) * 2005-12-15 2008-07-09 키몬다 아게 전자 디바이스 및 그 제조 방법
US8050043B2 (en) 2005-11-18 2011-11-01 Samsung Electronics Co., Ltd. Printed circuit board facilitating expansion of number of memory modules and memory system including the same
KR101257912B1 (ko) * 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
KR102347253B1 (ko) 2021-07-21 2022-01-04 (주) 제이엠반도체 복수의 종단 전압과 이종 종단 저항을 구비한 반도체 메모리 모듈

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004039806B4 (de) * 2003-08-13 2009-05-07 Samsung Electronics Co., Ltd., Suwon Speichermodul
JP4723178B2 (ja) * 2003-10-28 2011-07-13 エルピーダメモリ株式会社 メモリシステム及びメモリモジュール
JP4610235B2 (ja) * 2004-06-07 2011-01-12 ルネサスエレクトロニクス株式会社 階層型モジュール
US20050289284A1 (en) * 2004-06-24 2005-12-29 Ge Chang High speed memory modules
US7151683B2 (en) * 2004-06-30 2006-12-19 Intel Corporation High speed memory modules utilizing on-trace capacitors
US7336098B2 (en) * 2004-06-30 2008-02-26 Intel Corporation High speed memory modules utilizing on-pin capacitors
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
JP4632122B2 (ja) * 2004-12-16 2011-02-16 エルピーダメモリ株式会社 モジュール
US8509321B2 (en) * 2004-12-23 2013-08-13 Rambus Inc. Simultaneous bi-directional link
DE102005032059B3 (de) * 2005-07-08 2007-01-18 Infineon Technologies Ag Halbleiterspeichermodul mit Busarchitektur
JP4618599B2 (ja) * 2005-08-29 2011-01-26 エルピーダメモリ株式会社 半導体モジュール
JP2007109932A (ja) * 2005-10-14 2007-04-26 Toshiba Corp 半導体装置
JP5165233B2 (ja) * 2005-12-09 2013-03-21 三星電子株式会社 メモリシステム
US7990737B2 (en) * 2005-12-23 2011-08-02 Intel Corporation Memory systems with memory chips down and up
KR100761832B1 (ko) * 2006-01-09 2007-09-28 삼성전자주식회사 메모리 모듈의 구성을 변경할 수 있는 메모리 시스템
US7462509B2 (en) * 2006-05-16 2008-12-09 International Business Machines Corporation Dual-sided chip attached modules
DE102006036822A1 (de) * 2006-08-07 2008-02-14 Qimonda Ag Verfahren zum Betrieb eines Speichermoduls und Speichermodul
US7649745B2 (en) * 2006-11-08 2010-01-19 Intel Corporation Circuit board including stubless signal paths and method of making same
JP5020625B2 (ja) * 2006-12-22 2012-09-05 キヤノン株式会社 インタフェース回路
US20080162801A1 (en) * 2006-12-29 2008-07-03 Ripan Das Series termination for a low power memory interface
US8063316B2 (en) * 2007-06-14 2011-11-22 Flextronics Ap Llc Split wave compensation for open stubs
KR101150454B1 (ko) 2007-08-06 2012-06-01 삼성전자주식회사 스타형 분기점을 갖는 메모리 모듈 및 그 형성방법
JP5603535B2 (ja) * 2007-11-29 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 信号伝送回路及びその特性調整方法、メモリモジュール、並びに、回路基板の製造方法
US10236032B2 (en) * 2008-09-18 2019-03-19 Novachips Canada Inc. Mass data storage system with non-volatile memory modules
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
JP2010146259A (ja) * 2008-12-18 2010-07-01 Funai Electric Co Ltd 電子機器装置
KR101526318B1 (ko) * 2009-01-09 2015-06-05 삼성전자주식회사 메인 보드 상에 스터브 저항이 형성된 메모리 보드를 포함하는 메모리 시스템
US8503211B2 (en) * 2009-05-22 2013-08-06 Mosaid Technologies Incorporated Configurable module and memory subsystem
CN101931828B (zh) * 2009-06-12 2013-01-30 华为技术有限公司 背板和通讯设备
JP2011023897A (ja) 2009-07-14 2011-02-03 Toshiba Corp 半導体集積装置
JP2011029535A (ja) 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
US8456928B2 (en) 2010-05-24 2013-06-04 International Business Machines Corporation Dynamic adjustment of reference voltage in a computer memory system
JP5574539B2 (ja) * 2011-02-15 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置及び電子装置
JP5396415B2 (ja) 2011-02-23 2014-01-22 株式会社東芝 半導体装置
JP5324619B2 (ja) * 2011-04-15 2013-10-23 株式会社日立製作所 信号伝送回路
JP6006920B2 (ja) * 2011-07-04 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体モジュール及びモジュール基板
US9224430B2 (en) 2011-07-27 2015-12-29 Micron Technology, Inc. Devices, methods, and systems supporting on unit termination
EP2766928A1 (en) * 2011-10-03 2014-08-20 Invensas Corporation Stub minimization with terminal grids offset from center of package
US9412423B2 (en) 2012-03-15 2016-08-09 Samsung Electronics Co., Ltd. Memory modules including plural memory devices arranged in rows and module resistor units
KR20130139082A (ko) * 2012-06-12 2013-12-20 삼성전자주식회사 반도체 장치
JP2015099890A (ja) * 2013-11-20 2015-05-28 株式会社東芝 半導体装置、及び半導体パッケージ
US9390048B2 (en) * 2013-12-04 2016-07-12 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Controlling characteristic impedance of a trace in a printed circuit board to compensate for external component loading
US9848517B2 (en) * 2014-05-22 2017-12-19 Saint Regis Mohawk Tribe System and method for thermally coupling memory devices to a memory controller in a computer memory board
US9980366B2 (en) 2015-01-12 2018-05-22 Qualcomm Incorporated High speed signal routing topology for better signal quality
KR102433013B1 (ko) * 2015-08-11 2022-08-17 삼성전자주식회사 메모리 모듈 및 이를 갖는 솔리드 스테이트 디스크
US10492299B2 (en) * 2015-11-13 2019-11-26 Intel Corporation Electronic assembly that includes a substrate bridge
KR102449193B1 (ko) * 2015-12-04 2022-09-29 삼성전자주식회사 버퍼를 포함하는 메모리 패키지, 확장 가능한 메모리 모듈 및 멀티-모듈 메모리 시스템
US9812187B2 (en) * 2016-02-22 2017-11-07 Mediatek Inc. Termination topology of memory system and associated memory module and control method
TWI599902B (zh) * 2016-09-30 2017-09-21 華碩電腦股份有限公司 電子組裝件及其製造方法
US10217721B2 (en) * 2017-05-05 2019-02-26 Apple Inc. Dual-sided memory module with channels aligned in opposition
EP3547363B1 (en) * 2018-03-29 2022-12-21 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic assembly and electronic system with impedance matched interconnect structures
JP6621503B2 (ja) * 2018-07-23 2019-12-18 キオクシア株式会社 半導体記憶装置
JP6672522B2 (ja) * 2019-11-18 2020-03-25 キオクシア株式会社 半導体記憶装置
TWI795644B (zh) * 2020-06-02 2023-03-11 大陸商上海兆芯集成電路有限公司 電子總成

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530623A (en) * 1993-11-19 1996-06-25 Ncr Corporation High speed memory packaging scheme
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
JPH11251539A (ja) * 1998-03-06 1999-09-17 Mitsubishi Electric Corp 回路モジュール
US6142830A (en) * 1998-03-06 2000-11-07 Siemens Aktiengesellschaft Signaling improvement using extended transmission lines on high speed DIMMS
JPH11330394A (ja) 1998-05-19 1999-11-30 Hitachi Ltd メモリ装置
JP3820843B2 (ja) * 1999-05-12 2006-09-13 株式会社日立製作所 方向性結合式メモリモジュール
JP3892655B2 (ja) 1999-09-17 2007-03-14 株式会社東芝 半導体集積回路装置
US6172895B1 (en) 1999-12-14 2001-01-09 High Connector Density, Inc. High capacity memory module with built-in-high-speed bus terminations
JP2001244581A (ja) 1999-12-24 2001-09-07 Hitachi Cable Ltd 配線基板及びそれを用いた電子装置
JP4569913B2 (ja) 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリモジュール
JP4569912B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリシステム
JP2001257018A (ja) * 2000-03-13 2001-09-21 Nec Corp 回路モジュール
US6545875B1 (en) * 2000-05-10 2003-04-08 Rambus, Inc. Multiple channel modules and bus systems using same
KR100351053B1 (ko) * 2000-05-19 2002-09-05 삼성전자 주식회사 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈
JP3455498B2 (ja) * 2000-05-31 2003-10-14 株式会社東芝 プリント基板および情報処理装置
KR100335501B1 (ko) * 2000-06-09 2002-05-08 윤종용 향상된 데이터 버스 성능을 갖는 메모리 모듈
JP2002007201A (ja) 2000-06-21 2002-01-11 Nec Corp メモリシステム、メモリインターフェース及びメモリチップ
US6496380B1 (en) * 2000-08-24 2002-12-17 High Connection Density, Inc. High capacity memory module with high electrical design margins
US6449166B1 (en) * 2000-08-24 2002-09-10 High Connection Density, Inc. High capacity memory module with higher density and improved manufacturability
US6356106B1 (en) 2000-09-12 2002-03-12 Micron Technology, Inc. Active termination in a multidrop memory system
JP2002117000A (ja) 2000-10-05 2002-04-19 Hitachi Ltd メモリシステムおよび接続部材
US6934785B2 (en) * 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
US6771515B2 (en) * 2001-07-23 2004-08-03 Intel Corporation Systems having modules with on die terminations
US6724082B2 (en) * 2001-07-23 2004-04-20 Intel Corporation Systems having modules with selectable on die terminations
US6661690B2 (en) * 2002-02-19 2003-12-09 High Connection Density, Inc. High capacity memory module with built-in performance enhancing features
JP3886425B2 (ja) * 2002-07-29 2007-02-28 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
US7277988B2 (en) * 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8050043B2 (en) 2005-11-18 2011-11-01 Samsung Electronics Co., Ltd. Printed circuit board facilitating expansion of number of memory modules and memory system including the same
KR100844969B1 (ko) * 2005-12-15 2008-07-09 키몬다 아게 전자 디바이스 및 그 제조 방법
KR101257912B1 (ko) * 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
KR102347253B1 (ko) 2021-07-21 2022-01-04 (주) 제이엠반도체 복수의 종단 전압과 이종 종단 저항을 구비한 반도체 메모리 모듈

Also Published As

Publication number Publication date
KR100607892B1 (ko) 2006-08-03
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US20070081376A1 (en) 2007-04-12
US20040071040A1 (en) 2004-04-15
US7411806B2 (en) 2008-08-12

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