JP5020625B2

JP5020625B2 - インタフェース回路

Info

Publication number: JP5020625B2
Application number: JP2006346261A
Authority: JP
Inventors: 嘉治池川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2006-12-22
Filing date: 2006-12-22
Publication date: 2012-09-05
Anticipated expiration: 2026-12-22
Also published as: US20080211303A1; US7881143B2; JP2008158775A

Description

本発明は、参照電圧を用いたインタフェース回路に関するものである。

従来、メモリコントローラとメモリ等のＳＳＴＬ（ＳｕｔｂＳｅｒｉｅｓｔｅｒｍｉｎａｌＬｏｇｉｃ）インタフェースの回路構成は図１の様になる。

メモリ１０１はメモリコントローラ１０２により制御され、いずれも参照電圧発生回路１０３に接続されており、メモリ１０１とメモリコントローラ１０２とに対し、同一の電源ＶＤＤＱ及び参照電圧ＶＲＥＦが入力される。

この場合、メモリ１０１に電源を供給しながら、メモリコントローラ１０２だけ電源を落とすことは出来ないので、メモリ１０１をバックアップする時には、メモリコントローラ１０２へ供給される電力が無駄に消費される。

これを解決する方法として、図２のようにメモリ２０１とメモリコントローラ２０２への電源を独立にし、個別に参照電圧発生回路２０３、２０４を設ける構成がある。この場合、メモリ２０１の電源を入れたまま、メモリコントローラ２０２の電源ＶＤＤＱ２と終端電圧ＶＴＴを落とすことで、メモリ２０１のバックアップを行うことが可能となる。

また、メモリとメモリコントローラとで電源を独立にし、メモリとメモリコントローラとを結ぶチャンネル線路が、メモリ電源電圧及びメモリコントローラ電源電圧から独立的な終端電圧に応答するものもある（特許文献１）。
特開２００２−７３０９号公報

しかしながら、上記従来例においては、メモリ２０１とメモリコントローラ２０２とで電源が分離されているので、電源電圧に差が生じ、参照電圧発生回路２０３及び２０４の出力電圧に差が生じてしまう。

ＳＳＴＬのようなインタフェースでは、転送速度を高速化する為に信号の振幅が小さくなっている。一例としてＤＤＲＳＤＲＡＭインタフェースの参照電圧の精度は±２％の精度が要求されるので、電源を分離した場合は電源の電圧差を±２％以内に抑える必要がある。参照電圧の精度を満たせない場合は、信号線のセットアップ・ホールド時間のタイミングマージンが削られることとなり、電源を分離することが出来たとしてもインタフェースの高速化が難しくなる。

また、図３の様にメモリ３０１とメモリコントローラ３０２を共通電源ＶＤＤＱ１で動作させ、メモリコントローラ３０２への電源を電源切断回路３０６で遮断するようにした場合、図２の構成に比べて参照電圧の精度は多少改善される。しかしながら、一般的な電源切断回路３０６はＦＥＴ等で構成され、オン抵抗が発生するので入出力電圧はオン抵抗×消費電流分ドロップし、消費電流が大きい場合は参照電圧の精度が満たせなくなる。このオン抵抗を小さくしようとすれば、複数のＦＥＴを用いる等のコストアップ要因となる問題がある。

別の方法として、出力バッファの出力電流容量を向上させれば、タイミングマージンを改善することは可能となる。しかしながら、出力バッファの電流容量を向上させると、電源回路の安定化の為にコンデンサを強化したり、メモリコントローラ２０２の電源・ＧＮＤピン数を増加させる必要があり、共にコストアップ要因となってしまう。また、タイミングマージンは若干改善することは可能であるが、参照電圧の精度を満たした場合に比べるとタイミングマージンが削られる状況には変わりない。

上記課題を解決するために、本発明によれば、第１の電源が供給された第１のデバイスと、前記第１の電源とは独立な第２の電源が供給された第２のデバイスとのインタフェース回路に、前記第１の電源から第１の参照電圧を作成する第１の参照電圧作成手段と、前記第２の電源から第２の参照電圧を作成する第２の参照電圧作成手段と、前記第１及び第２のデバイスに、前記第１または第２の参照電圧のそれぞれ異なる一方を切替入力する切替手段とを備える。

また、本発明の他の態様によれば、第１または第２の電源が供給される第１のデバイスと、前記第１の電源のみが供給される第２のデバイスとのインタフェース回路に、前記第１のデバイスに供給される電源から第１の参照電圧を作成する第１の参照電圧作成手段と、前記第２のデバイスに供給される電源から第２の参照電圧を作成する第２の参照電圧作成手段と、前記第１のデバイスに前記第２の参照電圧を入力するとともに前記第２のデバイスに前記第１の参照電圧を入力するか、または前記第１のデバイスに前記第１の参照電圧を入力するとともに前記第２のデバイスへは参照電圧を入力しないようにする切替手段とを備える。

本発明によれば、参照電圧の精度を落とさずに複数のデバイスの一部に対する電圧供給を中止することが可能となる。

以下、添付図面を参照しながら、本発明の実施形態を説明する。

（第１の実施の形態）
図４に本発明の１つの実施形態を示す。

メモリ４０１とメモリコントローラ４０２は伝送線路４１１で接続され、伝送線路４１１は終端電圧ＶＴＴに終端抵抗を介して接続される。メモリ４０１の電源はＶＤＤＱ１より供給され、メモリコントローラ４０２の電源はＶＤＤＱ２より供給される。

終端電圧発生回路４０９は、入力された電圧に対して１／２した電圧を出力する回路で、終端電圧はメモリコントローラ４０２と同じ電源ＶＤＤＱ２４０４から作成される。

４０５及び４０６は参照電圧発生回路で、各々入力電圧ＶＤＤＱ１４０３，ＶＤＤＱ２４０４を１／２した電圧ＶＲＥＦ１，ＶＲＥＦ２を出力する。

メモリ４０１に対しては、参照電圧発生回路４０５及び４０６の何れかの出力する参照電圧を、参照電圧切替回路４０７で選択して入力する。出力電圧の切替は切替信号４１２で制御する。メモリコントローラ４０２に対しては、参照電圧発生回路４０５及び４０６の何れかの出力する参照電圧を、参照電圧切替回路４０８で選択して入力する。

通常動作時、ＶＤＤＱ１とＶＤＤＱ２とが共に電源オンしている場合は、メモリ４０１の参照電圧にＶＲＥＦ２が、メモリコントローラ４０２の参照電圧にＶＲＥＦ１が入力されるように参照電圧切替回路４０７、４０８が切り替える。

メモリバックアップ時、ＶＤＤＱ１が電源オンでＶＤＤＱ２が電源オフの場合は、メモリ４０１の参照電圧にＶＲＥＦ１が、メモリコントローラ４０２の参照電圧にＶＲＥＦ２が入力されるように参照電圧切替回路４０７、４０８が切り替える。切替信号４１２としては、具体的にはメモリコントローラ４０２のシステムリセット信号等を用いる。

図５は、参照電圧切替回路４０７、４０８の詳細な構成を示す図である。

出力電圧ＶＲＥＦは、入力電圧ＶＲＥＦ１とＶＲＥＦ２に接続されるスイッチ５０１、５０２を制御することで作成する。スイッチ５０２には切替信号５０３をインバータ５０４を介して入力し、両スイッチが同時にオン・オフしないように制御を行う。スイッチとしては一般的にはＭＯＳＦＥＴ等が利用できる。

（第２の実施の形態）
図６に本発明の第２の実施形態を示す。

メモリ６０１とメモリコントローラ６０２とは伝送線路６１３で接続され、伝送線路６１３は終端電圧ＶＴＴに終端抵抗を介して接続される。メモリ６０１の電源はＶＤＤＱ１より供給され、メモリコントローラ６０２の電源はＶＤＤＱ２より供給される。

メモリ６０１への電源は、基電源ＶＤＤＱとバックアップ電源ＶＤＤ＿Ｂとを切り替えて作成する。基電源ＶＤＤＱは、本装置のＡＣ入力から作成される電源系統で、本装置が電源コンセントに接続されてメインスイッチがオンされている状態では常に供給される類のものである。

バックアップ電源ＶＤＤ＿Ｂは、一次及び２次電池の類のもので、本装置の電源コンセントが挿されていない状態の時にメモリ６０１のバックアップを行う。電源の切替は、電源切替回路６０５が切替信号２（６１５）に応じて行い、基電源ＶＤＤＱがオフの時に電源切替回路６０５がＶＤＤ＿Ｂを、基電源ＶＤＤＱがオンの場合にＶＤＤＱを出力するように制御する。切替信号２（６１５）は、基電源６０４のリセット信号等から作成する。

電源切断回路６０６は、基電源６０４をオン・オフしてＶＤＤＱ２を作成する。回路は公知のＭＯＳＦＥＴ等で構成される。終端電圧発生回路６１１は、入力された電圧に対して１／２した電圧を出力する回路で、終端電圧はメモリコントローラ６０２と同じ電源ＶＤＤＱ２から作成される。

６０７及び６０８は参照電圧発生回路で、各々入力電圧ＶＤＤＱ１，ＶＤＤＱ２を１／２した電圧ＶＲＥＦ１，ＶＲＥＦ２を出力する。

メモリ６０１に入力される参照電圧として、参照電圧発生回路６０７及び６０８の何れかの出力を選択する。出力電圧の切替は、参照電圧切替回路６０９が切替信号１（６１４）に応じて行う。メモリコントローラ６０２に入力される参照電圧は、信号切断回路６１０が切替信号１（６１４）に応じて参照電圧ＶＲＥＦ１をオフ・オンして作成する。

通常動作時、ＶＤＤＱ１とＶＤＤＱ２が共に電源オンしている場合は、メモリ６０１の参照電圧にＶＲＥＦ２が、メモリコントローラ６０２の参照電圧にＶＲＥＦ１が入力されるように切替信号１（６１４）を制御する。

メモリバックアップ時、ＶＤＤＱ１が電源オンでＶＤＤＱ２が電源オフの場合、及びＶＤＤＱが電源オフの場合は、メモリ６０１の参照電圧にＶＲＥＦ１を入力し、メモリコントローラ６０２の参照電圧にＶＲＥＦ２は信号を切断するように切替信号１（６１４）を制御する。

切替信号６１４としては、具体的にはメモリコントローラ６０２のシステムリセット信号等を用いる。

従来のＳＳＴＬの回路構成を示すブロック図である。ＳＳＴＬの他の回路構成を示すブロック図である。ＳＳＴＬの他の回路構成を示すブロック図である。第１の実施形態における回路構成を示すブロック図である。参照電圧切替回路の構成例を示すブロック図である。第２の実施形態における回路構成を示すブロック図である。

符号の説明

１０１、２０１、３０１、４０１、６０１メモリ
１０２、２０２、３０２、４０２、６０２メモリコントローラ
１０３、２０３、２０４、３０３、３０４参照電圧発生回路
４０５、４０６、６０７、６０８参照電圧発生回路
３０６、６０５、６０６電源切替回路
４０７、４０８、６０９参照電圧切替回路
４０９、６１１終端電圧発生回路

Claims

第１の電源が供給された第１のデバイスと、前記第１の電源とは独立な第２の電源が供給された第２のデバイスとのインタフェース回路であって、
前記第１の電源から第１の参照電圧を作成する第１の参照電圧作成手段と、
前記第２の電源から第２の参照電圧を作成する第２の参照電圧作成手段と、
前記第１及び第２のデバイスに、前記第１または第２の参照電圧のそれぞれ異なる一方を切替入力する切替手段と
を備えることを特徴とするインタフェース回路。
前記第１及び第２のデバイスは、メモリと該メモリを制御するメモリコントローラであることを特徴とする請求項１に記載のインタフェース回路。
前記切替手段は、前記第１及び第２の電源がオンである場合に、前記メモリに前記第２の参照電圧を入力し、前記メモリコントローラに前記第１の参照電圧を入力することを特徴とする請求項２に記載のインタフェース回路。
前記切替手段は、前記第１の電源がオンで前記第２の電源がオフである場合に、前記メモリに前記第１の参照電圧を入力し、前記メモリコントローラに前記第２の参照電圧を入力することを特徴とする請求項２に記載のインタフェース回路。
第１または第２の電源が供給される第１のデバイスと、前記第１の電源のみが供給される第２のデバイスとのインタフェース回路であって、
前記第１のデバイスに供給される電源から第１の参照電圧を作成する第１の参照電圧作成手段と、
前記第２のデバイスに供給される電源から第２の参照電圧を作成する第２の参照電圧作成手段と、
前記第１のデバイスに前記第２の参照電圧を入力するとともに前記第２のデバイスに前記第１の参照電圧を入力するか、または前記第１のデバイスに前記第１の参照電圧を入力するとともに前記第２のデバイスへは参照電圧を入力しないようにする切替手段と
を備えることを特徴とするインタフェース回路。
前記第１及び第２のデバイスは、メモリと該メモリを制御するメモリコントローラであることを特徴とする請求項５に記載のインタフェース回路。
前記切替手段は、前記第１及び第２の電源がオンである場合に、前記メモリに前記第２の参照電圧を入力しながら前記メモリコントローラに前記第１の参照電圧を入力することを特徴とする請求項６に記載のインタフェース回路。
前記切替手段は、前記第１の電源がオンで前記第２の電源がオフである場合に、前記メモリに前記第１の参照電圧を入力し、前記メモリコントローラへは参照電圧を入力しないようにすることを特徴とする請求項６に記載のインタフェース回路。