JP2009110568A - 半導体装置及びそのタイミング制御方法 - Google Patents

半導体装置及びそのタイミング制御方法 Download PDF

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Abstract

【課題】 高速動作と低消費電流を両立することができる半導体装置及びそのタイミング制御方法を提供する。
【解決手段】 コマンドデコード部１１は、クロックＣＫの立ち上がりに基づくタイミングで内部コマンド信号を出力する。ドライバ部１４は内部コマンド信号に応じてソーストランジスタ部１５を駆動し、メモリ動作制御部１３の電源制御を行う。フォール要コマンドラッチ部１２は、内部コマンド信号をクロックＣＫの立下りに基づくタイミングでラッチし、メモリ動作制御部１３へ供給する。こうして、メモリ動作制御部への電源供給と内部コマンド信号との間に１／２クロックの時間差を設けることができる。
【選択図】図１

Description

本発明は、半導体装置及びそのタイミング制御方法に関し、特に、ソーストランジスタを介して電源に接続される内部回路を含む半導体装置及びそのタイミング制御方法に関する。
近年の半導体メモリは、動作電圧の低電圧化が進む一方で、動作周波数の高速化が進み、例えばＬＰＤＤＲ２−ＳＤＲＡＭ（以下、単にＬＰＤＤＲ２）においては周辺回路の電源電圧は１．２Ｖ、動作周波数は６６７ＭＨｚとされている。
高速動作を実現するため、周辺回路で使用されるトランジスタは低Ｖｔ（スレショルド）化が進められ、その結果、オフ電流の増加が無視できなくなった。そこで、内部回路と電源との間にソーストランジスタを設け、必要なときのみ内部回路を活性化するようにしている（例えば、特許文献１参照）。
また、必要なときのみ内部回路を活性化するため、コマンド信号に応じて内部回路を活性化することも行われている（例えば、特許文献２参照）。
特開２０００−１９５２５４号公報 特開２００２−７４９５３号公報
従来の半導体装置の一つであるＤＤＲ２−ＳＤＲＡＭ（以下、単にＤＤＲ２）においては、メモリ制御回路と電源との間にソーストランジスタを配置し、メモリ制御回路が待機状態のとき、ソーストランジスタをオフすることでメモリ制御回路のオフ電流を低減する方式が採用されている。
具体的には、図４に示すように、主電源線４１と副電源線４２との間にプルアップ側ソーストランジスタ４３が、主接地線４４と副接地線４５との間にプルダウン側ソーストランジスタ４６が、それぞれ接続されている。そして、メモリ制御回路４７へメモリ動作制御信号を入力する際、それに先立ってソーストランジスタ制御信号を用いてソーストランジスタをオンさせるようにしている。
しかしながら、このＤＤＲ２には、以下に説明するような問題点がある。
図５は、ＤＤＲ２の動作タイミングを示すタイミングチャートである。図示のように、クロックＣＫの立ち上がりタイミングでＲＡＳ信号がローレベルならば、内部コマンド信号としてＡｃｔｉｖｅコマンドが生成され、ＣＡＳ信号がローレベルならば、Ｒｅａｄ／Ｗｒｉｔｅコマンドが生成される。
Ａｃｔｉｖｅコマンドは、ＲＡＳ系制御回路へ供給される。このＡｃｔｉｖｅコマンドがＲＡＳ系制御回路に入力される前にＲＡＳ系制御回路用ソーストランジスタがオンするよう、ソーストランジスタ制御信号がＲＡＳ系制御回路用ソーストランジスタに供給される。また、Ｒｅａｄ／Ｗｒｉｔｅコマンドは、ＣＡＳ系制御回路１及び２へ供給される。Ｒｅａｄ／ＷｒｉｔｅコマンドがＣＡＳ系制御回路１及び２にそれぞれ入力される前にＣＡＳ系制御回路１及び２用ソーストランジスタがそれぞれオンするよう、ソーストランジスタ制御信号がＣＡＳ系制御回路１及び２用ソーストランジスタにそれぞれ供給される。
さて、ＤＤＲ２では、その制御動作が全てクロックの立ち上がりに基づいて規定されているため、ソーストランジスタのスイッチングタイミングとコマンド入力タイミングとの間に十分な差（動作マージンＭ１及びＭ３）を設けることができない。それゆえ、高速動作を行わせるためにクロックサイクルを短縮すると、コマンド信号の入力に対して内部回路の起動が間に合わなくなる。
また、ＣＡＳ系制御回路１では、Ｒｅａｄ／Ｗｒｉｔｅコマンドの入力までに内部回路の起動が間に合わないので、それより前のサイクルのＡｃｔｉｖｅコマンドに基づいてソーストランジスタをオンさせるようにしている。この場合、ソーストランジスタのスイッチングタイミングとコマンド入力タイミングとの間に十分な差（動作マージンＭ２）を確保することができる。しかしながら、この場合、動作マージンＭ２の期間中、内部回路にオフ電流が流れ、消費電流が増加する。
このように、従来の半導体装置には、十分な動作マージンを確保することができず、高速動作に対応することができないという問題点がある。また、従来の半導体装置には、十分な動作マージンを確保しようとすると消費電流が増加するという問題点がある。
そこで、本発明は、高速動作と低消費電流を両立することができる半導体装置及びそのタイミング制御方法を提供することを目的とする。
本発明は、入力信号を受ける内部回路と、該内部回路への電力供給を制御する電源制御手段とを備えた半導体装置において、クロックの立ち上がりに応じて前記入力信号を出力する入力手段と、該入力手段から出力された前記入力信号を分岐させる分岐手段と、該分岐手段により分岐させた一の信号に応じて前記電源制御手段を駆動し、前記内部回路へ電力を供給する駆動手段と、前記クロックの立ち下りに応じて前記分岐手段により分岐させた他の信号をラッチし、前記内部回路へ供給するラッチ手段と、を備えることを特徴とする。
上記半導体装置において、前記内部回路はメモリ制御回路であり、前記入力信号はメモリ制御用の内部コマンド信号であってよい。
また、前記入力手段は、パッド入力信号から前記内部コマンド信号を生成するコマンドデコーダーであってよい。
さらに、前記ラッチ手段は、Ｄラッチ回路、スルーラッチ回路又は前記コマンドデコーダーとは別のコマンドデコーダーであってよい。
さらにまた、前記電源制御手段は、高電位側電源及び低電位側電源にそれぞれ接続されるプルアップ側ソーストランジスタ及びプルダウン側ソーストランジスタであってよい。
また、本発明は、入力信号を受ける内部回路と、該内部回路への電力供給を制御する電源制御手段とを備えた半導体装置のタイミング制御方法において、クロックの立ち上がりに応じて前記入力信号を入力手段より出力させるステップと、該入力手段から出力された前記入力信号を分岐手段により分岐させるステップと、前記分岐手段により分岐させた一の信号に応じて前記電源制御手段を駆動することにより前記内部回路へ電力を供給するステップと、前記クロックの立ち下りに応じて前記分岐手段により分岐させた他の信号をラッチすることにより前記内部回路へ供給するステップとを含むことを特徴とする。
本発明によれば、クロックの立ち上がりに基づいて電源制御手段であるソーストランジスタをオンさせ、その後クロックの立ち下りに基づいて内部回路へ入力信号であるコマンド信号を供給するようにしたことで、十分な動作マージンを確保することができ、更なる高速動作にも対応することができる。
また、十分な動作マージを確保することができるため、電源制御手段を予め前のサイクルでオンさせる必要がなくなり、消費電流を低減することができる。
次に、本発明の実施の形態に係る半導体装置について、図面を参照して詳細に説明する。ここでは、半導体装置として、ＬＰＤＤＲ２−ＳＤＲＡＭ（ＬＰＤＤＲ２）やＤＤＲ２等の半導体メモリ装置を想定している。
図１は、本発明の第１の実施の形態に係る半導体装置のメモリ制御部とソーストランジスタ制御部のブロック図である。
メモリ制御部は、コマンドデコード部（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）１１、フォール用コマンドラッチ部（Ｆａｌｌ Ｃｏｍｍａｎｄ Ｌａｔｃｈ）１２、及びメモリ動作制御部（ＲＡＳ／ＣＡＳ Ｃｏｎｔｒｏｌ）１３を有している。
また、ソーストランジスタ制御部は、ドライバ部（Ｓｏｕｒｃｅ Ｔｒ．Ｄｒｉｖｅｒ）１４と、ソーストランジスタ部（Ｓｏｕｒｃｅ Ｔｒ）１５とを有している。
コマンドデコード部１１は、メモリ動作制御部１３に対する入力手段として動作する。つまり、コマンドデコード部１１は、コマンドピンＣＡ０−９に入力されるメモリ動作制御コマンドをデコードし、内部コマンド信号を第１のクロックＰＣＬＫＭＲＢに同期して出力する。
フォール用コマンドラッチ部（Ｄラッチ）１２は、コマンドデコード部１１からの内部コマンド信号を、第２のクロックＰＣＬＫＭＦＢに同期してラッチし、メモリ動作制御部１３へ供給する。即ち、フォール要コマンドラッチ部１２は、ラッチ手段として働く。
メモリ動作制御部１３は、入力された内部コマンド信号に応じて所定のメモリ制御動作（例えば、アドレス入力）を行う。
ドライバ部１４は、ソーストランジスタ部１５を構成する一対のソーストランジスタに対応する一対のドライバ（プルアップ側及びプルダウン側）を有している。これらドライバは、それぞれコマンドデコード部１１からの内部コマンド信号に応じて対応するソーストランジスタを駆動する。すなわち、これらドライバは駆動手段として動作する。
ソーストランジスタ部１５は、上述のように一対のソーストランジスタからなる。一方の（プルアップ側）ソーストランジスタは、主電源線と副電源線との間に接続され、他方の（プルダウン側）ソーストランジスタは、主接地線と副接地線との間に接続される。ソーストランジスタがドライバにより駆動されると、主電源線には外部電源電圧ＶＰＥＲＩが、副電源線には電源電圧ＶＰＥＲＩＺがそれぞれ与えられる。また、主接地線には外部接地電圧ＶＳＳが、副接地線には接地電圧ＶＳＳＺがそれぞれ与えられる。このように、ソーストランジスタは電源制御手段として働く。これらのソーストランジスタは、それぞれ対応するドライバによって駆動されるので、互いに異なる特性を有するものであってもよい。
なお、図１では、簡略化のため、一系統の回路群しか示していないが、この半導体装置は、ＲＡＳ系、第１のＣＡＳ系及び第２のＣＡＳ系の計３系統の回路群を含んでいる。即ち、３つのメモリ動作制御部１３と、これらに各々対応するソーストランジスタ部１５、ドライバ部１４、及びフォール用コマンドラッチ部１２を有している。
次に、図２のタイミングチャートをも参照して、図１の半導体装置の動作について説明する。
まず、外部クロックＣＫの立ち上がりに同期してコマンドピンＣＡ０−９にメモリ動作制御コマンドが入力される。図２では、コマンドピンＣＡ０へのＡｃｔｉｖｅ信号及びＣＡ１へのＲｅａｄ／Ｗｒｉｔｅ信号のみ示す。
コマンドデコード部１１は、外部クロックＣＫの立ち上がりに基づき生成された第１のクロックＰＣＬＫＭＲＢの立ち上がりに同期して、入力されたメモリ動作制御コマンドをデコードし、内部コマンド信号として出力する。
コマンドデコード部１１から出力された内部コマンド信号は、分岐配線（分岐手段）によって三分岐され、ドライバ部１４の各ドライバと、フォール用コマンドラッチ部１２に供給される。なお、前述のように、この半導体回路は、ＲＡＳ系と第１及び第２のＣＡＳ系の計３系統の回路群を有しており、内部コマンド信号がＡｃｔｉｖｅコマンドの場合には、ＲＡＳ系の回路群へ、Ｒｅａｄ／Ｗｒｉｔｅコマンドの場合は、第１及び第２のＣＡＳ系の回路群へ供給される。
ドライバ部１４の各ドライバは、コマンドデコード部１１からの内部コマンド信号を受け取ると、それぞれ対応するソーストランジスタをオンさせる。これにより、コマンドデコード部１１からＡｃｔｉｖｅコマンドが出力された場合には、ＲＡＳ系のソーストランジスタがオンされ、ＲＡＳ系制御回路（１３）に電源が供給される。また、コマンドデコード部１１からＲｅａｄ／Ｗｒｉｔｅコマンドが出力された場合には、第１及び第２のＣＡＳ系のソーストランジスタがオンされ、第１及び第２のＣＡＳ系制御回路（１３）にともに電源が供給される。こうして、本実施の形態では、メモリ動作制御部１３の電源制御がクロックＣＫの立ち上がりに基づいて定められたタイミングで行われる。
一方、フォール用コマンドラッチ部１２には、外部クロックＣＫの立ち下りに基づき生成された第２のクロックＰＣＬＫＭＦＢが入力される。ここで、第１のクロックＰＣＬＫＭＲＢと第２のクロックＰＣＬＫＭＦＢの間の位相差は、外部クロックＣＫの半周期（ｔＣＫ／２，ｔＣＫは外部クロックの周期）に等しい。
フォール用コマンドラッチ部１２は、第２のクロックＰＣＬＫＭＦＢに応じて、コマンドデコード部１１からの内部コマンド信号をラッチし、メモリ動作制御部１３へ出力する。その後、フォール用コマンドラッチ部１２は、第２のクロックＰＣＬＫＭＦＢを遅延回路１６で所定時間遅延させたリセット信号によってリセットされる。こうして、本実施の形態では、メモリ動作制御部１３へのコマンド信号の入力（即ち、アドレス入力等のメモリ制御動作）がクロックＣＫの立ち下りに基づいて定められたタイミングで行われる。
以上のようにして、ソーストランジスタ部１５の各ソーストランジスタがオンされてから、内部コマンド信号がメモリ動作制御部１３に入力されるまでの間に、十分な動作マージンＭ１´、Ｍ２´及びＭ３´（＝ｔＣＫ／２）を設けることができる。これにより、メモリ動作制御部１３が動作を開始する際には、既に電源ＶＰＥＲＩＺ，ＶＳＳＺが安定しており、メモリ動作制御部１３は安定した動作を行うことができる。また、十分な動作マージンを確保できるので、高速化にも対応できる。
また、十分な動作マージンを設けるので、第１のＣＡＳ系制御回路についても、第２のＣＡＳ系制御回路と同様にＲｅａｄ／Ｗｒｉｔｅコマンドに応じてソーストランジスタをオンさせるようにできる。これによって、Ａｃｔｉｖｅ−Ｒｅａｄ／Ｗｒｉｔｅ間の消費電流を低減することができる。
次に、本発明の第２の実施の形態に係る半導体装置について図３を参照して詳細に説明する。
図３は、本発明の第２の実施の形態に係る半導体装置のメモリ制御部とソーストランジスタ制御部のブロック図である。ここで、図１と同一のものには同一の参照符号を付してある。
本実施の形態においては、ドライバ部１４に代えて単一のソーストランジスタドライバ２１を有している。単一のソーストランジスタドライバ２１で一対のソーストランジスタ部１５のソーストランジスタのオン・オフを制御するようにしたことで、構成を簡略化することができる。
また、本実施の形態においては、フォール用コマンドラッチ部１２に代えて、ラッチ手段としてロジックで構成されたフォール用コマンドデコーダー２２を有している。あるいは、ラッチ手段としてスルーラッチを用いてよい。
本実施の形態においても、第１の実施の形態と同様に、ソーストランジスタをオンさせてからメモリ動作制御部１３に内部コマンド信号が入力される間での間に十分な動作マージンを設けることができ、また、消費電流を低減することができる。
以上のように、本発明の半導体装置は、内部回路への電力供給をクロックの立ち上がりに応じて行い、クロックの立ち下りに応じて内部回路へ入力信号を供給するようにしたことで、動作の安定化及び低消費電流化を実現することができ、高速動作と低消費電流を両立することができる。
本発明の第１の実施の形態に係る半導体装置の要部ブロック図である。 図１の半導体装置の動作を説明するためのタイミングチャートである。 本発明の第２の実施の形態に係る半導体装置の要部ブロック図である。 従来の半導体装置の要部ブロック図である。 図４の半導体装置の動作を説明するためのタイミングチャートである。
符号の説明
１１ コマンドデコード部
１２ フォール用コマンドラッチ部
１３ メモリ動作制御部
１４ ドライバ部
１５ ソーストランジスタ部
２１ ソーストランジスタドライバ
２２ フォール用コマンドデコーダー
４１ 主電源線
４２ 副電源線
４３ プルアップ側ソーストランジスタ
４４ 主接地線
４５ 副接地線
４６ プルダウン側ソーストランジスタ
４７ メモリ制御回路

Claims (8)

  1. 入力信号を受ける内部回路と、該内部回路への電力供給を制御する電源制御手段とを備えた半導体装置において、
    クロックの立ち上がりに応じて前記入力信号を出力する入力手段と、
    該入力手段から出力された前記入力信号を分岐させる分岐手段と、
    該分岐手段により分岐させた一の信号に応じて前記電源制御手段を駆動し、前記内部回路へ電力を供給する駆動手段と、
    前記クロックの立ち下りに応じて前記分岐手段により分岐させた他の信号をラッチし、前記内部回路へ供給するラッチ手段と、
    を備えることを特徴とする半導体装置。
  2. 請求項１に記載された半導体装置において、
    前記内部回路がメモリ制御回路であり、前記入力信号がメモリ制御用の内部コマンド信号であることを特徴とする半導体装置。
  3. 請求項２に記載された半導体装置において、
    前記入力手段が、パッド入力信号から前記内部コマンド信号を生成するコマンドデコーダーであることを特徴とする半導体装置。
  4. 請求項３に記載された半導体装置において、
    前記ラッチ手段がＤラッチ回路、スルーラッチ回路又は前記コマンドデコーダーとは別のコマンドデコーダーであることを特徴とする半導体装置。
  5. 請求項１乃至４に記載された半導体装置において、
    前記電源制御手段が高電位側電源及び低電位側電源にそれぞれ接続されるプルアップ側ソーストランジスタ及びプルダウン側ソーストランジスタであることを特徴とする半導体装置。
  6. 請求項５に記載された半導体装置において、
    前記駆動手段がプルアップ側ソーストランジスタ及びプルダウン側ソーストランジスタにそれぞれ対応する一対のドライバーであることを特徴とする半導体装置。
  7. 請求項５に記載された半導体装置において、
    前記駆動手段がプルアップ側ソーストランジスタ及びプルダウン側ソーストランジスタに共通に接続された一つのドライバーであることを特徴とする半導体装置。
  8. 入力信号を受ける内部回路と、該内部回路への電力供給を制御する電源制御手段とを備えた半導体装置のタイミング制御方法において、
    クロックの立ち上がりに応じて前記入力信号を入力手段より出力させるステップと、
    該入力手段から出力された前記入力信号を分岐手段により分岐させるステップと、
    前記分岐手段により分岐させた一の信号に応じて前記電源制御手段を駆動することにより前記内部回路へ電力を供給するステップと、
    前記クロックの立ち下りに応じて前記分岐手段により分岐させた他の信号をラッチすることにより前記内部回路へ供給するステップと、
    を含むことを特徴とするタイミング制御方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008427A (ja) * 2011-06-27 2013-01-10 Fujitsu Semiconductor Ltd 半導体メモリ、システムおよび半導体メモリの動作方法
JP2014130674A (ja) * 2014-01-09 2014-07-10 Ps4 Luxco S A R L 半導体装置及びそのタイミング制御方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10254782B2 (en) * 2016-08-30 2019-04-09 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100281600B1 (ko) * 1993-01-07 2001-03-02 가나이 쓰도무 전력저감 기구를 가지는 반도체 집적회로
US5381455A (en) * 1993-04-28 1995-01-10 Texas Instruments Incorporated Interleaved shift register
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
JPH11328955A (ja) * 1998-05-14 1999-11-30 Mitsubishi Electric Corp 半導体回路装置
JP4390305B2 (ja) 1999-01-04 2009-12-24 株式会社ルネサステクノロジ 半導体装置
JP4190140B2 (ja) 2000-09-04 2008-12-03 富士通マイクロエレクトロニクス株式会社 同期式半導体記憶装置、及びその入力情報のラッチ制御方法
CN100380811C (zh) * 2002-12-13 2008-04-09 株式会社半导体能源研究所 半导体器件和使用该半导体器件的显示器件
US6876252B2 (en) * 2003-06-28 2005-04-05 International Business Machines Corporation Non-abrupt switching of sleep transistor of power gate structure
JP3900126B2 (ja) * 2003-08-18 2007-04-04 ソニー株式会社 論理処理回路、半導体デバイス及び論理処理装置
JP4683833B2 (ja) * 2003-10-31 2011-05-18 株式会社半導体エネルギー研究所 機能回路及びその設計方法
US6917232B2 (en) * 2003-12-10 2005-07-12 Hewlett-Packard Development Company, L.P. Method and apparatus for generating a quadrature clock
EP1584938B1 (en) * 2004-04-07 2008-05-21 STMicroelectronics Limited At-speed testing of an integrated circuit
KR100636676B1 (ko) * 2005-02-03 2006-10-23 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
JP4261507B2 (ja) * 2005-03-31 2009-04-30 富士通マイクロエレクトロニクス株式会社 クロックネットワークの消費電力低減回路
US7284169B2 (en) * 2005-12-08 2007-10-16 Micron Technology, Inc. System and method for testing write strobe timing margins in memory devices
US7400175B2 (en) * 2006-05-31 2008-07-15 Fujitsu Limited Recycling charge to reduce energy consumption during mode transition in multithreshold complementary metal-oxide-semiconductor (MTCMOS) circuits
JP5256840B2 (ja) * 2008-04-30 2013-08-07 富士通セミコンダクター株式会社 論理回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008427A (ja) * 2011-06-27 2013-01-10 Fujitsu Semiconductor Ltd 半導体メモリ、システムおよび半導体メモリの動作方法
JP2014130674A (ja) * 2014-01-09 2014-07-10 Ps4 Luxco S A R L 半導体装置及びそのタイミング制御方法

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