JP2013008427A - 半導体メモリ、システムおよび半導体メモリの動作方法 - Google Patents

半導体メモリ、システムおよび半導体メモリの動作方法 Download PDF

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Abstract

【課題】 電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減する。
【解決手段】 第１電圧生成部は、メモリセルに接続される第１信号線を選択する第１選択部に供給する第１電源電圧を生成する。第２電圧生成部は、メモリセルに接続される第２信号線を選択するために、第１選択部が動作を開始した後に動作する第２選択部に供給する第２電源電圧を起動信号の活性化中に生成する。スイッチは、短絡信号の活性化中に、第１電源線と第２電源線とを短絡する。第１制御部は、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する。第２制御部は、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。
【選択図】 図１

Description

本発明は、低消費電力モードを有する半導体メモリおよび半導体メモリが搭載されるシステムに関する。
ＤＲＡＭ等の半導体メモリにおいて、ロウ系の回路ブロックおよびコラム系の回路ブロックが動作しないときに、各々の回路ブロックへの電源電圧の供給を停止することで、動作しない回路ブロックのリーク電流を削減する手法が提案されている（例えば、特許文献１、２参照。）。ＤＲＡＭにおいて、モードレジスタに設定されるＣＡＳ（Column Address Strobe）レイテンシにより動作周波数を認識し、認識した動作周波数に応じて電圧生成部による内部電源電圧の生成能力を変えることで、消費電力を削減する手法が提案されている（例えば、特許文献３参照。）。擬似ＳＲＡＭにおいて、リフレッシュ動作が停止されるディープスタンバイモードからリフレッシュ動作が実行されるスタンバイモードに復帰するときに、内部電源電圧を生成する電圧生成部の動作周波数を高くすることで、内部電圧を迅速に所望の値に設定する手法が提案されている（例えば、特許文献４参照）。
特開２００８−２７５４７号公報 特開２０１０−１３５０４７号公報 特開２００９−１８１６３８号公報 特開２００８−１１７５２５号公報
例えば、複数の電圧生成部が回路ブロックに対応してそれぞれ形成されるとき、各電圧生成部による電源電圧の生成能力は、対応する回路ブロックの最大の消費電力に合わせて設計される。しかしながら、複数の回路ブロックは、最大の消費電力で常に動作しているとは限らない。電圧生成部による電源電圧の生成能力が過剰なとき、半導体メモリの消費電力は増大する。
本発明の目的は、回路ブロック毎に電圧生成部を有する半導体メモリにおいて、電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減することである。
本発明の一形態では、半導体メモリは、マトリックス状に配置されたメモリセルと、メモリセルにアクセスするためのアクセス要求に応答して、第１方向に並ぶメモリセルの列にそれぞれ接続される第１信号線のいずれかを選択する第１選択部と、第１選択部が動作を開始した後に、第１方向に交差する第２方向に並ぶメモリセルの列にそれぞれ接続される第２信号線のいずれかを選択する第２選択部と、第１選択部に供給する第１電源電圧を生成する第１電圧生成部と、起動信号の活性化中に、第２選択部に供給する第２電源電圧を生成する第２電圧生成部と、短絡信号の活性化中に、第１電源電圧が供給される第１電源線と第２電源電圧が供給される第２電源線とを短絡するスイッチと、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する第１制御部と、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する第２制御部とを有している。
第１電源電圧および第２電源電圧が変動することを防止しながら、第１電圧生成部による第１電源電圧の生成能力と第２電圧生成部による第２電源電圧の生成能力とをそれぞれ最小限にでき、半導体メモリの消費電力を削減できる。
一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリの例を示している。 図２に示したロウ制御部の例を示している。 図２に示した電源制御部、基準電圧生成部、ロウ電圧生成部、コラム電圧生成部およびスイッチの例を示している。 図４に示した電力制御回路の例を示している。 図４に示したタイマの例を示している。 図２に示したコラム制御部および入力データ制御部の例を示している。 図２に示した出力データ制御部および出力データバッファの例を示している。 図２に示したコラム制御部の例を示している。 図２に示した半導体メモリの動作の例を示している。 別の実施形態における電源制御部内のタイマの例を示している。 別の実施形態における半導体メモリの例を示している。 図１２に示したロウ制御部の例を示している。 別の実施形態における半導体メモリの例を示している。 図１４に示したロウ制御部の例を示している。 図１４に示した電源制御部内の電力制御回路の例を示している。 図１４に示した半導体メモリの動作の例を示している。 上述した実施形態の半導体メモリが搭載されるシステムの例を示している。
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号または末尾に”Ｘ”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図１は、一実施形態における半導体メモリの例を示している。半導体メモリは、マトリックス状に配置された複数のメモリセル、第１制御部、第２制御部、第１電圧生成部、第２電圧生成部、スイッチ、第１選択部および第２選択部を有している。
第１選択部は、メモリセルにアクセスするためのアクセス要求に応答して、第１方向に並ぶメモリセルの列にそれぞれ接続される第１信号線のいずれかを選択する。第２選択部は、第１選択部が動作を開始した後に、第１方向に交差する第２方向に並ぶメモリセルの列にそれぞれ接続される第２信号線のいずれかを選択する。
第１制御部は、アクセス要求に応答して起動信号を活性化する。第１制御部は、第２制御部から出力される短絡信号の非活性化に応答して起動信号を非活性化する。第２制御部は、起動信号の活性化から所定時間後に短絡信号を活性化する。第２制御部は、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。例えば、第２制御部は、アクセス動作の完了を示す情報に基づいて、短絡信号を非活性化する。
第１電圧生成部は、第１選択部に供給する第１電源電圧を生成する。第２電圧生成部は、起動信号の活性化中に第２選択部に供給する第２電源電圧を生成し、起動信号の非活性化中に第２電源電圧の生成を停止する。すなわち、第２電圧生成部は、アクセス要求に応答して、第２選択部が動作を開始する前に第２電源電圧の生成を開始し、第２選択部が動作しないときに第２電源電圧の生成を停止する。第２電源電圧を第２選択部が動作するときに生成することで、半導体メモリの消費電力を削減できる。
スイッチは、第１電源電圧が供給される第１電源線と第２電源電圧が供給される第２電源線とを、短絡信号の活性化中に短絡する。短絡信号は、起動信号から遅れて生成されるため、スイッチにより、第１電源線と第２電源線とが短絡するときに、第２電源電圧は所定の値まで上昇している。これにより、スイッチがオンするときに、第１電源電圧が第２電源電圧の影響を受けて変動することを防止できる。また、スイッチがオンしている間、第２電源電圧だけではなく、第１電圧生成部により生成される第１電源電圧を利用して、第２選択部を動作できる。これにより、第２電圧生成部による第２電源電圧の生成能力を最小限にでき、第２電圧生成部の回路規模を削減できる。
スイッチは、短絡信号の非活性化中に、第１電源線と第２電源線との接続を解除する。これにより、第２選択回路が動作を停止し、アクセス動作が完了し、第２電圧生成部が停止した後に、第１電源線からフローティング状態の第２電源線に電流が流れることを防止できる。したがって、第１電圧生成部が無駄に動作することを防止でき、半導体メモリの消費電力を削減できる。
以上、この実施形態では、第１電源電圧および第２電源電圧が変動することを防止しながら、第１電圧生成部による第１電源電圧の生成能力と第２電圧生成部による第２電源電圧の生成能力とをそれぞれ最小限にできる。この結果、半導体メモリの消費電力を削減できる。
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。半導体メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。
半導体メモリＭＥＭは、入力バッファ１０、１２、１４、コマンド制御部１６、モードレジスタ１８、リフレッシュタイマ２０、パワーオンリセット回路２２、電源制御部２４、基準電圧生成部２６、ロウ電圧生成部２８、コラム電圧生成部３０、スイッチ３２、ロウ制御部３４、コラム制御部３６、メモリセルアレイ３８、出力データ制御部４０、入力データ制御部４２、出力データバッファ４４および入力データバッファ４６を有している。
太い実線で示す回路ブロックは、半導体メモリＭＥＭの外部から供給される電源電圧ＶＤＤを受けて動作する。太い破線で示す回路ブロックは、内部電源電圧ＶＩＩＲを受けて動作する。太い一点鎖線で示す回路ブロックは、内部電源電圧ＶＩＩＣを受けて動作する。太い破線と太い一点鎖線の両方で示す回路ブロックは、一部の回路で内部電源電圧ＶＩＩＲを受けて動作し、残りの回路で内部電源電圧ＶＩＩＣを受けて動作する。
例えば、コラム制御部３６、出力データ制御部４０および入力データ制御部４２は、内部電源電圧ＶＩＩＲ、ＶＩＩＣを受けて動作する。メモリセルアレイ３８は、電源電圧ＶＤＤおよび内部電源電圧ＶＩＩＲ、ＶＩＩＣを直接受けないため、細い実線で示している。
入力バッファ１０は、ハイレベルのクロックイネーブル信号ＣＫＥを受けているときに、クロック信号ＣＬＫをクロック信号ＣＬＫＺとして出力する。入力バッファ１０は、ロウレベルのクロックイネーブル信号ＣＫＥを受けているときに、クロック信号ＣＬＫＺの出力を停止する。
入力バッファ１２は、アドレス端子ＡＤ、ＢＡを介してアドレス信号ＡＤおよびバンクアドレス信号ＢＡを受け、受けた信号をアドレス信号ＡＩＮＺとして出力する。なお、説明を分かりやすくするために、バンクアドレス信号ＢＡにより選択されるバンクは記載を省略し、メモリセルアレイ３８を示している。
この実施形態の半導体メモリＭＥＭは、ロウアドレス信号およびコラムアドレス信号を、共通のアドレス端子ＡＤを用いて異なるタイミングで受けるアドレスマルチプレクスタイプを採用している。アドレス信号線ＡＩＮＺは、ロウアドレス信号およびコラムアドレス信号を伝達するために使用される。ロウアドレス信号は、ワード線ＷＬを選択するためにロウ制御部３４に出力される。コラムアドレス信号は、ビット線ＢＬ、／ＢＬを選択するためにコラム制御部３６に出力される。
入力バッファ１４は、コマンド信号ＣＭＤを受け、受けた信号をコマンド信号ＣＭＤＺとして出力する。例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。
コマンド制御部１６は、クロック信号ＣＬＫＺに同期してコマンド信号ＣＭＤＺを受け、受けたコマンド信号ＣＭＤＺをデコードする。コマンド制御部１６は、デコード結果に応じて、メモリセルアレイ３８のアクセス動作を実行するために、アクティブ信号ＡＣＴＺ、プリチャージ信号ＰＲＥＺ、書き込み信号ＷＲＺ、読み出し信号ＲＤＺおよびコラム制御信号ＣＡＳＰＺを出力する。また、コマンド制御部１６は、デコード結果に応じて、レジスタ設定信号ＲＳＥＴＺ、オートリフレッシュ信号ＡＲＥＦＺ、セルフリフレッシュ信号ＳＲＥＦＺおよびディープパワーダウン信号ＤＰＤＺ等を出力する。
アクティブ信号ＡＣＴＺは、コマンド端子ＣＭＤでアクティブコマンドを受けたときに、ロウ制御部３４を動作させてワード線ＷＬを活性化するために生成される。アクティブコマンドは、メモリセルＭＣにアクセスし、書き込み動作または読み出し動作を実行するためのアクセス要求の一例である。
プリチャージ信号ＰＲＥＺは、コマンド端子ＣＭＤでプリチャージコマンドを受けたとき、ワード線ＷＬを非活性化するために生成される。プリチャージコマンドは、書き込み動作または読み出し動作を完了し、メモリセルＭＣのアクセスを完了するために半導体メモリＭＥＭに供給される。
書き込み信号ＷＲＺは、アクティブ信号ＡＣＴＺの活性化中に、コマンド端子ＣＭＤで書き込みコマンドを受けたときに、書き込み動作を実行するために生成される。読み出し信号ＲＤＺは、アクティブ信号ＡＣＴＺの活性化中に、コマンド端子ＣＭＤで読み出しコマンドを受けたときに、読み出し動作を実行するために生成される。コラム制御信号ＣＡＳＰＺは、コマンド端子ＣＭＤで書き込みコマンドまたは読み出しコマンドを受けたときに、コラム制御部３６を動作させ、ビット線対ＢＬ、／ＢＬを選択するために生成される。
レジスタ設定信号ＲＥＧＳＥＴＺは、コマンド端子ＣＭＤでレジスタ設定コマンドを受けたときに、モードレジスタ１８を設定するために生成される。オートリフレッシュ信号ＡＲＥＦＺは、コマンド端子ＣＭＤでリフレッシュコマンドを受けたとき、リフレッシュ動作を実行するために生成される。セルフリフレッシュ信号ＳＲＥＦＺは、コマンド端子ＣＭＤでセルフリフレッシュコマンドを受けたときに、半導体メモリＭＥＭの状態をセルフリフレッシュモードに移行するために生成される。セルフリフレッシュモード中、読み出し動作および書き込み動作の実行は禁止され、リフレッシュタイマ２０を用いてリフレッシュ動作が周期的に実行される。
ディープパワーダウン信号ＤＰＤＺは、クロック信号ＣＬＫＺを受けているときに非活性化され、クロック信号ＣＬＫＺを受けていないときに活性化される。換言すれば、クロックイネーブル信号ＣＫＥがロウレベルに設定され、クロック信号ＣＬＫＺが生成されないとき、半導体メモリＭＥＭの状態をディープパワーダウンモードに移行するために、ディープパワーダウン信号ＤＰＤＺがハイレベルに活性化される。ディープパワーダウンモードは、消費電力が最も低い動作モードであり、内部電源電圧ＶＩＩＲ、ＶＩＩＣの生成が停止され、メモリセルＭＣに保持されているデータは失われる。コマンド制御部１６の例は、図７に示す。
モードレジスタ１８は、レジスタ設定信号ＲＳＥＴＺとともに受けるアドレス信号ＡＩＮＺの値に応じて設定される複数のレジスタ領域を有している。モードレジスタ１８は、レイテンシ信号ＣＡＳＬＺおよびバースト信号ＢＳＴＬＺ等を出力する。レイテンシ信号ＣＡＳＬＺの値は、読み出しコマンドが供給されてから最初のデータが出力されるまでのクロックサイクル数であるレイテンシを示す。バースト信号ＢＳＴＬＺの値は、１回の読み出しコマンドに応答して半導体メモリＭＥＭから連続して読み出されるデータ数、または１回の書き込みコマンドに応答して半導体メモリＭＥＭに連続して書き込まれるデータ数を示す。モードレジスタ１８は、コラム制御部３６等の内部回路が動作を開始してからデータ端子ＤＱにデータ信号が出力されるまでのクロックサイクル数を設定するレジスタの一例である。
リフレッシュタイマ２０は、セルフリフレッシュ信号ＳＲＥＦＺが活性化されているときに動作し、所定の周期で発振信号ＯＳＣＺを出力する。発振信号ＯＳＣＺは、セルフリフレッシュ動作を実行するための内部リフレッシュ要求である。
パワーオンリセット回路２２は、電源電圧ＶＤＤが所定値以下のとき、スタータ信号ＳＴＴＺを活性化し、電源電圧ＶＤＤが所定値を超えたとき、スタータ信号ＳＴＴＺを非活性化する。例えば、半導体メモリＭＥＭに電源電圧ＶＤＤの供給が開始され、電源電圧ＶＤＤが上昇するとき、スタータ信号ＳＴＴＺは、一時的にハイレベルに活性化される。
電源制御部２４は、アクティブ信号ＡＣＴＺ、プリチャージ信号ＰＲＥＺおよびレイテンシ信号ＣＡＳＬＺに応じて、起動信号ＣＯＮＸおよび短絡信号ＳＷＯＮＸを出力する。電源制御部２４の例は、図４に示す。
基準電圧生成部２６は、電源電圧ＶＤＤに基づいて基準電圧ＶＲＥＦ１を生成する。ロウ電圧生成部２８は、ディープパワーダウン信号ＤＰＤＺが非活性化中に、電源電圧ＶＤＤに基づいて内部電源電圧ＶＩＩＲを生成し、ディープパワーダウン信号ＤＰＤＺが活性化中に内部電源電圧ＶＩＩＲの生成を停止する。ロウ電圧生成部２８は、ロウ制御部３４に供給する内部電源電圧ＶＩＩＲを生成する第１電圧生成部の一例である。
コラム電圧生成部３０は、起動信号ＣＯＮＸの活性化中に内部電源電圧ＶＩＩＣを生成し、起動信号ＣＯＮＸの非活性化中に内部電源電圧ＶＩＩＣの生成を停止する。コラム電圧生成部３０は、起動信号ＣＯＮＸの活性化中に、コラム制御部３６に供給する内部電源電圧ＶＩＩＣを生成する第２電圧生成部の一例である。
スイッチ３２は、短絡信号ＳＷＯＮＸの活性化中に内部電源電圧線ＶＩＩＲ、ＶＩＩＣを互いに接続し、短絡信号ＳＷＯＮＸの非活性化中に内部電源電圧線ＶＩＩＲ、ＶＩＩＣを分離する。基準電圧生成部２６、ロウ電圧生成部２８、コラム電圧生成部３０およびスイッチ３２の例は、図４に示す。
ロウ制御部３４は、アクティブ信号ＡＣＴＺに応答してアドレス信号線ＡＩＮＺに伝達されるロウアドレス信号を受け、受けたロウアドレス信号に応じて、ワード線信号ＷＬＺ（ＷＬ０Ｚ−ＷＬ４０９５Ｚ）のいずれかを活性化する。ワード線信号ＷＬＺの活性化に応じて、ワード線ＷＬのいずれかが活性化される。また、ロウ制御部３４は、アクティブ信号ＡＣＴＺに応答してセンスアンプ制御信号ＳＡＥＺを活性化する。ロウ制御部３４は、プリチャージ信号ＰＲＥＺに応答して、ワード線信号ＷＬＺおよびセンスアンプ制御信号ＳＡＥＺを非活性化する。ロウ制御部３４は、メモリセルＭＣにアクセスするためのアクセス要求に応答して、図の横方向に並ぶメモリセルＭＣの列にそれぞれ接続されるワード線ＷＬのいずれかを選択する第１選択部の一例である。ロウ制御部３４の例は、図３に示す。
コラム制御部３６は、内部電源電圧ＶＩＩＲ、ＶＩＩＣを受けて動作する。コラム制御部３６は、コラム制御信号ＣＡＳＰＺに応答してアドレス信号線ＡＩＮＺに伝達されるコラムアドレス信号を受け、受けたコラムアドレス信号に応じて、コラム線信号ＣＬＺ（ＣＬ０Ｚ−ＣＬ２５５Ｚ）のいずれかを活性化する。コラム線信号ＣＬＺの活性化に応じて、コラムスイッチがオンされ、所定数のビット線対ＢＬ、／ＢＬが選択される。そして選択されたビット線対ＢＬ、／ＢＬにデータが入力され、あるいは、選択されたビット線対ＢＬ、／ＢＬからデータが読み出される。コラム制御部３６は、ロウ制御部３４が動作を開始した後に、図の縦方向に並ぶメモリセルＭＣの列にそれぞれ接続されるビット線対ＢＬ、／ＢＬのいずれかを選択する第２選択部の一例である。
メモリセルアレイ３８は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された相補のビット線対ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。
出力データ制御部４０は、内部電源電圧ＶＩＩＲ、ＶＩＩＣを受けて動作する。出力データ制御部４０は、読み出し動作時に、コモンデータ線ＣＤＢＺを介してメモリセルアレイ３８から出力されるデータ信号を、出力データ信号ＤＯＵＴＺとして出力データバッファ４４に出力する。また、出力データ制御部４４は、出力データバッファ４４を動作するための出力クロック信号ＣＬＫＯＺを出力データバッファ４４に出力する。出力データ制御部４４の例は、図８に示す。
入力データ制御部４２は、内部電源電圧ＶＩＩＲ、ＶＩＩＣを受けて動作する。入力データ制御部４２は、書き込み動作時に、入力データバッファ４６から受ける入力データ信号ＤＩＮＺをコモンデータ線ＣＤＢＺに出力する。入力データ制御部４２の例は、図７に示す。
出力データバッファ４４は、読み出し動作時に動作し、出力クロック信号ＣＬＫＯＺに応答して、出力データ信号ＤＯＵＴＺをデータ端子ＤＱに出力する。出力データバッファ４４の例は、図８に示す。入力データバッファ４６は、書き込み動作時に動作し、データ端子ＤＱで受けるデータを入力データ信号ＤＩＮＺとして入力データ制御部４２に出力する。
図３は、図２に示したロウ制御部３４の例を示している。ロウ制御部３４は、ロウアドレスラッチ回路５２、リフレッシュアドレスカウンタ５４、リフレッシュ要求生成回路５６、アドレスセレクタ５８、ロウタイミング制御回路６０およびロウデコーダ６２を有している。
ロウアドレスラッチ回路５２は、アクティブ信号ＡＣＴＺに応答してアドレス信号ＡＩＮＺを受けてラッチし、ロウアドレス信号ＲＡＺ（ＲＡ１１Ｚ−ＲＡ０Ｚ）を出力する。リフレッシュアドレスカウンタ５４は、カウントアップ信号ＣＵＰＺに応答してカウント動作し、リフレッシュアドレス信号ＲＦＡＺ（ＲＦＡ１１Ｚ−ＲＦＡ０Ｚ）を生成する。なお、ロウアドレス信号ＲＡＺおよびリフレッシュアドレス信号ＲＦＡＺは、１２ビットに限定されない。
リフレッシュ要求生成回路５６は、発振信号ＯＳＣＺまたはオートリフレッシュモード信号ＡＲＥＦＺに応答してカウントアップ信号ＣＵＰＺおよびリフレッシュ信号ＲＥＦＰＺを出力し、リフレッシュ信号ＲＥＦＺを活性化する。カウントアップ信号ＣＵＰＺおよびリフレッシュ信号ＲＥＦＰＺはパルス信号である。また、リフレッシュ要求生成回路５６は、リフレッシュ終了信号ＲＥＦＥＺに応答して、リフレッシュ信号ＲＥＦＺを非活性化する。
アドレスセレクタ５８は、リフレッシュ信号ＲＥＦＺの非活性化中にロウアドレス信号ＲＡＺを選択し、リフレッシュ信号ＲＥＦＺの活性化中にリフレッシュアドレス信号ＲＦＡＺを選択し、選択した信号をロウアドレス信号ＢＲＡＺ（ＢＲＡ１１Ｚ−ＢＲＡ０Ｚ）として出力する。ロウタイミング制御回路６０は、アクティブ信号ＡＣＴＺまたはリフレッシュ信号ＲＥＦＰＺに応答して、ワード線制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＥＺを活性化する。ロウタイミング制御回路６０は、プリチャージ信号ＰＲＥＺに応答して、ワード線制御信号ＷＬＯＮＺおよびセンスアンプ制御信号ＳＡＥＺを非活性化する。また、ロウタイミング制御回路６０は、プリチャージ信号ＰＲＥＺに応答して、リフレッシュ終了信号ＲＥＦＥＺを一時的に活性化する。
ロウデコーダ６２は、ロウアドレス信号ＢＲＡＺに応じてワード線信号ＷＬＺ（ＷＬ０Ｚ−ＷＬ４０９５Ｚ）のいずれかを活性化する。なお、ワード線信号ＷＬＺの数は、４０９６個に限定されない。
図４は、図２に示した電源制御部２４、基準電圧生成部２６、ロウ電圧生成部２８、コラム電圧生成部３０およびスイッチ３２の例を示している。電源制御部２４は、電力制御回路ＰＷＣＮＴ、ＮＯＲゲート、タイマＴＭＲおよびＮＡＮＤゲートを有している。
電力制御回路ＰＷＣＮＴは、アクティブ信号ＡＣＴＺ、プリチャージ信号ＰＲＥＺおよびレイテンシ信号ＣＡＳＬＺに応じて、パワーオン信号ＰＯＮＺを出力する。電力制御回路ＰＷＣＮＴの例は、図５に示す。
ＮＯＲゲートは、ハイレベルのパワーオン信号ＰＯＮＺまたはインバータを介してロウレベルの短絡信号ＳＷＯＮＸを受けているときに、ロウレベルの起動信号ＣＯＮＸを出力する。ＮＯＲゲートは、ロウレベルのパワーオン信号ＰＯＮＺおよびインバータを介してハイレベルの短絡信号ＳＷＯＮＸを受けているときに、ハイレベルの起動信号ＣＯＮＸを出力する。電力制御回路ＰＷＣＮＴおよびＮＯＲゲートは、メモリセルＭＣのアクセス要求を受けたときに、起動信号ＣＯＮＸを活性化し、短絡信号ＳＷＯＮＸの非活性化に応答して起動信号ＣＯＮＸを非活性化する第１制御部の一例である。
タイマＴＭＲは、パワーオン信号ＰＯＮＺを遅らせてパワーオン信号ＰＯＮＤＺを生成する。タイマＴＭＲの例は、図６に示す。ＮＡＮＤゲートは、パワーオン信号ＰＯＮＤＺの活性化に応答して短絡信号ＳＷＯＮＸを活性化し、パワーオン信号ＰＯＮＺの非活性化に応答して短絡信号ＳＷＯＮＸを非活性化する。なお、ＮＡＮＤゲートは、パワーオン信号ＰＯＮＤＺを代わりに、アクセス要求を示すアクティブ信号ＡＣＴＺから生成される信号の活性化に応答して短絡信号ＳＷＯＮＸを活性化してもよい。タイマＴＭＲおよびＮＡＮＤゲートは、起動信号ＣＯＮＸの活性化から所定時間後に短絡信号ＳＷＯＮＸを活性化し、アクセス要求に応答するアクセス動作の完了後に、短絡信号ＳＷＯＮＸを非活性化する第２制御部の一例である。
基準電圧生成部２６は、差動アンプＡＭＰと、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されるｐＭＯＳトランジスタＰ１、ｎＭＯＳトランジスタＮ１および抵抗素子Ｒ１、Ｒ２とを有している。差動アンプＡＭＰは、一方の入力（−）で基準電圧ＶＲＥＦ０を受け、他方の入力（＋）で抵抗素子Ｒ１、Ｒ２による分圧電圧ＶＲＥＦ０ＦＢを受けている。差動アンプＡＭＰは、分圧電圧ＶＲＥＦ０ＦＢが基準電圧ＶＲＥＦ０に等しくなるように、ｐＭＯＳトランジスタＰ１のゲートに制御電圧を出力する。
基準電圧ＶＲＥＦ０は、半導体メモリＭＥＭの内部で生成され、半導体メモリＭＥＭの安定動作のために最適化された定電圧である。ｎＭＯＳトランジスタＮ１はダイオード接続されており、閾値電圧のモニタ回路として動作する。ｎＭＯＳトランジスタＮ１は、ソース電圧ＮＶＩＩより閾値電圧だけ高い基準電圧ＶＲＥＦ１をドレインノードに生成する。
ロウ電圧生成部２８は、電源線ＶＤＤと内部電源線ＶＩＩＲとの間に直列に配置されるｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２を有している。ｐＭＯＳトランジスタＰ２のゲートは、ディープパワーダウン信号ＤＰＤＺを受けている。ｐＭＯＳトランジスタＰ２は、ハイレベルのディープパワーダウン信号ＤＰＤＺを受けているときオフし（ディープパワーダウンモード中）、ロウレベルのディープパワーダウン信号ＤＰＤＺを受けているときにオンする。
ｎＭＯＳトランジスタＮ２のゲートは、基準電圧ＶＲＥＦ１を受けている。ｎＭＯＳトランジスタＮ２の閾値電圧は、ｎＭＯＳトランジスタＮ１の閾値電圧と等しくなるように設計されている。このため、内部電源電圧ＶＩＩＲは、基準電圧ＶＲＥＦ１より閾値電圧だけ低い値になる。すなわち、内部電源電圧ＶＩＩＲは、基準電圧生成部２６のソース電圧ＮＶＩＩに等しくなる。
コラム電圧生成部３０は、電源線ＶＤＤと内部電源線ＶＩＩＣとの間に直列に配置されるｐＭＯＳトランジスタＰ３およびｎＭＯＳトランジスタＮ３を有している。ｐＭＯＳトランジスタＰ３のゲートは、起動信号ＣＯＮＸをゲートで受け、起動信号ＣＯＮＸがロウレベルのときにオンし、起動信号ＣＯＮＸがハイレベルのときにオフする。ｎＭＯＳトランジスタＮ３のゲートは、基準電圧ＶＲＥＦ１を受けている。ｎＭＯＳトランジスタＮ３の閾値電圧は、ｎＭＯＳトランジスタＮ１の閾値電圧と等しくなるように設計されている。このため、内部電源電圧ＶＩＩＣは、基準電圧ＶＲＥＦ１より閾値電圧だけ低い値になる。したがって、内部電源電圧ＶＩＩＲ、ＶＩＩＣ、および基準電圧生成部２６のソース電圧ＮＶＩＩは互いに等しくなる。
スイッチ３２は、ソース、ドレインの一方および他方が内部電源電圧ＶＩＩＲ、ＶＩＩＣにそれぞれ接続され、ゲートで短絡信号ＳＷＯＮＸを受けるｐＭＯＳトランジスタＰ４を有している。ｐＭＯＳトランジスタＰ４は、ロウレベルの短絡信号ＳＷＯＮＸを受けているときにオンし、内部電源電圧ＶＩＩＲ、ＶＩＩＣを互いに接続する。ｐＭＯＳトランジスタＰ４は、ハイレベルの短絡信号ＳＷＯＮＸを受けているときに、内部電源電圧ＶＩＩＲ、ＶＩＩＣを分離する。
図５は、図４に示した電力制御回路ＰＷＣＮＴの例を示している。電力制御回路ＰＷＣＮＴは、遅延回路ＤＬＹ１、シフトレジスタＳＦＴＲ１、ＳＦＴＲ２、フリップフロップＦＦ、インバータＩＶ１およびＯＲ回路を有している。遅延回路ＤＬＹ１は、クロック信号ＣＬＫＺを遅延させてクロック信号ＣＬＫＤＺを生成する。シフトレジスタＳＦＴＲ１は、アクティブ信号ＡＣＴＺの立ち上がりエッジを初期化端子ＩＮＩＴで受けたときに、ロード端子ＬＤで受けているレイテンシ信号ＣＡＳＬＺの値と同じ段数に設定される。そして、プリチャージ信号ＰＲＥＺのハイレベルをクロック信号ＣＬＫＤＺに同期してシフト動作し、設定された段数と同じクロックサイクル数の後に出力端子ＯＵＴをハイレベルに設定する。なお、シフトレジスタＳＦＴＲ１は、クロック信号ＣＬＫＺを遅延させたクロック信号ＣＬＫＤＺに同期してシフト動作する。これにより、図１０で説明するように、プリチャージコマンドＰＲＥを受けたクロック信号ＣＬＫの立ち上がりエッジに同期して、シフトレジスタＳＦＴＲ１の動作を開始できる。
シフトレジスタＳＦＴＲ２は、アクティブ信号ＡＣＴＺの立ち上がりエッジを初期化端子ＩＮＩＴで受けたときに、ロード端子ＬＤで受けている値Ｎと同じ段数に設定される。そして、シフトレジスタＳＦＴＲ１からのハイレベルをクロック信号ＣＬＫＤＺに同期してシフト動作し、設定された段数と同じクロックサイクル数の後に出力端子ＯＵＴからハイレベルのパワーオフ信号ＰＯＦＦＺを出力する。例えば、値Ｎは、固定値”４”に設定され、半導体メモリＭＥＭを製造するためのフォトマスクの配線パターン、あるいは、ヒューズ回路等により予めプログラムされている。
フリップフロップＦＦは、セット端子Ｓでパワーオフ信号ＰＯＦＦＺのハイレベルを受けたときに出力端子Ｑからパワーオン信号ＰＯＮＸをロウレベルに非活性化する。フリップフロップＦＦは、ＯＲ回路を介してアクティブ信号ＡＣＴＺのハイレベルまたはスタータ信号ＳＴＴＺのハイレベルをリセット端子Ｒで受けたときに、パワーオン信号ＰＯＮＸをロウレベルに活性化する。インバータＩＶ１は、パワーオン信号ＰＯＮＸの論理を反転し、パワーオン信号ＰＯＮＺとして出力する。
図６は、図４に示したタイマＴＭＲの例を示している。タイマＴＭＲは、定電流生成回路ＩＧＥＮおよび遅延回路ＤＬＹＴを有している。定電流生成回路ＩＧＥＮは、ヒューズ回路ＦＳ、セレクタＳＥＬ、レジスタＲＥＧ、電流源ＣＳおよびダイオード接続されたｎＭＯＳトランジスタＮ４を有している。電流源ＣＳおよびｎＭＯＳトランジスタＮ４は、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されている。定電流生成回路ＩＧＥＮは、電流源ＣＳに流れる電流に応じて定電圧ＶＣＭＮを生成する。
セレクタＳＥＬは、ヒューズ回路ＦＳにプログラムされた値またはトリミング値ＴＲＩＭＺを選択して、レジスタＲＥＧに設定する。電流源ＣＳは、レジスタＲＥＧに設定されている値に応じた電流を発生する。例えば、トリミング値ＴＲＩＭＺは、半導体メモリＭＥＭの製造工程におけるテスト時に、テスト端子を介して供給される。セレクタＳＥＬは、テスト時にトリミング値ＴＲＩＭＺを選択し、テスト時以外にヒューズ回路ＦＳの値を選択する。例えば、半導体メモリＭＥＭのパワーオン時にヒューズ回路ＦＳの値を取り込んだレジスタＲＥＧは、その後、テスト時にトリミング値ＴＲＩＭＺに書き換え可能である。これにより、テスト時に、遅延回路ＤＬＹＴの最適な遅延時間をトリミング値ＴＲＩＭにより求め、求めた値をヒューズ回路ＦＳにプログラムできる。
遅延回路ＤＬＹＴは、直列に接続された２つのＣＭＯＳインバータＩＶ２、ＩＶ３と、容量素子Ｃ１とを有しており、いわゆるＣＲ遅延回路を形成している。容量素子Ｃ１は、ｎＭＯＳトランジスタのソースおよびドレインを互いに接続することで形成されており、ゲートをＣＭＯＳインバータＩＶ２の出力に接続し、ソースおよびドレインを接地線ＶＳＳに接続している。ＣＭＯＳインバータＩＶ３は、パワーオン信号ＰＯＮＤＺを出力する。
ＣＭＯＳインバータＩＶ２のソースは、ｎＭＯＳトランジスタＮ５を介して接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＮ４、Ｎ５は、互いに同じ特性になるように設計されている。ｎＭＯＳトランジスタＮ５と、定電流生成回路ＩＧＥＮのｎＭＯＳトランジスタＮ４とは、ゲート電圧が互いに同じであり、ソース電圧が互いに同じである（カレントミラー接続）。このため、ｎＭＯＳトランジスタＮ１４、Ｎ５を流れる電流Ｉ１は互いに等しい。
ここで、ｎＭＯＳトランジスタＮ５に流れる放電電流をＩ１、容量素子Ｃ１の容量値をＣ１、ＣＭＯＳインバータＩＶ３の論理閾値電圧をＶＤＤ／２とすると、遅延回路ＤＬＹＴの遅延時間Ｔ１は、式（１）で表される。放電電流Ｉ１を定電流生成回路ＩＧＥＮにより最適に設定することで、遅延時間Ｔ１は、半導体メモリＭＥＭの製造条件の変動に拘わらず、ほぼ一定にできる。
Ｔ１＝Ｃ１×（ＶＤＤ／２）／Ｉ１ ‥‥‥（１）
遅延回路ＤＬＹＴは、パワーオン信号ＰＯＮＺの立ち上がりエッジを遅延時間Ｔ１遅らせ、パワーオン信号ＰＯＮＤＺを介して短絡信号ＳＷＯＮＸの立ち下がりエッジを生成する。すなわち、遅延回路ＤＬＹＴは、パワーオン信号ＰＯＮＺの活性化から遅延時間Ｔ１後に短絡信号ＳＷＯＮＸを活性化する。なお、図４に示したように、電源制御部２４のＮＯＲゲートは、パワーオン信号ＰＯＮＺの活性化に応答して起動信号ＣＯＮＸを活性化する。このため、パワーオン信号ＰＯＮＺの活性化タイミングと、短絡信号ＳＷＯＮＸの活性化タイミングの差は、遅延時間Ｔ１に対して無視できる時間である。すなわち、遅延回路ＤＬＹＴは、起動信号ＣＯＮＸの活性化から遅延時間Ｔ１後に短絡信号ＳＷＯＮＸを活性化する。
図７は、図２に示したコマンド制御部１６および入力データ制御部４２の例を示している。コマンド制御部１６は、コマンド信号ＣＭＤＺをそれぞれ受けるコマンドラッチ回路ＣＬＡＴおよびコマンドデコーダＣＭＤＤＥＣを有している。各コマンドラッチ回路ＣＬＡＴは、入力と出力の間に直列に配置されたＣＭＯＳ伝達ゲート、インバータ、ＣＭＯＳ伝達ゲートおよびインバータを有している。各コマンドラッチ回路ＣＬＡＴは、クロック信号ＣＬＫＺのロウレベル期間にコマンド信号ＣＭＤＺを受け、クロック信号ＣＬＫＺの立ち上がりエッジに同期してコマンド信号ＣＭＤＺをラッチし、コマンドデコーダＣＭＤＤＥＣに出力する。
コマンドデコーダＣＭＤＤＥＣは、コマンドラッチ回路ＣＬＡＴから出力されるコマンド信号ＣＭＤをデコードし、アクティブ信号ＡＣＴＺ、プリチャージ信号ＰＲＥＺ、コラム制御信号ＣＡＳＰＺ、レジスタ設定信号ＲＳＥＴＺ、オートリフレッシュ信号ＡＲＥＦＺ、セルフリフレッシュ信号ＳＲＥＦＺ、読み出し信号ＲＤＺおよび書き込み信号ＷＲＺを出力する。また、コマンドデコーダＣＭＤＤＥＣは、クロック信号ＣＬＫＺの発振が停止しているとき、ディープパワーダウン信号ＤＰＤＺを活性化する。
入力データ制御部４２は、書き込みクロックバッファＷＣＬＫＢ、入力データラッチ回路ＩＤＬＴおよび書き込みデータバススイッチＷＤＢＳＷを有している。図７は、１つのデータ端子ＤＱに対応する入力データ制御部４２を示している。書き込みクロックバッファＷＣＬＫＢは、書き込み信号ＷＲＺがハイレベルに活性化されているときに、クロック信号ＣＬＫＺに同期して書き込みクロック信号ＷＣＬＫＺを生成する。例えば、書き込みクロック信号ＷＣＬＫＺは、バースト長に対応する回数だけ活性化される。
入力データラッチ回路ＩＤＬＴは、コマンドラッチ回路ＣＬＡＴと同じ回路である。入力データラッチ回路ＩＤＬＴは、書き込みクロック信号ＷＣＬＫＺのロウレベル期間に入力データ信号ＤＩＮＺを受け、書き込みクロック信号ＷＣＬＫＺの立ち上がりエッジに同期して入力データ信号ＤＩＮＺをラッチし、書き込みデータバススイッチＷＤＢＳＷに出力する。
書き込みデータバススイッチＷＤＢＳＷは、内部電源線ＶＩＩＲと接地線ＶＳＳとの間に接続されたｐＭＯＳトランジスタＰ６、ｎＭＯＳトランジスタＮ６と、ＮＡＮＤゲートおよびＮＯＲゲートとを有している。ｐＭＯＳトランジスタＰ６のゲートは、ＮＡＮＤゲートの出力に接続されている。ｎＭＯＳトランジスタＮ６のゲートは、ＮＯＲゲートの出力に接続されている。ＮＡＮＤゲートおよびＮＯＲゲートは、ハイレベルの書き込み信号ＷＲＺを受けているときに有効になる。
ＮＡＮＤゲートおよびＮＯＲゲートは、入力データラッチ回路ＩＤＬＴを介して供給される入力データ信号ＤＩＮＺの論理を反転し、ｐＭＯＳトランジスタＰ６およびｎＭＯＳトランジスタＮ６にそれぞれ出力する。入力データ信号ＤＩＮＺがハイレベルのとき、ｐＭＯＳトランジスタＰ６はオンし、ｎＭＯＳトランジスタＮ６はオフし、コモンデータ線ＣＤＢＺはハイレベルに設定される。入力データ信号ＤＩＮＺがロウレベルのとき、ｐＭＯＳトランジスタＰ６はオフし、ｎＭＯＳトランジスタＮ６はオンし、コモンデータ線ＣＤＢＺはロウレベルに設定される。書き込みデータバススイッチＷＤＢＳＷは、ロウレベルの書き込み信号ＷＲＺを受けているとき、コモンデータ線ＣＤＢＺをフローティング状態に設定するために、ｐＭＯＳトランジスタＰ６およびｎＭＯＳトランジスタＮ６をオフする。
書き込みクロックバッファＷＣＬＫＢおよび入力データラッチ回路ＩＤＬＴは、図４に示したｐＭＯＳトランジスタＰ３がオンし、内部電源電圧ＶＩＩＣが生成される期間に動作する。書き込みクロックバッファＷＣＬＫＢおよび入力データラッチ回路ＩＤＬＴは、ｐＭＯＳトランジスタＰ３がオフし、内部電源電圧ＶＩＩＣが生成されない期間に動作を停止する。書き込みデータバススイッチＷＤＢＳＷは、ディープパワーダウンモード中を除く期間に生成される内部電源電圧ＶＩＩＲを受けて動作する。ｐＭＯＳトランジスタＰ６およびｎＭＯＳトランジスタＮ６は、ロウレベルの書き込み信号ＷＲＺによりをオフされる。このため、書き込みクロックバッファＷＣＬＫＢおよび入力データラッチ回路ＩＤＬＴの動作が停止されているときに、書き込みデータバススイッチＷＤＢＳＷの誤動作を防止できる。
図８は、図２に示した出力データ制御部４０および出力データバッファ４４の例を示している。図８は、１つのデータ端子ＤＱに対応する出力データ制御部４０および出力データバッファ４４を示している。出力データ制御部４０は、レイテンシ調整回路ＣＡＬＡＤＪ、読み出しクロックバッファＲＣＬＫＢ、出力クロック制御回路ＣＬＫＣＮＴ、読み出しデータバススイッチＲＤＢＳＷおよび出力データラッチ回路ＯＤＬＴを有している。
レイテンシ調整回路ＣＡＬＡＤＪは、読み出し信号ＲＤＺを、レイテンシ信号ＣＡＳＬＺの値に対応するクロックサイクル数だけ遅らせ、読み出し信号ＲＤＤＺとして読み出しクロックバッファＲＣＬＫＢに出力する。読み出しクロックバッファＲＣＬＫＢは、読み出し信号ＲＤＤＺがハイレベルの期間に、クロック信号ＣＬＫＺに同期して読み出しクロック信号ＲＣＬＫＺを出力する。例えば、読み出しクロック信号ＲＣＬＫＺは、バースト長に対応する回数だけ活性化される。出力クロック制御回路ＣＬＫＣＮＴは、読み出し信号ＲＤＺがハイレベルの期間に、クロック信号ＣＬＫＺに同期して出力クロック信号ＣＬＫＯＺを出力する。
読み出しデータバススイッチＲＤＢＳＷは、読み出し信号ＲＤＺがハイレベルの期間に、コモンデータ線ＣＤＢＺに読み出される読み出しデータ信号を出力データラッチ回路ＯＤＬＴに出力する。出力データラッチ回路ＯＤＬＴは、図７に示したコマンドラッチ回路ＣＬＡＴと同じ回路である。出力データラッチ回路ＯＤＬＴは、読み出しクロック信号ＲＣＬＫＺのロウレベル期間に読み出しデータ信号を受け、読み出しクロック信号ＲＣＬＫＺの立ち上がりエッジに同期して読み出しデータ信号をラッチし、出力データ信号ＤＯＵＴＺとして出力データバッファ４４に出力する。
出力データバッファ４４は、レベルシフタＬＳＦＴ１、ＬＳＦＴ２と、電源線ＶＤＤと接地線ＶＳＳとの間に接続されたｐＭＯＳトランジスタＰ７、ｎＭＯＳトランジスタＮ７と、ＮＡＮＤゲートおよびＮＯＲゲートとを有している。レベルシフタＬＳＦＴ１は、出力クロック信号ＣＬＫＯＺのハイレベルを内部電源電圧ＶＩＩＲから電源電圧ＶＤＤに変換する。レベルシフタＬＳＦＴ２は、出力データ信号ＤＯＵＴＺのハイレベルを内部電源電圧ＶＩＩＲから電源電圧ＶＤＤに変換する。
ｐＭＯＳトランジスタＰ７のゲートは、ＮＡＮＤゲートの出力に接続されている。ｎＭＯＳトランジスタＮ７のゲートは、ＮＯＲゲートの出力に接続されている。ＮＡＮＤゲートおよびＮＯＲゲートは、ハイレベルの出力クロック信号ＣＬＫＯＺを受けているときに有効になる。そして、ＮＡＮＤゲートおよびＮＯＲゲートは、レベルシフタＬＳＦＴ１を介して供給される出力データ信号ＤＯＵＴＺの論理を反転し、ｐＭＯＳトランジスタＰ７およびｎＭＯＳトランジスタＮ７にそれぞれ出力する。
出力データ信号ＤＯＵＴＺがハイレベルのとき、ｐＭＯＳトランジスタＰ７はオンし、ｎＭＯＳトランジスタＮ７はオフし、データ端子ＤＱはハイレベルに設定される。出力データ信号ＤＯＵＴＺがロウレベルのとき、ｐＭＯＳトランジスタＰ７はオフし、ｎＭＯＳトランジスタＮ７はオンし、データ端子ＤＱはロウレベルに設定される。出力データバッファ４４は、ロウレベルの出力クロック信号ＣＬＫＯＺを受けているとき、データ端子ＤＱをフローティング状態に設定するために、ｐＭＯＳトランジスタＰ７およびｎＭＯＳトランジスタＮ７をオフする。
レイテンシ調整回路ＣＡＬＡＤＪ、読み出しクロックバッファＲＣＬＫＢ、読み出しデータバススイッチＲＤＢＳＷおよび出力データラッチ回路ＯＤＬＴは、内部電源電圧ＶＩＩＣが生成される期間に動作し、内部電源電圧ＶＩＩＣが生成されない期間に動作を停止する。出力クロック制御回路ＣＬＫＣＮＴは、ディープパワーダウンモード中を除いて生成される内部電源電圧ＶＩＩＲを受けて動作する。出力クロック制御回路ＣＬＫＣＮＴは、内部電源電圧ＶＩＩＣが生成されない期間に、ロウレベルの読み出し信号ＲＤＺを受けて出力クロック信号ＣＬＫＯＺをロウレベルに設定する。出力データバッファ４４のｐＭＯＳトランジスタＰ７およびｎＭＯＳトランジスタＮ７は、ロウレベルの出力クロック信号ＣＬＫＯＺによりをオフされる。このため、レイテンシ調整回路ＣＡＬＡＤＪ、読み出しクロックバッファＲＣＬＫＢ、読み出しデータバススイッチＲＤＢＳＷおよび出力データラッチ回路ＯＤＬＴの動作が停止されているときに、出力データバッファ４４の誤動作を防止できる。
図９は、図２に示したコラム制御部３６の例を示している。コラム制御部３６は、コラムタイミング制御回路ＣＴＣＮＴ、コラムクロックバッファＣＣＬＫＢ、コラムアドレスラッチ回路ＣＡＬＴ、コラムプリデコーダＣＰＤＥＣおよびコラムメインデコーダＣＭＤＥＣを有している。
コラムタイミング制御回路ＣＴＣＮＴは、コラム制御信号ＣＡＳＰＺをコラムパルス信号ＣＬＰＺとして出力する。コラムクロックバッファＣＣＬＫＢは、書き込み信号ＷＲＺまたは読み出し信号ＲＤＺがハイレベルに活性化されているときに、クロック信号ＣＬＫＺに同期してラッチ信号ＣＡＬＴＺを生成する。
コラムアドレスラッチ回路ＣＡＬＴは、図７に示したコマンドラッチ回路ＣＬＡＴと同じ回路である。コラムアドレスラッチ回路ＣＡＬＴは、ラッチ信号ＣＡＬＴＺのロウレベル期間にアドレス信号ＡＩＮＺを受け、ラッチ信号ＣＡＬＴＺの立ち上がりエッジに同期してアドレス信号ＡＩＮＺをラッチし、コラムプリデコーダＣＰＤＥＣに出力する。
コラムプリデコーダＣＰＤＥＣは、コラムアドレスラッチ回路ＣＡＬＴにラッチされたアドレス信号ＡＩＮＺをプリデコードし、プリデコード信号ＣＡＡ＃Ｚ（例えば、ＣＡＡ０Ｚ−ＣＡＡ１５Ｚ）、ＣＡＢ＃Ｚ（例えば、ＣＡＢ０Ｚ−ＣＡＢ１５Ｚ）を生成する。
コラムメインデコーダＣＭＤＥＣは、プリデコード信号ＣＡＡ＃Ｚの１つと、プリデコード信号ＣＡＢ＃Ｚの１つを受ける２５６個のＡＮＤ回路を有している。コラムメインデコーダＣＭＤＥＣは、コラムパルス信号ＣＬＰＺがハイレベルの期間に、ハイレベルのプリデコード信号ＣＡＡ＃Ｚ、ＣＡＢ＃Ｚを受けるＡＮＤ回路の１つからハイレベルのコラム線信号ＣＬＺ（ＣＬ０Ｚ−ＣＬ２５５Ｚのいずれか）を出力する。なお、コラム線信号ＣＬＺの数は、２５６個に限定されない。コラムプリデコーダＣＰＤＥＣおよびコラムメインデコーダＣＭＤＥＣは、ビット線対ＢＬ、／ＢＬを選択するために供給されるアドレス信号ＡＤをデコードするアドレスデコーダの一例である。
コラムクロックバッファＣＣＬＫＢ、コラムアドレスラッチ回路ＣＡＬＴおよびコラムプリデコーダＣＰＤＥＣは、内部電源電圧ＶＩＩＣが生成される期間に動作し、内部電源電圧ＶＩＩＣが生成されない期間に動作を停止する。コラムタイミング制御回路ＣＴＣＮＴおよびコラムメインデコーダＣＭＤＥＣは、ディープパワーダウンモード中を除く期間に生成される内部電源電圧ＶＩＩＲを受けて動作する。コラムタイミング制御回路ＣＴＣＮＴは、内部電源電圧ＶＩＩＣが生成されない期間に、ロウレベルのコラム制御信号ＣＡＳＰＺを受けてコラムパルス信号ＣＬＰＺをロウレベルに設定する。コラムメインデコーダＣＭＤＥＣは、内部電源電圧ＶＩＩＣが生成されない期間に、ロウレベルのコラムパルス信号ＣＬＰＺを受けて、全てのコラム線信号ＣＬＺをロウレベルに設定する。このため、コラムクロックバッファＣＣＬＫＢ、コラムアドレスラッチ回路ＣＡＬＴおよびコラムプリデコーダＣＰＤＥＣの動作が停止されているときに、出力データバッファ４４の誤動作を防止できる。
図１０は、図２に示した半導体メモリＭＥＭの動作の例を示している。この例では、半導体メモリＭＥＭは、アクティブコマンドＡＣＴと、書き込みコマンドＷＲまたは読み出しコマンドＲＤと、プリチャージコマンドＰＲＥとを順に受ける。書き込みコマンドＷＲまたは読み出しコマンドＲＤに応答して、書き込み動作または読み出し動作が実行される。図２に示したモードレジスタ１８は、バースト長ＢＳＴＬ＝４およびレイテンシＣＡＳＬ＝３を記憶しており、バースト長ＢＳＴＬを示すバースト信号ＢＳＴＬＺおよびレイテンシＣＡＳＬを示すレイテンシ信号ＣＡＳＬＺを出力する。
図５に示した電力制御回路ＰＷＣＮＴは、アクティブコマンドＡＣＴに応じて活性化されるアクティブ信号ＡＣＴＺに応じて、パワーオン信号ＰＯＮＺをハイレベルに活性化する（図１０（ａ））。図４に示した電源制御部２４は、パワーオン信号ＰＯＮＺの活性化に応答して、起動信号ＣＯＮＸをロウレベルに活性化する。これにより、コラム電圧生成部３０のｐＭＯＳトランジスタＰ３はオンし、内部電源電圧ＶＩＩＣの生成が開始され、内部電源電圧ＶＩＩＣは上昇する（図１０（ｂ））。
内部電源電圧ＶＩＩＣが第１電圧Ｖ１まで上昇する時間Ｔ１は、半導体メモリＭＥＭの動作仕様の１つである時間ｔＲＣＤ（RAS-to-CAS Delay time）を考慮して決められる。時間ｔＲＣＤは、ロウアドレスストローブ信号／ＲＡＳの活性化からコラムアドレスストローブ信号／ＣＡＳの活性化までの最小時間である。換言すれば、時間ｔＲＣＤは、アクティブコマンドＡＣＴから書き込みコマンドＷＲまたは読み出しコマンドＲＤまでの最小時間である。
例えば、コラム電圧生成部３０は、コマンド制御部１６が書き込みコマンドＷＲまたは読み出しコマンドＲＤを受け付ける前に、内部電源電圧ＶＩＩＣが内部電源電圧ＶＩＩＲと同じ第１電圧Ｖ１に到達するように設計される。時間Ｔ１は、内部電源線ＶＩＩＣの負荷容量およびコラム電圧生成部３０の電圧生成能力で決まる。内部電源線ＶＩＩＣは、コラム制御部３６、出力データ制御部４０、入力データ制御部４２に接続され、負荷容量は、内部電源線ＶＩＩＲに比べて小さい。このため、時間Ｔ１を短くすることは容易である。このように、内部電源電圧ＶＩＩＣが供給される回路の規模は、時間Ｔ１を満足するように決められる。
図６に示したタイマＴＭＲは、パワーオン信号ＰＯＮＺの活性化から所定の遅延時間ｔＤＬＹ後に、パワーオン信号ＰＯＮＤＺをハイレベルに活性化する（図１０（ｃ））。図４に示した電源制御部２４は、パワーオン信号ＰＯＮＤＺの活性化に応答して短絡信号ＳＷＯＮＸをロウレベルに活性化する（図１０（ｄ））。これにより、図４に示したスイッチ３２がオンし、同じ値の内部電源電圧ＶＩＩＲ、ＶＩＩＣが互いに接続される。遅延時間ｔＤＬＹは、内部電源電圧ＶＩＩＣが第１電圧Ｖ１まで上昇した後、時間ｔＲＣＤが経過する前に、スイッチ３２がオンされるように設計されている。
スイッチ３２のオンにより、内部電源電圧ＶＩＩＲ、ＶＩＩＣが互いに接続されている期間、コラム制御部３６、出力データ制御部４０、入力データ制御部４２で消費される電力は、内部電源線ＶＩＩＣだけでなく内部電源線ＶＩＩＲからも供給される。これにより、内部電源電圧ＶＩＩＣの電圧降下が防止され、リーク電流を防止できる。内部電源電圧ＶＩＩＣの値が安定するため、コラム制御部３６、出力データ制御部４０、入力データ制御部４２で生成される信号の生成タイミングがばらつくことを防止できる。
なお、遅延時間ｔＤＬＹが短く、内部電源電圧ＶＩＩＣが第１電圧Ｖ１に到達する前にスイッチ３２がオンするとき、内部電源電圧ＶＩＩＲは、チャージシェアにより低下する（図１０（ｅ））。内部電源電圧ＶＩＩＲの低下は、アクティブコマンドＡＣＴに応答して動作する回路に影響を与えるかもしれない。例えば、図２に示すロウ制御部３４によるワード線信号ＷＬＺやセンスアンプ制御信号ＳＡＥＺの活性化タイミングがずれるおそれがある。このため、スイッチ３２は、ワード線信号ＷＬＺおよびセンスアンプ制御信号ＳＡＥＺが活性化された後にオンすることが望ましい。
一方、遅延時間ｔＤＬＹが長く、コマンド制御部１６が書き込みコマンドＷＲまたは読み出しコマンドＲＤを受け付けた後にスイッチ３２がオンするとき、コラム制御部３６、出力データ制御部４０、入力データ制御部４２への電力の供給能力は不足するかもしれない（図１０（ｆ））。このとき、内部電源電圧ＶＩＩＣは低下する。さらに、スイッチ３２がオンした後に、内部電源電圧ＶＩＩＲは、チャージシェアにより低下する。内部電源電圧ＶＩＩＣの低下は、コラム制御部３６、出力データ制御部４０、入力データ制御部４２の動作に影響を与えるかもしれない。例えば、図７に示す入力データ制御部４２の入力データラッチ回路ＩＤＬＴによる入力データ信号ＤＩＮＺのラッチタイミングがずれるおそれがある。このため、スイッチ３２は、コラム制御部３６、出力データ制御部４０、入力データ制御部４２が動作を開始する前、すなわち、書き込みコマンドＷＲまたは読み出しコマンドＲＤが受け付けられる前にオンすることが望ましい。
半導体メモリＭＥＭは、書き込みコマンドＷＲとともに、バースト長に対応する数の書き込みデータＷＤ１、ＷＤ２、ＷＤ３、ＷＤ４を順に受け、書き込み動作を実行する（図１０（ｇ））。半導体メモリＭＥＭは、読み出しコマンドＲＤを受けたとき、読み出し動作を実行し、レイテンシＣＡＳＬに対応するクロックサイクル数の後に、読み出しデータＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４を順に出力する（図１０（ｈ））。書き込み動作および読み出し動作において、半導体メモリＭＥＭは、時間ｔＲＣＤの経過後に、内部電源電圧ＶＩＩＣが供給されるコラム制御部３６、出力データ制御部４０および入力データ制御部４２の動作を開始する。
例えば、読み出し動作において、プリチャージコマンドＰＲＥは、最終の読み出しデータＲＤ４が出力される１つ前のクロックサイクルに供給される（図１０（ｉ））。図５に示した電力制御回路ＰＷＣＮＴは、プリチャージ信号ＰＲＥＺの活性化に応答して、レイテンシＣＡＳＬ（＝３）と値Ｎ（＝４）の合計のクロックサイクル数の後に、パワーオフ信号ＰＯＦＦＺを活性化する（図１０（ｊ））。
レイテンシＣＡＳＬ分のクロックサイクルの待ちは、最終の読み出しデータ（この例ではＲＤ４）の出力タイミングを考慮して決められる。例えば、最終の読み出しデータのワーストの出力タイミングは、プリチャージコマンドＰＲＥから２クロックサイクル後である。
Ｎ個のクロックサイクルの待ちは、プリチャージコマンドＰＲＥ後に再びアクティブコマンドＡＣＴが供給されることを考慮して決められる。プリチャージコマンドＰＲＥ後のアクティブコマンドＡＣＴは、プリチャージコマンドＰＲＥから、例えば５クロックサイクル以内に供給されることが多い。アクティブコマンドＡＣＴが供給されると、上述したように、内部電源電圧ＶＩＩＣの生成が開始され、スイッチ３２がオンする。
アクティブコマンドＡＣＴが供給される可能性が高い期間に、スイッチ３２をオフしないことで、コラム電圧生成部３０およびスイッチ３２の頻繁な動作を避けることができる。この結果、スイッチ３２の短期間のオフ／オンすることを防止でき、内部電源電圧ＶＩＩＣ、ＶＩＩＲが変動することを防止できる。なお、値Ｎは、半導体メモリＭＥＭの動作仕様の１つである時間ｔＲＰ（RAS Precharge time）に合わせて設定されてもよい。時間ｔＲＰは、プリチャージコマンドＰＲＥから次のアクティブコマンドＡＣＴまでの最小時間である。
電力制御回路ＰＷＣＮＴは、パワーオフ信号ＰＯＦＦＺに応答してパワーオン信号ＰＯＮＺを非活性化する（図１０（ｋ））。図４に示した電源制御部２４は、パワーオン信号ＰＯＮＺの非活性化に応答して短絡信号ＳＷＯＮＸを非活性化する（図１０（ｌ））。すなわち、電力制御回路ＰＷＣＮＴは、アクセス動作の完了後、アクティブコマンドＡＣＴを所定期間受けないときに、短絡信号ＳＷＯＮＸを非活性化する。図４に示したスイッチ３２は、短絡信号ＳＷＯＮＸの非活性化に応答してオフし、内部電源線ＶＩＩＲ、ＶＩＩＣの接続を解除する。
この後、図４に示したコラム電圧生成部３０は、短絡信号ＳＷＯＮＸの非活性化に応答して、起動信号ＣＯＮＸを非活性化する（図１０（ｍ））。起動信号ＣＯＮＸの非活性化により、ｐＭＯＳトランジスタＰ３がオフし、内部電源電圧ＶＩＩＣの生成は停止され、内部電源電圧ＶＩＩＣは徐々に低下する（図１０（ｎ））。内部電源電圧ＶＩＩＣの低下に伴い、内部電源電圧ＶＩＩＣを受けるコラム制御部３６、出力データ制御部４０および入力データ制御部４２の動作は停止する。
コラム制御部３６、出力データ制御部４０および入力データ制御部４２の動作により、内部電源電圧ＶＩＩＣが消費される消費期間は、書き込みコマンドＷＲまたは読み出しコマンドＲＤを受けてから書き込み動作または読み出し動作が完了するまでである。コラム制御部３６、出力データ制御部４０および入力データ制御部４２が動作しない期間に、内部電源電圧ＶＩＩＣの生成を停止することで、半導体メモリＭＥＭの消費電力は削減される。
例えば、起動信号ＣＯＮＸがロウレベルに活性化されている期間は、内部電源電圧ＶＩＩＣが生成される通常モードの期間である。起動信号ＣＯＮＸがハイレベルに非活性化されている期間は、内部電源電圧ＶＩＩＣの生成が停止される低消費電力モードの期間である。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、スイッチ３２は、コラム制御部３６、出力データ制御部４０、入力データ制御部４２が動作を開始する前で、内部電源電圧ＶＩＩＣが第１電圧Ｖ１まで上昇した後にオンする。これにより、内部電源電圧ＶＩＩＲの変動を防止でき、ロウ制御部３４によるワード線信号ＷＬＺやセンスアンプ制御信号ＳＡＥＺの活性化タイミングがずれることを防止できる。また、スイッチ３２のオンにより、内部電源電圧ＶＩＩＲが内部電源線ＶＩＩＣに供給されるため、内部電源電圧ＶＩＩＣを安定させることができる。これにより、入力データ制御部４２の入力データラッチ回路ＩＤＬＴによる入力データ信号ＤＩＮＺのラッチタイミングがずれることを防止できる。すなわち、コラム制御部３６、出力データ制御部４０、入力データ制御部４２の動作に影響を与えることを防止できる。
電源制御部２４の電力制御回路ＰＷＣＮＴは、アクセス動作の完了後、所定期間が経過するまで、スイッチ３２のオン状態を維持する。アクティブコマンドＡＣＴが供給される可能性が高い期間に、スイッチ３２をオフしないことで、コラム電圧生成部３０およびスイッチ３２の頻繁な動作を避けることができる。この結果、スイッチ３２の短期間のオフ／オンすることを防止でき、内部電源電圧ＶＩＩＣ、ＶＩＩＲが変動することを防止できる。
図１１は、別の実施形態における電源制御部２４内のタイマＴＭＲの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。タイマＴＭＲは、図４に示した電源制御部２４のタイマＴＭＲの代わりに形成される。半導体メモリＭＥＭのその他の構成は、図２と同じである。
タイマＴＭＲは、カウンタＣＯＵＮＴ１、変換回路ＣＮＶおよび検出回路ＤＥＴを有している。カウンタＣＯＵＮＴ１は、リセット端子ＲＳＴでロウレベルのパワーオン信号ＰＯＮＺを受けている間、カウンタ値ＣＶ１をゼロに設定する。カウンタＣＯＵＮＴ１は、パワーオン信号ＰＯＮＺがハイレベルの期間、例えば、クロック信号ＣＬＫＺの立ち上がりエッジに同期してカウント動作し、カウンタ値ＣＶ１を１ずつインクリメントする。すなわち、カウンタＣＯＵＮＴ１は、クロックサイクルの数をカウントする。
変換回路ＣＮＶは、レイテンシ信号ＣＡＳＬＺが示す値を所定値ＣＶ２に変換する。例えば、所定値ＣＶ２は、レイテンシ信号ＣＡＳＬＺが示す値（すなわち、レイテンシＣＡＳＬ）から１を引いた値である。検出回路ＤＥＴは、カウンタ値ＣＶ１と所定値ＣＶ２との一致を検出したときに、パワーオン信号ＰＯＮＤＺをハイレベルに活性化する。パワーオン信号ＰＯＮＤＺは、図１０に示したように、書き込みコマンドＷＲまたは読み出しコマンドＲＤが供給されるクロックサイクルより１クロックサイクル前に活性化される。
なお、カウンタＣＯＵＮＴ１をクロック信号ＣＬＫＺの立ち下がりエッジに同期してカウント動作させてもよい。このとき、変換回路ＣＮＶは、所定値ＣＶ２をレイテンシ信号ＣＡＳＬＺが示す値と同じに設定する。このとき、パワーオン信号ＰＯＮＤＺは、図１０に示した書き込みコマンドＷＲまたは読み出しコマンドＲＤが供給されるクロックサイクルより０．５クロックサイクル前に活性化される。このように、図１１に示すタイマＴＭＲにより、半導体メモリＭＥＭを図１０とほぼ同じタイミングで動作できる。上述では、所定値ＣＶ２は、レイテンシＣＡＳＬと同一の値もしくはレイテンシＣＡＳＬより１小さい値と説明したが、より具体的には時間ｔＲＣＤのクロック数に対して制御遅延分を差し引いた値に変換を行うことで、本実施形態に適したタイマＴＭＲの動作を実現できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、図６に示した時定数による遅延回路ＤＬＹＴを用いずに、クロックサイクル数をカウントすることで、パワーオン信号ＰＯＮＺからパワーオン信号ＰＯＮＤＺを生成できる。これにより、半導体メモリＭＥＭに形成される素子の特性のばらつきに拘わりなく、常に一定のタイミングでパワーオン信号ＰＯＮＤＺを生成できる。なお、パワーオン信号ＰＯＮＤＺの活性化タイミングクロック信号ＣＬＫの周波数が高いほど細かく調整できる。
図１２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図２に示したコマンド制御部１６、リフレッシュタイマ２０およびロウ制御部３４の代わりに、コマンド制御部１６Ａ、リフレッシュタイマ２０Ａおよびロウ制御部３４Ａを有している。半導体メモリＭＥＭのその他の構成は、図２と同様である。
コマンド制御部１６Ａは、オートリフレッシュコマンドおよびセルフリフレッシュコマンドをデコードする機能と、オートリフレッシュ信号ＡＲＥＦＺおよびセルフリフレッシュ信号ＳＲＥＦＺを生成する機能を、図２のコマンド制御部１６から削除している。すなわち、半導体メモリＭＥＭは、外部からコマンドを受けることなくリフレッシュ動作を自動的に実行し、かつセルフリフレッシュモードを有していない。
リフレッシュタイマ２０Ａは、セルフリフレッシュ信号ＳＲＥＦＺを受けることなく、所定の周期で発振信号ＯＳＣＺを常に出力する。ロウ制御部３４Ａは、アクティブコマンドＡＣＴと発振信号ＯＳＣＺ（リフレッシュ要求）とが競合するときに、優先順を決める機能を有している。ロウ制御部３４Ａの例は、図１３に示す。
図１３は、図１２に示したロウ制御部３４Ａの例を示している。ロウ制御部３４Ａは、図３に示したロウ制御部３４のリフレッシュ要求生成回路５６およびロウタイミング制御回路６０の代わりに、調停回路６４Ａおよびロウタイミング制御回路６０Ａを有している。ロウ制御部３４Ａのその他の構成は、図３に示したロウ制御部３４と同じである。
調停回路６４Ａは、発振信号ＯＳＣＺをアクティブ信号ＡＣＴＺより早く受けるときに、リフレッシュ信号ＲＥＦＺ、カウントアップ信号ＣＵＰＺおよびアクティブ信号ＡＣＴＰＺを出力し、アクティブ信号ＡＣＴＺの活性化情報を保持する。例えば、アクティブ信号ＡＣＴＰＺはパルス信号である。調停回路６４Ａは、ロウタイミング制御回路６０Ａからのリフレッシュ終了信号ＲＥＦＥＺの活性化に応答して、リフレッシュ信号ＲＥＦＺを非活性化し、保持しているアクティブ信号ＡＣＴＺの活性化情報に基づいてアクティブ信号ＡＣＴＰＺを活性化する。
調停回路６４Ａは、アクティブ信号ＡＣＴＺを発振信号ＯＳＣＺより早く受けるときに、アクティブ信号ＡＣＴＰＺを活性化し、発振信号ＯＳＣＺの活性化情報を保持する。調停回路６４Ａは、プリチャージ信号ＰＲＥＺの活性化を受けたときに、保持している発振信号ＯＳＣＺの活性化情報に基づいてリフレッシュ信号ＲＥＦＺ、カウントアップ信号ＣＵＰＺおよびアクティブ信号ＡＣＴＰＺを出力する。
ロウタイミング制御回路６０Ａは、アクティブ信号ＡＣＴＺおよびリフレッシュ信号ＲＥＦＰＺの代わりにアクティブ信号ＡＣＴＰＺを受けることを除き、図３に示したロウタイミング制御回路６０と同じである。この実施形態の半導体メモリＭＥＭの動作は、図１０と同じである。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リフレッシュ動作を自動的に実行するために、調停回路６４Ａを有する半導体メモリＭＥＭにおいても、内部電源電圧ＶＩＩＲ、ＶＩＩＣが変動することを防止しながら、ロウ電圧生成部２８による内部電源電圧ＶＩＩＲの生成能力とコラム電圧生成部３０による内部電源電圧ＶＩＩＣの生成能力とをそれぞれ最小限にできる。この結果、半導体メモリＭＥＭの消費電力を削減できる。
図１４は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図２に示した入力バッファ１２、コマンド制御部１６、リフレッシュタイマ２０、電源制御部２４、ロウ制御部３４およびコラム制御部３６の代わりに、入力バッファ１２Ｂ、コマンド制御部１６Ｂ、リフレッシュタイマ２０Ａ、電源制御部２４Ｂ、ロウ制御部３４Ｂおよびコラム制御部３６Ｂを有している。リフレッシュタイマ２０Ａは、図１２と同じである。半導体メモリＭＥＭのその他の構成は、図２と同様である。
図１４に示す半導体メモリＭＥＭは、擬似ＳＲＡＭ（Static Random Access Memory）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルＭＣを有し、ＳＲＡＭのインタフェースを有し、メモリセルＭＣのリフレッシュ動作を自動的に実行する。また、半導体メモリＭＥＭは、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを異なるアドレス端子ＡＤを用いて同時に受けるアドレスノンマルチプレクスタイプを採用している。すなわち、入力バッファ１２Ｂは、ロウアドレス信号ＲＡとコラムアドレス信号ＣＡを同時に受ける。
コマンド制御部１６Ｂは、コマンド信号ＣＭＤＺに応じて、書き込みコマンド、読み出しコマンド、レジスタ設定コマンドを認識する。コマンド制御部１６Ｂは、書き込みコマンドを認識したときに、アクティブ信号ＡＣＴＺを活性化した後、書き込み信号ＷＲＺおよびコラム制御信号ＣＡＳＰＺを活性化する。コマンド制御部１６Ｂは、読み出しコマンドを認識したときに、アクティブ信号ＡＣＴＺを活性化した後、読み出し信号ＲＤＺおよびコラム制御信号ＣＡＳＰＺを活性化する。
ディープパワーダウン信号ＤＰＤＺは、クロック信号ＣＬＫＺを受けているときに非活性化され、クロック信号ＣＬＫＺを受けていないときに活性化される。コマンド制御部１６Ｂのその他の構成は、アクティブコマンド、プリチャージコマンド、オートリフレッシュコマンドおよびセルフリフレッシュコマンドを認識せず、プリチャージ信号ＰＲＥＺ、オートリフレッシュ信号ＡＲＥＦＺおよびセルフリフレッシュ信号ＳＲＥＦＺを生成しないことを除き、図２のコマンド制御部１６と同様である。
なお、入力バッファ１４は、図２に示したチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの代わりに、チップセレクト信号／ＣＳ、アドレスバリッド信号／ＡＤＶおよびアウトプットイネーブル信号／ＯＥを、コマンド信号ＣＭＤとして受ける。
電源制御部２４Ｂは、プリチャージ信号ＰＲＥＺの代わりに、発振信号ＯＳＣＺを用いて、起動信号ＣＯＮＸおよび短絡信号ＳＷＯＮＸの非活性化タイミングを決める。電源制御部２４Ｂによる起動信号ＣＯＮＸおよび短絡信号ＳＷＯＮＸの活性化タイミングは、図２に示した電源制御部２４による起動信号ＣＯＮＸおよび短絡信号ＳＷＯＮＸの活性化タイミングと同じである。
ロウ制御部３４Ｂは、図２に示したプリチャージ信号ＰＲＥＺの代わりに、コラム終了信号ＣＬＥＮＤＺを受けてワード線信号ＷＬＺおよびセンスアンプ制御信号ＳＡＥＺを非活性化することを除き、図１３のロウ制御部３４Ａと同じである。コラム制御部３６Ｂは、図２に示したコラム制御部３６に、コラム終了信号ＣＬＥＮＤＺを生成する機能を追加している。コラム終了信号ＣＬＥＮＤＺは、書き込み動作および読み出し動作の終了に応答して活性化されるパルス信号である。
図１５は、図１４に示したロウ制御部３４Ｂの例を示している。ロウ制御部３４Ｂは、上述したように、プリチャージ信号ＰＲＥＺの代わりに、コラム終了信号ＣＬＥＮＤＺを受けることを除き、図１３のロウ制御部３４Ａと同じである。
図１６は、図１４に示した電源制御部２４Ｂ内の電力制御回路ＰＷＣＮＴの例を示している。電源制御部２４Ｂは、電力制御回路ＰＷＣＮＴを除いて、図４に示した電源制御部２４と同じである。なお、電源制御部２４Ｂは、図６に示したタイマＴＭＲまたは図１１に示したタイマＴＭＲを有している。
電力制御回路ＰＷＣＮＴは、カウンタＣＯＵＮＴ２、比較器ＣＭＰ、フリップフロップＦＦおよびインバータＩＶ４を有している。カウンタＣＯＵＮＴ２は、リセット端子ＲＳＴで受ける信号の立ち上がりエッジに同期してカウンタ値Ｖ３をゼロにリセットし、発振信号ＯＳＣＺに同期してカウンタ値Ｖ３を１ずつインクリメントする。リセット端子ＲＳＴは、アクティブ信号ＡＣＴＺとスタータ信号ＳＴＴＺのＯＲ論理を受ける。
比較器ＣＭＰは、カウンタＣＯＵＮＴ２からのカウンタ値Ｖ３が期待値Ｍと一致するときに、パワーオン信号ＰＯＮ０Ｚをハイレベルに活性化する。例えば、期待値Ｍは、固定値”３”に設定され、半導体メモリＭＥＭを製造するためのフォトマスクの配線パターン、あるいは、ヒューズ回路等により予めプログラムされている。フリップフロップＦＦは、セット端子Ｓでパワーオフ信号ＰＯＦＦＺのハイレベルを受けたときに出力端子Ｑからハイレベルのパワーオン信号ＰＯＮＸを出力する。フリップフロップＦＦは、ＯＲ回路を介してアクティブ信号ＡＣＴＺのハイレベルまたはスタータ信号ＳＴＴＺのハイレベルをリセット端子Ｒで受けたときに、ロウレベルのパワーオン信号ＰＯＮＸを出力する。インバータＩＶ４は、パワーオン信号ＰＯＮＸの論理を反転し、パワーオン信号ＰＯＮＺとして出力する。
図１７は、図１４に示した半導体メモリＭＥＭの動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。図１７は、読み出し動作が実行されるときの例を示している。この実施形態の半導体メモリＭＥＭは、擬似ＳＲＡＭであるため、図１０のアクティブコマンドＡＣＴの代わりに、書き込みコマンドＷＲまたは読み出しコマンドＲＤを受ける。図１４に示したモードレジスタ１８は、バースト長ＢＳＴＬ＝４およびレイテンシＣＡＳＬ＝３を記憶しており、バースト長ＢＳＴＬを示すバースト信号ＢＳＴＬＺおよびレイテンシＣＡＳＬを示すレイテンシ信号ＣＡＳＬＺを出力する。
半導体メモリＭＥＭは、読み出しコマンドＲＤに応答してアクティブ信号ＡＣＴＺを活性化する（図１７（ａ））。なお、書き込み動作では、最初の書き込みデータＷＤ１は、レイテンシ制御により、書き込みコマンドＷＲから時間ｔＲＣＤ後に半導体メモリＭＥＭに供給される（図１７（ｂ））。アクティブ信号ＡＣＴＺが活性化されてから、短絡信号ＳＷＯＮＸがロウレベルに活性化されるまでの動作は、図１６に示した電力制御回路ＰＷＣＮＴの動作を除き、図１０と同じである。
電力制御回路ＰＷＣＮＴは、アクティブ信号ＡＣＴＺの活性化に応答してカウンタ値Ｖ３をリセットし、発振信号ＯＳＣＺによるカウント動作を開始する（図１７（ｃ））。なお、発振信号ＯＳＣＺ（リフレッシュ要求）が読み出し動作中に生成されるとき、図１５に示した調停回路６４Ａは、読み出し動作が完了するまで、リフレッシュ信号ＲＥＦＺの活性化を禁止し、リフレッシュ要求を保持する。このため、リフレッシュ動作が読み出し動作中に開始されることはない。
半導体メモリＭＥＭは、図１０と同様に、時間ｔＲＣＤに対応する時間の経過後に、図１４に示したコラム制御部３６Ｂ、出力データ制御部４０および入力データ制御部４２の動作を開始する。読み出し動作では、コラム制御部３６Ｂは、時間ｔＲＣＤに対応するクロックサイクル数の後に、コラムパルス信号ＣＬＰＺ（図９）を生成する（図１７（ｄ））。出力データ制御部４０は、メモリセルアレイ３８から出力される読み出しデータＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４を、各コラムパルス信号ＣＬＰＺからレイテンシＣＡＳＬ後に順に出力する（図１７（ｅ））。コラム制御部３６Ｂは、最終の読み出しデータＲＤ４の出力の完了に応答してコラム終了信号ＣＬＥＮＤＺを活性化する（図１７（ｆ））。
この例では、読み出し動作の完了後、新たな読み出しコマンドＲＤまたは書き込みコマンドＷＲが半導体メモリＭＥＭに供給される前に、３番目の発振信号ＯＳＣＺが出力される（図１７（ｇ））。図１６に示した電力制御回路ＰＷＣＮＴは、３番目の発振信号ＯＳＣＺに応答して、パワーオフ信号ＰＯＦＦＺを一時的に活性化し、パワーオン信号ＰＯＮＺを非活性化する（図１７（ｈ、ｉ））。そして、図１０と同様に、電源制御部２４Ｂは、パワーオン信号ＰＯＮＺの非活性化に応答して短絡信号ＳＷＯＮＸを非活性化する（図１７（ｊ））。スイッチ３２は、短絡信号ＳＷＯＮＸの非活性化に応答してオフし、内部電源線ＶＩＩＲ、ＶＩＩＣの接続を解除する。
この後、起動信号ＣＯＮＸは、短絡信号ＳＷＯＮＸの非活性化に応答して非活性化され、ｐＭＯＳトランジスタＰ３はオフする（図１７（ｋ））。内部電源電圧ＶＩＩＣは、徐々に低下する（図１７（ｌ））。そして、内部電源電圧ＶＩＩＣを受けるコラム制御部３６Ｂ、出力データ制御部４０および入力データ制御部４２の動作は停止する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答して、ロウ制御部３４Ｂの動作およびコラム制御部３６Ｂの動作を順に開始する擬似ＳＲＡＭにおいても、内部電源電圧ＶＩＩＲ、ＶＩＩＣが変動することを防止しながら、ロウ電圧生成部２８による内部電源電圧ＶＩＩＲの生成能力とコラム電圧生成部３０による内部電源電圧ＶＩＩＣの生成能力とをそれぞれ最小限にできる。この結果、半導体メモリＭＥＭの消費電力を削減できる。
図１８は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。
例えば、ＳｏＣは、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、周辺回路Ｉ／Ｏおよび上述した半導体メモリＭＥＭを有している。ＣＰＵは、半導体メモリＭＥＭのアクセスを制御するコントローラの一例である。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。
ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作および書き込み動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
マトリックス状に配置されたメモリセルと、
前記メモリセルにアクセスするためのアクセス要求に応答して、第１方向に並ぶメモリセルの列にそれぞれ接続される第１信号線のいずれかを選択する第１選択部と、
前記第１選択部が動作を開始した後に、第１方向に交差する第２方向に並ぶメモリセルの列にそれぞれ接続される第２信号線のいずれかを選択する第２選択部と、
前記第１選択部に供給する第１電源電圧を生成する第１電圧生成部と、
起動信号の活性化中に、前記第２選択部に供給する第２電源電圧を生成する第２電圧生成部と、
短絡信号の活性化中に、前記第１電源電圧が供給される第１電源線と前記第２電源電圧が供給される第２電源線とを短絡するスイッチと、
前記アクセス要求に応答して、前記起動信号を活性化し、前記短絡信号の非活性化に応答して前記起動信号を非活性化する第１制御部と、
前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、前記アクセス要求に基づくアクセス動作の完了後に、前記短絡信号を非活性化する第２制御部と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記第２制御部は、前記第２電源電圧が第１電圧に到達してから第２選択部が動作を開始するまでの間に、前記短絡信号を活性化すること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記アクセス要求を受けた後、読み出し動作または書き込み動作を示す読み書き要求を受けるコマンド制御部を備え、
前記第１選択部は、前記アクセス要求に応答して動作を開始し、
前記第２選択部は、前記読み書き要求に応答して動作を開始し、
前記第２制御部は、前記第２電源電圧が前記第１電圧に到達してから前記読み書き要求を受けるまでの間に、前記短絡信号を活性化すること
を特徴とする付記２に記載の半導体メモリ。
（付記４）
前記第２制御部は、
前記アクセス要求後のクロックサイクルの数をカウントするカウンタと、
前記カウンタのカウンタ値が所定値になったときに前記短絡信号を活性化する検出回路と
を備えていることを特徴とする付記１ないし付記３のいずれか１項に記載の半導体メモリ。
（付記５）
内部回路が動作を開始してから信号を出力するまでのクロックサイクル数を設定するレジスタを備え、
前記タイマ回路は、前記レジスタの設定値に応じて前記所定値を生成する変換回路を備えていること
を特徴とする付記４に記載の半導体メモリ。
（付記６）
前記第２制御部は、前記起動信号の活性化から前記所定時間後に前記短絡信号を活性化する遅延回路を備えていることを特徴とする付記１ないし付記３のいずれか１項に記載の半導体メモリ。
（付記７）
前記第２制御部は、前記アクセス動作の完了後、前記アクセス要求を所定期間受けないときに、前記短絡信号を非活性化すること
を特徴とする付記１ないし付記６のいずれか１項に記載の半導体メモリ。
（付記８）
前記第２選択部は、前記第２信号線を選択するために供給されるアドレス信号をデコードするアドレスデコーダを含んでいること
を特徴とする付記１ないし付記７のいずれか１項に記載の半導体メモリ。
（付記９）
前記第２選択部は、前記第２信号線に伝達され、前記メモリセルに入出力されるデータ信号を保持するラッチ回路を含んでいること
を特徴とする付記１ないし付記８のいずれか１項に記載の半導体メモリ。
（付記１０）
付記１ないし付記９のいずれか１項に記載の半導体メモリと、
前記半導体メモリのアクセスを制御するコントローラと
を備えていることを特徴とするシステム。
（付記１１）
マトリックス状に配置されたメモリセルと、前記メモリセルにアクセスするためのアクセス要求に応答して、第１方向に並ぶメモリセルの列にそれぞれ接続される第１信号線のいずれかを選択する第１選択部と、前記第１選択部が動作を開始した後に、第１方向に交差する第２方向に並ぶメモリセルの列にそれぞれ接続される第２信号線のいずれかを選択する第２選択部と、短絡信号の活性化中に、前記第１選択部に第１電源電圧を供給する第１電源線と、前記第２選択部に第２電源電圧を供給する第２電源線とを短絡するスイッチとを備えた半導体メモリの動作方法であって
前記第１選択部に供給する第１電源電圧を生成し、
起動信号の活性化中に、前記第２選択部に供給する第２電源電圧を生成し、
前記メモリセルのアクセス要求を受けたときに、前記起動信号を活性化し、
前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、
前記アクセス要求に応答するアクセス動作の完了後に、前記短絡信号を非活性化し、
前記短絡信号の非活性化に応答して前記起動信号を非活性化すること
を特徴とする半導体メモリの動作方法。
（付記１２）
前記第２電源電圧が第１電圧に到達してから第２選択部が動作を開始するまでの間に、前記短絡信号を活性化すること
を特徴とする付記１１に記載の半導体メモリの動作方法。
（付記１３）
前記アクセス要求を受けた後、読み出し動作または書き込み動作を示す読み書き要求を受け、
前記第１選択部は、前記アクセス要求に応答して動作を開始し、
前記第２選択部は、前記読み書き要求に応答して動作を開始し、
前記第２電源電圧が前記第１電圧に到達してから前記読み書き要求を受けるまでの間に、前記短絡信号を活性化すること
を特徴とする付記１２に記載の半導体メモリの動作方法。
（付記１４）
前記アクセス要求後のクロックサイクルの数をカウントするカウンタのカウンタ値が所定値になったときに前記短絡信号を活性化すること
を特徴とする付記１１ないし付記１３のいずれか１項に記載の半導体メモリの動作方法。
（付記１５）
内部回路が動作を開始してから信号を出力するまでのクロックサイクル数を設定するレジスタの設定値に応じて前記所定値を生成すること
を特徴とする付記１４に記載の半導体メモリの動作方法。
（付記１６）
前記アクセス動作の完了後、前記アクセス要求を所定期間受けないときに、前記短絡信号を非活性化すること
を特徴とする付記１１ないし付記１５のいずれか１項に記載の半導体メモリの動作方法。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
１０、１２、１４‥入力バッファ；１６、１６Ａ、１６Ｂ‥コマンド制御部；１８‥モードレジスタ；２０、２０Ａ‥リフレッシュタイマ；２２‥パワーオンリセット回路；２４、２４Ｂ‥電源制御部；２６‥基準電圧生成部；２８‥ロウ電圧生成部；３０‥コラム電圧生成部；３２‥スイッチ；３４、３４Ａ、３４Ｂ‥ロウ制御部；３６、３６Ｂ‥コラム制御部；３８‥メモリセルアレイ；４０‥出力データ制御部；４２‥入力データ制御部；４４‥出力データバッファ；４６‥入力データバッファ；５２‥ロウアドレスラッチ回路；５４‥リフレッシュアドレスカウンタ；５６‥リフレッシュ要求生成回路；５８‥アドレスセレクタ；６０、６０Ａ‥ロウタイミング制御回路；６２‥ロウデコーダ；６４Ａ‥調停回路；ＡＣＴ‥アクティブコマンド；ＢＬ、／ＢＬ‥ビット線；ＣＡＬＡＤＪ‥レイテンシ調整回路；ＣＡＬＴ‥コラムアドレスラッチ回路；ＣＣＬＫＢ‥コラムクロックバッファ；ＣＬＡＴ‥コマンドラッチ回路；ＣＬＫＣＮＴ‥出力クロック制御回路；ＣＭＤＤＥＣ‥コマンドデコーダ；ＣＭＤＥＣ‥コラムメインデコーダ；ＣＭＰ‥比較器；ＣＮＶ‥変換回路；ＣＯＮＸ‥起動信号；ＣＯＵＮＴ１、ＣＯＵＮＴ２‥カウンタ；ＣＰＤＥＣ‥コラムプリデコーダ；ＣＳ‥電流源；ＣＴＣＮＴ‥コラムタイミング制御回路；ＤＥＴ‥検出回路；ＤＬＹＴ‥遅延回路；ＦＦ‥フリップフロップ；ＦＳ‥ヒューズ回路；ＩＤＬＴ‥入力データラッチ回路；ＩＧＥＮ‥定電流生成回路；Ｉ／Ｏ‥周辺回路；ＬＳＦＴ１、ＬＳＦＴ２‥レベルシフタ；ＭＣ‥メモリセル；ＭＥＭ‥半導体メモリ；ＯＤＬＴ‥出力データラッチ回路；ＰＷＣＮＴ‥電力制御回路；ＲＣＬＫＢ‥読み出しクロックバッファ；ＲＤ‥読み出しコマンド；ＲＤＢＳＷ‥読み出しデータバススイッチ；ＲＥＧ‥レジスタ；ＳＥＬ‥セレクタ；短絡信号‥ＳＷＯＮＸ；ＳＹＳ‥システム；
ＴＭＲ‥タイマ；ＶＩＩＣ、ＶＩＩＲ‥内部電源電圧；ＷＣＬＫＢ‥書き込みクロックバッファ；ＷＤＢＳＷ‥書き込みデータバススイッチ；ＷＬ‥ワード線；ＷＲ‥書き込みコマンド

Claims (8)

  1. マトリックス状に配置されたメモリセルと、
    前記メモリセルにアクセスするためのアクセス要求に応答して、第１方向に並ぶメモリセルの列にそれぞれ接続される第１信号線のいずれかを選択する第１選択部と、
    前記第１選択部が動作を開始した後に、第１方向に交差する第２方向に並ぶメモリセルの列にそれぞれ接続される第２信号線のいずれかを選択する第２選択部と、
    前記第１選択部に供給する第１電源電圧を生成する第１電圧生成部と、
    起動信号の活性化中に、前記第２選択部に供給する第２電源電圧を生成する第２電圧生成部と、
    短絡信号の活性化中に、前記第１電源電圧が供給される第１電源線と前記第２電源電圧が供給される第２電源線とを短絡するスイッチと、
    前記アクセス要求に応答して、前記起動信号を活性化し、前記短絡信号の非活性化に応答して前記起動信号を非活性化する第１制御部と、
    前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、前記アクセス要求に基づくアクセス動作の完了後に、前記短絡信号を非活性化する第２制御部と
    を備えていることを特徴とする半導体メモリ。
  2. 前記第２制御部は、前記第２電源電圧が第１電圧に到達してから第２選択部が動作を開始するまでの間に、前記短絡信号を活性化すること
    を特徴とする請求項１に記載の半導体メモリ。
  3. 前記アクセス要求を受けた後、読み出し動作または書き込み動作を示す読み書き要求を受けるコマンド制御部を備え、
    前記第１選択部は、前記アクセス要求に応答して動作を開始し、
    前記第２選択部は、前記読み書き要求に応答して動作を開始し、
    前記第２制御部は、前記第２電源電圧が前記第１電圧に到達してから前記読み書き要求を受けるまでの間に、前記短絡信号を活性化すること
    を特徴とする請求項２に記載の半導体メモリ。
  4. 前記第２制御部は、
    前記アクセス要求後のクロックサイクルの数をカウントするカウンタと、
    前記カウンタのカウンタ値が所定値になったときに前記短絡信号を活性化する検出回路と
    を備えていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体メモリ。
  5. 内部回路が動作を開始してから信号を出力するまでのクロックサイクル数を設定するレジスタを備え、
    前記タイマ回路は、前記レジスタの設定値に応じて前記所定値を生成する変換回路を備えていること
    を特徴とする請求項４に記載の半導体メモリ。
  6. 前記第２制御部は、前記アクセス動作の完了後、前記アクセス要求を所定期間受けないときに、前記短絡信号を非活性化すること
    を特徴とする請求項１ないし請求項5のいずれか１項に記載の半導体メモリ。
  7. 請求項１ないし請求項6のいずれか１項に記載の半導体メモリと、
    前記半導体メモリのアクセスを制御するコントローラと
    を備えていることを特徴とするシステム。
  8. マトリックス状に配置されたメモリセルと、前記メモリセルにアクセスするためのアクセス要求に応答して、第１方向に並ぶメモリセルの列にそれぞれ接続される第１信号線のいずれかを選択する第１選択部と、前記第１選択部が動作を開始した後に、第１方向に交差する第２方向に並ぶメモリセルの列にそれぞれ接続される第２信号線のいずれかを選択する第２選択部と、短絡信号の活性化中に、前記第１選択部に第１電源電圧を供給する第１電源線と、前記第２選択部に第２電源電圧を供給する第２電源線とを短絡するスイッチとを備えた半導体メモリの動作方法であって
    前記第１選択部に供給する第１電源電圧を生成し、
    起動信号の活性化中に、前記第２選択部に供給する第２電源電圧を生成し、
    前記メモリセルのアクセス要求を受けたときに、前記起動信号を活性化し、
    前記起動信号の活性化から所定時間後に前記短絡信号を活性化し、
    前記アクセス要求に応答するアクセス動作の完了後に、前記短絡信号を非活性化し、
    前記短絡信号の非活性化に応答して前記起動信号を非活性化すること
    を特徴とする半導体メモリの動作方法。
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