JP2010146259A - 電子機器装置 - Google Patents

Abstract

【課題】電子機器装置において、コストダウンすると共に、制御回路における基準電圧と記憶回路における基準電圧とのバラツキを軽減する。
【解決手段】電子機器装置１は、ＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御するコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４とを備える。電圧出力回路４は、電源７からの電圧を複数の抵抗４１、４２により分圧して、その電圧を電圧出力ライン４５から出力する。ＤＤＲメモリ２の基準電圧入力ポート２１及びコントロールＩＣ３の基準電圧入力ポート３１は、電圧出力回路４の電圧出力ライン４５に接続されている。電圧出力回路４は、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃの生成とＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒの生成とに共用化される。
【選択図】図１

Description

本発明は、記憶回路に対してデータの書込み／読出しを行って動作する電子機器装置に関するものである。

従来から、例えばテレビジョン受像機やパーソナルコンピュータ等の電子機器装置は、記憶回路に対してデータの書込み／読出しを行って動作するようになっている。このような電子機器としては、図２に示す構成のものが知られている。

図２に示す電子機器装置７０は、ＤＤＲメモリ７１とコントロールＩＣ７２がバス７３を介して接続されており、コントロールＩＣ７２による制御のもと、コントロールＩＣ７２とＤＤＲメモリ７１との間でバス７３を介して信号が送受信されて、ＤＤＲメモリ７１に対するデータの書込み／読出しが行われる。このとき、ＤＤＲメモリ７１は、コントロールＩＣ７２から受信した信号（入力された信号）の信号判定（信号の電圧レベルのハイ／ローの判定）を、基準電圧入力ポート７４に入力されている基準電圧Ｖｒｅｆ−ｄｄｒに基いて行い、コントロールＩＣ７２は、ＤＤＲメモリ７１から受信した信号（入力された信号）の信号判定を、基準電圧入力ポート７５に入力されている基準電圧Ｖｒｅｆ−ｉｃに基いて行う。

ＤＤＲメモリ７１の基準電圧入力ポート７４には、ＤＤＲメモリ用の電圧出力回路７６の電圧出力ライン７７が接続されており、また、コントロールＩＣ７２の基準電圧入力ポート７５には、コントロールＩＣ用の電圧出力回路７８の電圧出力ライン７９が接続されている。すなわち、ＤＤＲメモリ用の電圧出力回路７６から出力された電圧が、ＤＤＲメモリ７１における基準電圧Ｖｒｅｆ−ｄｄｒとして、ＤＤＲメモリ７１の基準電圧入力ポート７４に入力されており、また、コントロールＩＣ用の電圧出力回路７８から出力された電圧が、コントロールＩＣ７２における基準電圧Ｖｒｅｆ−ｉｃとして、コントロールＩＣ７２の基準電圧入力ポート７５に入力されている。

ＤＤＲメモリ用の電圧出力回路７６は、電源ライン８０を介して供給される電源８１からの１．８０ｖの電圧を抵抗９１、９２により分圧して０．９０ｖの電圧を生成し、該生成した電圧を電圧出力ライン７７から出力する。また、コントロールＩＣ７２用の電圧出力回路７８は、ＤＤＲメモリ用の電圧出力回路７６と同様の構成であり、電源ライン８０を介して供給される電源８１からの１．８０ｖの電圧を抵抗９３、９４により分圧して０．９ｖの電圧を生成し、該生成した電圧を電圧出力ライン７９から出力する。

一方、半導体記憶装置において、データ書込時及びデータ読出時に必要な参照電位を発生する参照電位発生回路を複数のメモリバンクで共用するようにしたものが知られている（例えば特許文献１参照）。また、ダイナミック型メモリセルのＭＯＳ容量のプレート電極にスイッチＭＯＳＦＥＴを介して選択的に所定のバイアス電圧を供給するバイアス電圧発生回路において、Ｎチャンネル出力ＭＯＳＦＥＴとＰチャンネル出力ＭＯＳＦＥＴを直列接続して共通ソース点から出力電圧を得ると共に、両出力ＭＯＳＦＥＴのゲートに共通の分圧電圧をレベルシフトして供給することにより、両出力ＭＯＳＦＥＴ間で直流電流が流れるのを防止するようにしたものが知られている（例えば特許文献２参照）。また、マルチポートを有する半導体記憶装置において、各ビット線に接続され、データ書込み時に導通しデータを殆ど電位変化させずにビット線に送出するスイッチング素子と、ビット線対の間に接続され、データ読出し時にビット線間を短絡して電荷の再分配を行う等価回路とを有することにより、データの読出しと書込みを高速化するようにしたものが知られている（例えば特許文献３参照）。また、電源電圧発生回路において、基準電圧回路からの基準電圧と内部電源線上の内部電源電圧とを比較し、その比較結果に従って、外部電源ノードから内部電源線へ電流を供給することにより、安定に内部電源電圧を生成することができるようにしたものが知られている（例えば特許文献４参照）。また、半導体記憶装置において、第１正電圧を第１基準電圧に基く電圧値に設定して第２正電圧として出力する電圧制御回路を具備し、電圧制御回路の出力インピーダンスは、データが同時に書込まれるメモリセルの数に応じて変化し、第２正電圧はメモリセルへのデータの書込み及び消去の際に使用されることにより、カップリングノイズの影響を低減できるようにしたものが知られている（例えば特許文献５参照）。
特開２００５−２５８０５号公報 特開平９−１０６６９９号公報 特開２０００−４８５７１号公報 特開平８−１９０４３７号公報 特開２００７−１３３９９６号公報

ところで、上述した従来の電子機器装置７０においては、ＤＤＲメモリ用の電圧出力回路７６と、コントロールＩＣ用の電圧出力回路７８とを別々に備えているため、ＤＤＲメモリ７１における基準電圧Ｖｒｅｆ−ｄｄｒとコントロールＩＣ７２における基準電圧Ｖｒｅｆ−ｉｃとにバラツキを生じる。例えば、ＤＤＲメモリ用の電圧出力回路７６の抵抗９１、９２、及びコントロールＩＣ用の電圧出力回路７８の抵抗９３、９４として、公差１％のものを用いた場合、ＤＤＲメモリ用の電圧出力回路７６から出力される電圧（すなわちＤＤＲメモリ７１における基準電圧Ｖｒｅｆ−ｄｄｒ）、及びコントロールＩＣ用の電圧出力回路７８から出力される電圧（すなわちコントロールＩＣ７２における基準電圧Ｖｒｅｆ−ｉｃ）は、それぞれ、０．８８２ｖ〜０．９１８ｖの範囲となり、ＤＤＲメモリ７１における基準電圧Ｖｒｅｆ−ｄｄｒとコントロールＩＣ７２における基準電圧Ｖｒｅｆ−ｉｃとに最大４％の抵抗差（バラツキ）を生じ得ることになる。

このようにＤＤＲメモリ７１における基準電圧Ｖｒｅｆ−ｄｄｒとコントロールＩＣ７２における基準電圧Ｖｒｅｆ−ｉｃとにバラツキがあると、コントロールＩＣ７２における信号判定タイミングとＤＤＲメモリ７１における信号判定タイミングとに時間差が生じることになる。例えば、コントロールＩＣ７２における基準電圧Ｖｒｅｆ−ｉｃが０．８８２ｖであり、ＤＤＲメモリ７１における基準電圧Ｖｒｅｆ−ｄｄｒが０．９１８ｖである場合、コントロールＩＣ７２における信号判定タイミングとＤＤＲメモリ７１における信号判定タイミングとに、約２０ｐｓの時間差が生じるという実測結果が得られた。

コントロールＩＣ７２における信号判定タイミングとＤＤＲメモリ７１における信号判定タイミングとの時間差が大きいと、ＤＤＲメモリ７１に対するデータの書込み／読出しが正確に行われない要因となり、電子機器装置７０の不具合や誤動作の発生の要因となる。

また、従来の電子機器装置７０では、ＤＤＲメモリ用の電圧出力回路７６とコントロールＩＣ用の電圧出力回路７８とを別々に備えているため、コストアップになる。なお、上述した特許文献１乃至特許文献５に開示の内容を適用したとしても、上記の問題を解決することはできない。

本発明は、上記課題を解決するためになされたものであり、コストダウンすることができると共に、制御回路における基準電圧と記憶回路における基準電圧とのバラツキを軽減することができる電子機器装置を提供することを目的とする。

上記目的を達成するために請求項１の発明は、データを記憶する記憶回路と、記憶回路に対するデータの書込み／読出しを制御する制御回路と、を備える電子機器装置において、電源からの電圧を複数の抵抗により分圧して所定の電圧を生成し、該生成した電圧を電圧出力ラインから出力する電圧出力回路を備え、記憶回路の基準電圧入力ポート及び制御回路の基準電圧入力ポートは、電圧出力回路における共通の電圧出力ラインに接続されているものである。

請求項２の発明は、請求項１に記載の電子機器装置において、記憶回路は、ＤＤＲメモリであるものである。

請求項１及び請求項２の発明によれば、電圧出力回路により生成された電圧は、制御回路における基準電圧として、制御回路の基準電圧入力ポートに入力されると共に、記憶回路における基準電圧として、記憶回路の基準電圧入力ポートに入力される。すなわち、電圧出力回路は、制御回路における基準電圧の生成と記憶回路における基準電圧の生成とに共用化される。これにより、従来の制御回路の基準電圧生成用の電圧出力回路と記憶回路の基準電圧生成用の電圧出力回路とを両方備えた電子機器装置と比較して、部品点数を減らしてコストダウンすることができると共に、制御回路における基準電圧と記憶回路における基準電圧とのバラツキを軽減することができる。また、制御回路における基準電圧と記憶回路における基準電圧とのバラツキが軽減することにより、制御回路における信号判定タイミングと記憶回路における信号判定タイミングとの時間差を小さく抑えることができ、電子機器装置の不具合や誤動作の発生を抑えることができる。

以下、本発明を具体化した実施形態による電子機器装置について図面を参照して説明する。図１は、本実施形態による例えばテレビジョン受像機やパーソナルコンピュータ等の電子機器装置の構成を示す。電子機器装置１は、データを記憶する記憶回路であるＤＤＲメモリ２と、ＤＤＲメモリ２に対するデータの書込み／読出しを制御する制御回路であるコントロールＩＣ３と、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒ及びコントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃを設定する電圧出力回路４等を備える。

ＤＤＲメモリ２は、クロック信号の立上りエッジと立下りエッジの両方に同期してデータの書込み／読出しを行う半導体メモリであり、例えば、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2 - Synchronous Dynamic RAM）と呼ばれるものである。ＤＤＲメモリ２は、基準電圧Ｖｒｅｆ−ｄｄｒを入力するための基準電圧入力ポート２１を有している。また、ＤＤＲメモリ２は、データ記憶領域を指定するアドレス信号を入力するためのアドレス入力ポート、データを表わすデータ信号を入出力するためのデータ入出力ポート、及びデータの書込み／読出しを制御するクロック信号を含む各種制御信号を入力するための各種制御信号入力ポート等（いずれも図示省略）を備えている。ＤＤＲメモリ２の基準電圧入力ポート２１に入力される基準電圧Ｖｒｅｆ−ｄｄｒは、ＤＤＲメモリ２において、ＤＤＲメモリ２に入力された信号（アドレス信号、データ信号、制御信号等）の信号判定（信号の電圧レベルのハイ／ローの判定）を行うための基準レベルとして用いられる電圧である。

コントロールＩＣ３は、基準電圧Ｖｒｅｆ−ｉｃを入力するための基準電圧入力ポート３１を有している。また、コントロールＩＣ３は、ＤＤＲメモリ２のデータ記憶領域を指定するアドレス信号を出力するためのアドレス出力ポート、データを表わすデータ信号を入出力するためのデータ入出力ポート、及びＤＤＲメモリ２に対するデータの書込み／読出しを制御するクロック信号を含む各種制御信号を出力するための各種制御信号出力ポート等（いずれも図示省略）を備えている。コントロールＩＣ３の基準電圧入力ポート３１に入力される基準電圧Ｖｒｅｆ−ｉｃは、コントロールＩＣ３において、コントロールＩＣ３に入力された信号（データ信号等）の信号判定（信号の電圧レベルのハイ／ローの判定）を行うための基準レベルとして用いられる電圧である。

ＤＤＲメモリ２のアドレス入力ポートとコントロールＩＣ３のアドレス出力ポート、ＤＤＲメモリ２のデータ入出力ポートとコントロールＩＣ３のデータ入出力ポート、及びＤＤＲメモリ２の各種制御信号入力ポートとコントロールＩＣ３の各種制御信号出力ポートは、バス５を介して接続されており、コントロールＩＣ３とＤＤＲメモリ２との間でバス５を介してアドレス信号、データ信号、及び各種制御信号等の信号が送受信される。

コントロールＩＣ３による制御のもと、コントロールＩＣ３とＤＤＲメモリ２との間でアドレス信号、データ信号、及び各種制御信号等の信号が送受信されて、ＤＤＲメモリ２に対するデータの書込み／読出しが行われる。ＤＤＲメモリ２に対するデータの書込み／読出しの方法は、周知であり、その詳細については、説明を省略する。

ＤＤＲメモリ２に対するデータの書込み／読出しにおいて、ＤＤＲメモリ２は、基準電圧入力ポート２１に入力されている基準電圧Ｖｒｅｆ−ｄｄｒに基いて、コントロールＩＣ３から受信した信号（入力された信号）の信号判定を行い、コントロールＩＣ３は、基準電圧入力ポート３１に入力されている基準電圧Ｖｒｅｆ−ｉｃに基いて、ＤＤＲメモリ２から受信した信号（入力された信号）の信号判定を行う。

電圧出力回路４は、複数の抵抗４１、４２と、複数のコンデンサ４３、４４と、電圧出力ライン４５とを備えており、電源ライン６を介して電源７に接続されている。抵抗４１は、一端が電源ライン６に接続されている。抵抗４２は、一端が抵抗４１の他端に接続されており、他端がグランドに接続されている。コンデンサ４３は、一端が電源ライン６と抵抗４１との間に接続されており、他端が抵抗４１と抵抗４２との間に接続されている。コンデンサ４４は、一端がコンデンサ４３の他端に接続されており、他端が抵抗４２とグランドとの間に接続されている。電圧出力ライン４５は、一端が抵抗４１と抵抗４２との間に接続されており、他端が電圧出力回路４から引き出されている。電圧出力回路４は、電源ライン６を介して供給される電源７からの１．８０ｖの電圧を抵抗４１、４２により分圧して０．９０ｖの電圧（所定の電圧）を生成し、該生成した電圧を電圧出力ライン４５から出力する。

ＤＤＲメモリ２の基準電圧入力ポート２１は、接続ライン２２を介して、電圧出力回路４の電圧出力ライン４５に接続されており、また、コントロールＩＣ３の基準電圧入力ポート３１は、接続ライン３２を介して、電圧出力回路４の電圧出力ライン４５に接続されている。すなわち、ＤＤＲメモリ２の基準電圧入力ポート２１及びコントロールＩＣ３の基準電圧入力ポート３１は、電圧出力回路４における共通の電圧出力ライン４５に接続されている。ＤＤＲメモリ２、コントロールＩＣ３、及び電圧出力回路４は、積層基板や両面基板等の回路基板（不図示）に実装されている。

このような構成の電子機器装置１によれば、電圧出力回路４により生成された電圧は、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃとして、コントロールＩＣ３の基準電圧入力ポート３１に入力されると共に、ＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒとして、ＤＤＲメモリ２の基準電圧入力ポート２１に入力される。すなわち、電圧出力回路４は、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃの生成とＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒの生成とに共用化される。

これにより、図２に示される従来のコントロールＩＣ用の電圧出力回路７８とＤＤＲメモリ用の電圧出力回路７６とを両方備えた電子機器装置７０と比較して、部品点数を減らしてコストダウンすることができると共に、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃとＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒとのバラツキを軽減することができる。また、コントロールＩＣ３における基準電圧Ｖｒｅｆ−ｉｃとＤＤＲメモリ２における基準電圧Ｖｒｅｆ−ｄｄｒとのバラツキが軽減することにより、コントロールＩＣ３における信号判定タイミングとＤＤＲメモリ２における信号判定タイミングとの時間差を小さく抑えることができ、電子機器装置１の不具合や誤動作の発生を抑えることができる。

なお、本発明は、上記実施形態の構成に限られず、種々の変形が可能である。例えば、電子機器装置は、ＤＤＲメモリ（クロック信号の立上りエッジと立下りエッジの両方に同期してデータの書込み／読出しを行う半導体メモリ）を用いたものに限られず、ＤＤＲメモリ以外の記憶回路を用いたものであってもよい。また、ノイズによってコントロールＩＣにおける基準電圧Ｖｒｅｆ−ｉｃとＤＤＲメモリにおける基準電圧Ｖｒｅｆ−ｄｄｒとにバラツキを生じないようにするために、ＤＤＲメモリとコントロールＩＣと電圧出力回路は、可能な限り互いに近付けて配置する（すなわち、電圧出力ライン及び接続ラインを可能な限り短くする）のが望ましく、また、電圧出力回路における抵抗とコンデンサも、可能な限り互いに近付けて配置するのが望ましい。また、電圧出力回路は、上記実施形態の構成のものに限られず、他の構成のものであってもよい。

本発明の一実施形態に係る電子機器装置の構成を示す電気回路図。 従来の電子機器装置の構成を示す電気回路図

符号の説明

１ 電子機器装置
２ ＤＤＲメモリ（記憶回路）
３ コントロールＩＣ（制御回路）
４ 電圧出力回路
５ バス
６ 電源ライン
７ 電源
２１ 基準電圧入力ポート
２２ 接続ライン
３１ 基準電圧入力ポート
３２ 接続ライン
４１、４２ 抵抗
４３、４４ コンデンサ
４５ 電圧出力ライン

Claims (2)

1. データを記憶する記憶回路と、前記記憶回路に対するデータの書込み／読出しを制御する制御回路と、を備える電子機器装置において、
   電源からの電圧を複数の抵抗により分圧して所定の電圧を生成し、該生成した電圧を電圧出力ラインから出力する電圧出力回路を備え、
   前記記憶回路の基準電圧入力ポート及び前記制御回路の基準電圧入力ポートは、前記電圧出力回路における共通の電圧出力ラインに接続されている、
   ことを特徴とする電子機器装置。
2. 前記記憶回路は、ＤＤＲメモリである、
   ことを特徴とする請求項１に記載の電子機器装置。

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