JP2000068445A - 積層型半導体装置のスタック構造 - Google Patents
積層型半導体装置のスタック構造Info
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 実装されるマザーボードに対する出力信号の
出力タイミングのずれを小さくして、安定した動作を確
保することのできる積層型半導体装置のスタック構造を
提供することを目的とする。 【解決手段】 最下層のインターポーザ２に、出力制御
信号入力端子（４）と出力端子（４）とを設け、上下に
位置する外部端子４間を電気的に接続することにより、
前記出力制御信号入力端子から最上部に位置させられた
インターポーザを経て各ベアチップ１へ至る制御信号伝
搬路Ａと、各ベアチップと出力端子とを最短距離で接続
する出力信号伝搬路Ｂを形成してなる。
出力タイミングのずれを小さくして、安定した動作を確
保することのできる積層型半導体装置のスタック構造を
提供することを目的とする。 【解決手段】 最下層のインターポーザ２に、出力制御
信号入力端子（４）と出力端子（４）とを設け、上下に
位置する外部端子４間を電気的に接続することにより、
前記出力制御信号入力端子から最上部に位置させられた
インターポーザを経て各ベアチップ１へ至る制御信号伝
搬路Ａと、各ベアチップと出力端子とを最短距離で接続
する出力信号伝搬路Ｂを形成してなる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のベアチップ
を多層状に実装して構成される積層型半導体装置のスタ
ック構造に関するものである。
を多層状に実装して構成される積層型半導体装置のスタ
ック構造に関するものである。
【０００２】
【従来の技術】積層型半導体素子のスタック構造の一構
造例を図９および図１０に示す。従来は、ベアチップ１
をインターポーザ２の一面に入出力端子３を介して搭載
したシングルモジュールを、インターポーザ２の両側部
に設けたパッド５間を外部端子４を介して多層状に接続
した単純な積層体であり、この従来例におけるマザーボ
ード６からの出力制御信号、および、ベアチップ１から
の出力信号は、各段のベアチップ１とマザーボード６と
の最短距離に設定された信号伝送経路によって直接伝搬
させられるようになっている。
造例を図９および図１０に示す。従来は、ベアチップ１
をインターポーザ２の一面に入出力端子３を介して搭載
したシングルモジュールを、インターポーザ２の両側部
に設けたパッド５間を外部端子４を介して多層状に接続
した単純な積層体であり、この従来例におけるマザーボ
ード６からの出力制御信号、および、ベアチップ１から
の出力信号は、各段のベアチップ１とマザーボード６と
の最短距離に設定された信号伝送経路によって直接伝搬
させられるようになっている。
【０００３】
【発明が解決しようとする課題】ところで、このような
従来の技術においては、前述のように、マザーボード６
からの出力制御信号、および、ベアチップ１からの出力
信号は、各段のベアチップ１とマザーボード６との最短
距離に設定された信号伝搬経路によって直接伝搬させら
れるようになっていることから、図１１に矢印で示すよ
うに、各ベアチップ１に対応して設けられている信号伝
搬経路長が異なり、これに起因して、各ベアチップ１に
おける入出力信号に時間的な差が発生し、高速高周波動
作において出力タイミングがずれてしまうことにより、
誤動作を生じさせてしまうことが想定されるといった問
題点を有している。
従来の技術においては、前述のように、マザーボード６
からの出力制御信号、および、ベアチップ１からの出力
信号は、各段のベアチップ１とマザーボード６との最短
距離に設定された信号伝搬経路によって直接伝搬させら
れるようになっていることから、図１１に矢印で示すよ
うに、各ベアチップ１に対応して設けられている信号伝
搬経路長が異なり、これに起因して、各ベアチップ１に
おける入出力信号に時間的な差が発生し、高速高周波動
作において出力タイミングがずれてしまうことにより、
誤動作を生じさせてしまうことが想定されるといった問
題点を有している。
【０００４】本発明は、このような従来の問題点に鑑み
てなされたもので、実装されるマザーボードに対する出
力信号の出力タイミングのずれを小さくして、安定した
動作を確保することのできる積層型半導体装置のスタッ
ク構造を提供することを目的とする。
てなされたもので、実装されるマザーボードに対する出
力信号の出力タイミングのずれを小さくして、安定した
動作を確保することのできる積層型半導体装置のスタッ
ク構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に記載
の積層型半導体装置のスタック構造は、前述した目的を
達成するために、ベアチップを、入出力端子を介してイ
ンターポーザに搭載してシングルモジュールを形成し、
このシングルモジュールの複数を多層状に積層するとと
もに、それぞれのインターポーザに設けられた外部端子
を介して相互に電気的に接続してなる積層型半導体装置
のスタック構造であって、最下層のインターポーザに、
各シングルモジュールに搭載されているベアチップへ出
力制御信号を入力する出力制御信号入力端子と、各ベア
チップから出力される出力信号を出力する出力端子とを
設け、上下に位置する外部端子間を電気的に接続するこ
とにより、前記出力制御信号入力端子から最上層に位置
させられたインターポーザを経て各ベアチップへ至る制
御信号伝搬路と、各ベアチップと出力端子とを最短距離
で接続する出力信号伝搬路を形成してなることを特徴と
する。本発明の請求項２に記載の積層型半導体装置のス
タック構造は、請求項１に記載の前記外部端子を、ベア
チップの実装高さよりも高く形成したことを特徴とす
る。本発明の請求項３に記載の積層型半導体装置のスタ
ック構造は、請求項１に記載の前記ベアチップをインタ
ーポーザの両面に搭載してシングルモジュールを形成し
てなることを特徴とする。本発明の請求項４に記載の積
層型半導体装置のスタック構造は、請求項３に記載の前
記各シングルモジュールの同一面側に搭載されているベ
アチップどうしを同時作動させるようにしたことを特徴
とする。また、本発明の請求項５に記載の積層型半導体
装置のスタック構造は、請求項３または請求項４に記載
の前記外部端子をシングルモジュールの実装高さよりも
高く形成してなることを特徴とする。さらに、本発明の
請求項６に記載の積層型半導体装置のスタック構造は、
請求項１ないし請求項５の何れかに記載の前記出力制御
信号入力端子および出力端子を介してマザーボードに接
続するようにしたことを特徴とする。
の積層型半導体装置のスタック構造は、前述した目的を
達成するために、ベアチップを、入出力端子を介してイ
ンターポーザに搭載してシングルモジュールを形成し、
このシングルモジュールの複数を多層状に積層するとと
もに、それぞれのインターポーザに設けられた外部端子
を介して相互に電気的に接続してなる積層型半導体装置
のスタック構造であって、最下層のインターポーザに、
各シングルモジュールに搭載されているベアチップへ出
力制御信号を入力する出力制御信号入力端子と、各ベア
チップから出力される出力信号を出力する出力端子とを
設け、上下に位置する外部端子間を電気的に接続するこ
とにより、前記出力制御信号入力端子から最上層に位置
させられたインターポーザを経て各ベアチップへ至る制
御信号伝搬路と、各ベアチップと出力端子とを最短距離
で接続する出力信号伝搬路を形成してなることを特徴と
する。本発明の請求項２に記載の積層型半導体装置のス
タック構造は、請求項１に記載の前記外部端子を、ベア
チップの実装高さよりも高く形成したことを特徴とす
る。本発明の請求項３に記載の積層型半導体装置のスタ
ック構造は、請求項１に記載の前記ベアチップをインタ
ーポーザの両面に搭載してシングルモジュールを形成し
てなることを特徴とする。本発明の請求項４に記載の積
層型半導体装置のスタック構造は、請求項３に記載の前
記各シングルモジュールの同一面側に搭載されているベ
アチップどうしを同時作動させるようにしたことを特徴
とする。また、本発明の請求項５に記載の積層型半導体
装置のスタック構造は、請求項３または請求項４に記載
の前記外部端子をシングルモジュールの実装高さよりも
高く形成してなることを特徴とする。さらに、本発明の
請求項６に記載の積層型半導体装置のスタック構造は、
請求項１ないし請求項５の何れかに記載の前記出力制御
信号入力端子および出力端子を介してマザーボードに接
続するようにしたことを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図１ないし図６に基づき説明する。なお、以下の説
明中、従来と共通する部分については同一符号を用いて
説明を簡略化する。
て、図１ないし図６に基づき説明する。なお、以下の説
明中、従来と共通する部分については同一符号を用いて
説明を簡略化する。
【０００７】本実施形態は、４段のスタックモジュール
に本発明を適用した例を示すもので、図１および図２に
示すように、ベアチップ１とインターポーザ２とチップ
入出力端子３と外部端子４とからなるシングルモジュー
ルを４段重ねた構造で、最下段のシングルモジュールの
外部端子４がスタックモジュール全体としての外部端子
になり、その一部が各シングルモジュールに搭載されて
いるベアチップへ出力制御信号を入力する出力制御信号
入力端子となされ、また、他の一部が各ベアチップから
出力される出力信号を出力する出力端子となされてお
り、それ以外のシングルモジュールの外部端子４は上下
段との接続に使用される。
に本発明を適用した例を示すもので、図１および図２に
示すように、ベアチップ１とインターポーザ２とチップ
入出力端子３と外部端子４とからなるシングルモジュー
ルを４段重ねた構造で、最下段のシングルモジュールの
外部端子４がスタックモジュール全体としての外部端子
になり、その一部が各シングルモジュールに搭載されて
いるベアチップへ出力制御信号を入力する出力制御信号
入力端子となされ、また、他の一部が各ベアチップから
出力される出力信号を出力する出力端子となされてお
り、それ以外のシングルモジュールの外部端子４は上下
段との接続に使用される。
【０００８】図３および図４に前述のシングルモジュー
ルの構成を示す。各段のシングルモジュールは、ベアチ
ップ１上にインターポーザ２との接続のためのチップ入
出力端子３を形成し、このベアチップ１をインターポー
ザ２の一方の面に搭載し、このインターポーザ２の周辺
部に設置したパッド５上にベアチップ１の実装高さより
大径の外部端子４を搭載してなる。
ルの構成を示す。各段のシングルモジュールは、ベアチ
ップ１上にインターポーザ２との接続のためのチップ入
出力端子３を形成し、このベアチップ１をインターポー
ザ２の一方の面に搭載し、このインターポーザ２の周辺
部に設置したパッド５上にベアチップ１の実装高さより
大径の外部端子４を搭載してなる。
【０００９】各シングルモジュールの外部端子４は各イ
ンターポーザ上のベアチップ１に繋がる信号のみ配線し
てあり、それ以外の外部端子４については単に裏面側の
パッド５と繋がっているだけである。各ベアチップへの
出力制御信号用の外部端子４は最下段のシングルモジュ
ールを除いて１信号当たり２個の端子を有するが、各イ
ンターポーザ２上でベアチップ１と結線されているのは
多くともその内１個の端子だけであり、残りの端子は上
下段のシングルモジュールとの接続のみに使用されてい
る。また、最上段のシングルモジュールは、図５に示す
ように、下段のシングルモジュールから外部端子４によ
って伝わってきた下段のシングルモジュール用出力制御
信号を再び下段のシングルモジュールに伝えるための配
線と外部端子４を有している。
ンターポーザ上のベアチップ１に繋がる信号のみ配線し
てあり、それ以外の外部端子４については単に裏面側の
パッド５と繋がっているだけである。各ベアチップへの
出力制御信号用の外部端子４は最下段のシングルモジュ
ールを除いて１信号当たり２個の端子を有するが、各イ
ンターポーザ２上でベアチップ１と結線されているのは
多くともその内１個の端子だけであり、残りの端子は上
下段のシングルモジュールとの接続のみに使用されてい
る。また、最上段のシングルモジュールは、図５に示す
ように、下段のシングルモジュールから外部端子４によ
って伝わってきた下段のシングルモジュール用出力制御
信号を再び下段のシングルモジュールに伝えるための配
線と外部端子４を有している。
【００１０】そして、各外部端子４は、前述した接続形
態により、図６に示すように、前記出力制御信号入力端
子および出力端子としての最下層の外部端子４と各ベア
チップ１とを接続して、出力制御信号入力端子（４）か
ら最上層に位置させられたインターポーザ２を経て各ベ
アチップ１へ至る制御信号伝搬路Ａと、各ベアチップ１
と出力端子（４）とを最短距離で接続する出力信号伝搬
路Ｂを形成しており、このようにして形成された各層に
対する制御信号伝搬路Ａと出力信号伝搬路Ｂは、その和
が等しく設定される。
態により、図６に示すように、前記出力制御信号入力端
子および出力端子としての最下層の外部端子４と各ベア
チップ１とを接続して、出力制御信号入力端子（４）か
ら最上層に位置させられたインターポーザ２を経て各ベ
アチップ１へ至る制御信号伝搬路Ａと、各ベアチップ１
と出力端子（４）とを最短距離で接続する出力信号伝搬
路Ｂを形成しており、このようにして形成された各層に
対する制御信号伝搬路Ａと出力信号伝搬路Ｂは、その和
が等しく設定される。
【００１１】ついで、このように構成された本実施形態
の作用について説明する。マザーボード６からスタック
モジュール内の各ベアチップ１への全出力制御信号は、
まず、制御信号伝搬路Ａにより、各段のシングルモジュ
ールの外部端子４を経て最上層のシングルモジュールに
伝わり、この最上層のインターポーザ２の配線を通過
後、再び各シングルモジュールへ伝わる。
の作用について説明する。マザーボード６からスタック
モジュール内の各ベアチップ１への全出力制御信号は、
まず、制御信号伝搬路Ａにより、各段のシングルモジュ
ールの外部端子４を経て最上層のシングルモジュールに
伝わり、この最上層のインターポーザ２の配線を通過
後、再び各シングルモジュールへ伝わる。
【００１２】そして、各インターポーザ２の配線によっ
て各ベアチップ１に出力制御信号が入力されると、各ベ
アチップ１がデータ信号を出力する。この出力信号は、
各インターポーザ２の配線と各シングルモジュールの外
部端子４によって形成された出力信号伝搬路Ｂにより、
最下層のシングルモジュールの外部端子４、つまり、ス
タックモジュールの出力端子である外部端子４に伝わ
る。
て各ベアチップ１に出力制御信号が入力されると、各ベ
アチップ１がデータ信号を出力する。この出力信号は、
各インターポーザ２の配線と各シングルモジュールの外
部端子４によって形成された出力信号伝搬路Ｂにより、
最下層のシングルモジュールの外部端子４、つまり、ス
タックモジュールの出力端子である外部端子４に伝わ
る。
【００１３】このような信号伝搬に際して、本実施形態
においては、制御信号伝搬路Ａと出力信号伝搬路Ｂとの
和が、各層間において等しくなされていることから、マ
ザーボード６から各ベアチップ１へ出力制御信号が出力
されてから、各ベアチップ１から出力される出力信号が
マザーボード６へ入力されるまでの時間が、一定に保持
される。
においては、制御信号伝搬路Ａと出力信号伝搬路Ｂとの
和が、各層間において等しくなされていることから、マ
ザーボード６から各ベアチップ１へ出力制御信号が出力
されてから、各ベアチップ１から出力される出力信号が
マザーボード６へ入力されるまでの時間が、一定に保持
される。
【００１４】一方、図７および図８は、本発明の第２の
実施形態を示すもので、インターポーザ２の両面にベア
チップ１を搭載したシングルモジュールを４段重ねたス
タックモジュールを示す。本実施形態においては、ベア
チップ１の同一機能端子の位置がインターポーザ２の表
裏で異なるために８個のベアチップ１からの出力を同タ
イミングでスタックモジュールの外部端子４に出力させ
るには、インターポーザ２内に冗長配線が必要となる
が、同時には動作しない２組のベアチップ１をそれぞれ
インターポーザ２の表裏に分けて搭載することで、冗長
配線無しで４個ずつの出力を同タイミングでスタックモ
ジュールの外部端子４から得ることができる。
実施形態を示すもので、インターポーザ２の両面にベア
チップ１を搭載したシングルモジュールを４段重ねたス
タックモジュールを示す。本実施形態においては、ベア
チップ１の同一機能端子の位置がインターポーザ２の表
裏で異なるために８個のベアチップ１からの出力を同タ
イミングでスタックモジュールの外部端子４に出力させ
るには、インターポーザ２内に冗長配線が必要となる
が、同時には動作しない２組のベアチップ１をそれぞれ
インターポーザ２の表裏に分けて搭載することで、冗長
配線無しで４個ずつの出力を同タイミングでスタックモ
ジュールの外部端子４から得ることができる。
【００１５】
【発明の効果】以上説明したように、本発明の請求項１
ないし請求項６の何れかに記載の積層型半導体装置のス
タック構造によれば、各シングルモジュールからの出力
データが全て同じタイミングでスタックモジュールの外
部端子から出力され、この結果、半導体装置の誤動作を
防止することができるとともに、特に、高速高周波動作
装置の動作タイミング設計が容易になることである。ま
た、スタックモジュール内における出力制御信号の配線
長とベアチップ１らの出力信号の配線長の和がスタック
モジュール内での層に関係なく一定であり、また各層の
ベアチップが全て同一デバイスである限りにおいては、
各ベアチップが出力制御信号を受けてからデータを出力
するまでの時間も同じであるので、スタックモジュール
の制御信号入力端子に出力制御信号が入力されてから出
力信号が出力端子に出力されるまでの時間も、層に関係
無くすべて同じになる。つまり、スタック構造による出
力信号のタイミングのずれを考慮することなく、装置設
計を行う事が可能になる。
ないし請求項６の何れかに記載の積層型半導体装置のス
タック構造によれば、各シングルモジュールからの出力
データが全て同じタイミングでスタックモジュールの外
部端子から出力され、この結果、半導体装置の誤動作を
防止することができるとともに、特に、高速高周波動作
装置の動作タイミング設計が容易になることである。ま
た、スタックモジュール内における出力制御信号の配線
長とベアチップ１らの出力信号の配線長の和がスタック
モジュール内での層に関係なく一定であり、また各層の
ベアチップが全て同一デバイスである限りにおいては、
各ベアチップが出力制御信号を受けてからデータを出力
するまでの時間も同じであるので、スタックモジュール
の制御信号入力端子に出力制御信号が入力されてから出
力信号が出力端子に出力されるまでの時間も、層に関係
無くすべて同じになる。つまり、スタック構造による出
力信号のタイミングのずれを考慮することなく、装置設
計を行う事が可能になる。
【図１】本発明の一実施形態を示す外観斜視図である。
【図２】本発明の一実施形態を示す縦断面図である。
【図３】本発明の一実施形態を示すもので、シングルモ
ジュールの分解斜視図である。
ジュールの分解斜視図である。
【図４】本発明の一実施形態を示すもので、シングルモ
ジュールの縦断面図である。
ジュールの縦断面図である。
【図５】本発明の一実施形態を示すもので、各層におけ
るインターポーザの一部の裏面図である。
るインターポーザの一部の裏面図である。
【図６】本発明の一実施形態を示すもので、信号伝搬経
路を説明するための概略図である。
路を説明するための概略図である。
【図７】本発明の第２の実施形態を示す外観斜視図であ
る。
る。
【図８】本発明の第２の実施形態を示す縦断面図であ
る。
る。
【図９】一従来例を示す外観斜視図である。
【図１０】一従来例を示す縦断面図である。
【図１１】一従来例における信号伝搬経路を説明するた
めの概略図である。
めの概略図である。
１ ベアチップ ２ インターポーザ ３ 入出力端子 ４ 外部端子 ５ バッド ６ マザーボード Ａ 制御信号伝搬路 Ｂ 出力信号伝搬路
Claims (6)
- 【請求項１】 ベアチップを、入出力端子を介してイン
ターポーザに搭載してシングルモジュールを形成し、こ
のシングルモジュールの複数を多層状に積層するととも
に、それぞれのインターポーザに設けられた外部端子を
介して相互に電気的に接続してなる積層型半導体装置の
スタック構造であって、最下層のインターポーザに、各
シングルモジュールに搭載されているベアチップへ出力
制御信号を入力する出力制御信号入力端子と、各ベアチ
ップから出力される出力信号を出力する出力端子とを設
け、上下に位置する外部端子間を電気的に接続すること
により、前記出力制御信号入力端子から最上層に位置さ
せられたインターポーザを経て各ベアチップへ至る制御
信号伝搬路と、各ベアチップと出力端子とを最短距離で
接続する出力信号伝搬路を形成してなることを特徴とす
る積層型半導体装置のスタック構造。 - 【請求項２】 前記外部端子を、ベアチップの実装高さ
よりも高く形成したことを特徴とする請求項１に記載の
積層型半導体装置のスタック構造。 - 【請求項３】 前記ベアチップをインターポーザの両面
に搭載してシングルモジュールを形成してなることを特
徴とする請求項１に記載の積層型半導体装置のスタック
構造。 - 【請求項４】 前記各シングルモジュールの同一面側に
搭載されているベアチップどうしを同時作動させるよう
にしたことを特徴とする請求項３に記載の積層型半導体
装置のスタック構造。 - 【請求項５】 前記外部端子をシングルモジュールの実
装高さよりも高く形成してなることを特徴とする請求項
３または請求項４に記載の積層型半導体装置のスタック
構造。 - 【請求項６】 前記出力制御信号入力端子および出力端
子を介してマザーボードに接続するようにしたことを特
徴とする請求項１ないし請求項５の何れかに記載の積層
型半導体装置のスタック構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24653998A JP3166722B2 (ja) | 1998-08-18 | 1998-08-18 | 積層型半導体装置のスタック構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24653998A JP3166722B2 (ja) | 1998-08-18 | 1998-08-18 | 積層型半導体装置のスタック構造 |
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| Publication Number | Publication Date |
|---|---|
| JP2000068445A true JP2000068445A (ja) | 2000-03-03 |
| JP3166722B2 JP3166722B2 (ja) | 2001-05-14 |
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ID=17149923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24653998A Expired - Fee Related JP3166722B2 (ja) | 1998-08-18 | 1998-08-18 | 積層型半導体装置のスタック構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166722B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110901A (ja) * | 2000-10-03 | 2002-04-12 | Sony Corp | 積層型半導体装置及びその製造方法 |
| KR100368003B1 (ko) * | 2000-09-06 | 2003-01-14 | 학교법인 서강대학교 | 3차원 적층형 전자회로장치 및 그의 제작방법 |
| US6717251B2 (en) * | 2000-09-28 | 2004-04-06 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
-
1998
- 1998-08-18 JP JP24653998A patent/JP3166722B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368003B1 (ko) * | 2000-09-06 | 2003-01-14 | 학교법인 서강대학교 | 3차원 적층형 전자회로장치 및 그의 제작방법 |
| US6717251B2 (en) * | 2000-09-28 | 2004-04-06 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
| JP2002110901A (ja) * | 2000-10-03 | 2002-04-12 | Sony Corp | 積層型半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3166722B2 (ja) | 2001-05-14 |
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