JP4507099B2 - 半導体装置モジュール - Google Patents
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Description
また、本発明の他の観点では、半導体装置モジュールは、配線基板(11)と、前記配線基板(11)上に設けられ、前記配線基板の外部から供給される信号にスタブレスに接続された複数の積層半導体装置(10)とを具備する。前記複数の積層半導体装置(10)の各々は、積層された複数の半導体チップ(14)を具備し、前記複数の積層半導体装置(10)のうち前記信号が最初に供給されるものとしての先頭積層半導体装置の前記複数の半導体チップのうち前記配線基板から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路(27,102,102’,130)が設けられている
ここで、前記複数の積層半導体装置(10)の各々は、積層半導体メモリであり、前記複数の半導体チップはメモリチップであってもよい。
また、前記ダンピングインピーダンス回路(27,102,102’,130)は抵抗回路であってもよいし、キャパシタ回路であってもよい。
また、前記抵抗回路(27,102,102’)は、前記配線基板(11)上に設けられていてもよいし、前記先頭積層半導体装置(10)内に設けられていてもよい。更に、前記抵抗回路(27,102,102’)は、前記先頭積層半導体装置(10)の前記最上位半導体チップ(14−2)内に設けられていてもよい。
この場合、前記抵抗回路(27,102,102’)は、高電位側電源と低電位側電源との間に直列に接続された第1抵抗(105)と第2抵抗(106)とを備え、前記第1抵抗(105)と前記第2抵抗(106)の接続ノードに前記信号の前記伝送経路が接続されていてもよい。
また、前記抵抗回路(27,102,102’)は、高電位側電源に接続された第1と第2のスイッチ(104,109)と、低電位側電源に接続された第3と第4のスイッチ(107,112)と、前記第1と第3のスイッチ(104,107)の間に直列に接続された第1抵抗(105)と第2抵抗(106)と、前記第2と第4のスイッチ(109,112)の間に直列に接続された第3抵抗(110)と第4抵抗(111)とを具備してもよい。前記第1抵抗(105)と前記第2抵抗(106)の接続ノードと前記第3抵抗(110)と前記第4抵抗(111)の接続ノードとに前記信号の前記伝送経路が接続されており、第1制御信号に応答して前記第1と第3のスイッチ(104,107)はオンし、第2制御信号に応答して前記第2と第4のスイッチ(109,112)はオンすることが好ましい。
また、前記ダンピングインピーダンス回路は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタ(130)を具備してもよい。この場合、前記キャパシタ(130)は、前記先頭積層半導体装置(DRAM1)の前記最上位半導体チップ(14−2)内に設けられていることが好ましい。
ここで、前記ダンピングインピーダンス回路(27,102,102’,130)は、抵抗回路(27,102,102’)であってもよく、キャパシタ回路(130)であってもよい。
また、前記複数の半導体チップ(14)のうち最下位に配置される最下位半導体チップ(14−1)は、前記配線基板(12−1,13,12)に実装され、前記信号は、前記最下位半導体チップ以外の前記複数の半導体チップに接続用端子(17)により順番に電気的に接続され、前記抵抗回路(27)は、前記配線基板の前記複数の半導体チップと反対側に設けられていてもよい。
また、前記信号を前記最下位半導体チップに接続する第1配線は、前記抵抗回路(27)に接続されること無く前記特定ボール状接続端子(16)に接続され、前記信号を前記最上位半導体チップ(14−2)に接続する第2配線は、前記抵抗回路(27)を介して前記特定ボール状接続端子(16)に接続されていてもよい。この場合、前記抵抗回路(27)を前記特定ボール状接続端子(16)に接続する第3配線を更に具備してもよい。
前記信号を前記最下位半導体チップ(14−1)に接続する第1配線は、前記抵抗回路(27)を介して前記特定ボール状接続端子(16)に接続され、前記信号を前記最上位半導体チップ(14−2)に接続する第2配線は、前記抵抗回路(27)を介して前記特定ボール状接続端子(16)に接続されてもよい。この場合、前記抵抗回路(27)を前記特定ボール状接続端子(16)に接続する第3配線を更に具備してもよい。
また、前記抵抗回路(102,102’)は、前記最上位半導体チップ(14−2)内に設けられていてもよい。この場合、前記抵抗回路(102,102’)は、高電位側電源と低電位側電源との間に直列に接続された第1抵抗(105)と第2抵抗(106)とを備え、前記第1抵抗(105)と前記第2抵抗(106)の接続ノードに前記信号の前記伝送経路が接続されている。
また、前記抵抗回路(102,102’)は、高電位側電源に接続された第1と第2のスイッチ(104,109)と、低電位側電源に接続された第3と第4のスイッチ(107,112)と、前記第1と第3のスイッチの間に直列に接続された第1抵抗と第2抵抗(105,106)と、前記第2と第4のスイッチの間に直列に接続された第3抵抗と第4抵抗(110,111)とを具備してもよい。前記第1抵抗と前記第2抵抗(105,106)の接続ノードと前記第3抵抗と前記第4抵抗(110,111)の接続ノードとに前記信号の前記伝送経路が接続されており、第1制御信号に応答して前記第1と第3のスイッチ(104,107)はオンし、第2制御信号に応答して前記第2と第4のスイッチ(109,112)はオンする。
また、前記ダンピングインピーダンス回路(27,102,102’,130)は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタ(130)を具備してもよい。この場合、前記キャパシタ(130)は、前記最上位半導体チップ(14−2)内に設けられていてもよい。
図3は、本発明の第1実施形態に係る積層メモリの構成を示す断面図である。図3(a)に示されるように、積層メモリでは、BGA(Ball Grid Array)のパッケージ端子16メモリモジュール基板(PCB)11上に積層メモリ(stacked memory)10が搭載されている。こうして、積層メモリ10は、パッケージ端子16を介してメモリモジュール基板11と電気的に接続されている。積層メモリ10では、パッケージ基板12−1上に搭載されたメモリチップ14−1上に、メモリチップ14−2が搭載されたパッケージ基板12−2が設けられている。メモリチップ14−1はパッケージ基板12−1と電気的に接続されており、メモリチップ14−2はパッケージ基板12−2と電気的に接続されている。パッケージ基板12−1と12−2の各々は、絶縁層が上側信号層と下側グランド層で挟まれたメタル2層構造を有している。パッケージ基板12−1と12−2の各々の表面配線については後述する。パッケージ基板12−1と12−2は、それらの端部に設けられた接続ボール17を介して電気的に接続されている。ここでは基板12−1と12−2間の接続は、接続ボール17を介して行われているが、電気的に接続されていれば他の接続方法によるものであってもよい。
図4(a)に示されるように、パッケージ基板12−1の信号層は、破線により示される配線領域34とそれ以外の領域とを有している。パッケージ基板12−1の信号層の端部には列状に、パッケージ基板12−2に接続される接続ボール17が配置されている。接続ボール17の一部は配線領域34に含まれている。配線信号領域34には、一筆書き配線(スタブレス(stubless)配線)されることが望ましいコマンド・アドレス信号、クロック信号が配線される。ここで、スタブレス配線とは全くスタブが存在しない配線ではなく、以下に説明する小さいスタブを除いてスタブが存在しない配線である。また、配線信号領域34では、ボール端子16に接続されるビアからメモリチップ14−1のチップパッド18−1まで信号線Aが配線されている。また、抵抗器27(図4(b))に接続されるビア24から接続ボール17まで信号線Bが配線されている。また、スタブレス配線とは限らないデータ信号線36などの信号線が配線領域34外の領域で配線されている。
こうして、グランド層のボール端子16は、引出し線37により抵抗器27の一方の端子に接続され、抵抗器27の他方の端子は、ビア24を介してパッケージ基板12−1の信号層の信号線Bに接続されている。信号線Aはボール端子16と下段メモリチップ14のチップパッド(電極)列18の1つのチップパッド18−1を接続している。こうして、メモリモジュール基板11からメモリチップ14に信号が供給される。
図5(a)に示されるように、パッケージ基板12−2の信号層は、パッケージ基板12−1の領域34に対応する領域34’と、その他の領域とを有している。パッケージ基板12−2の信号層の領域34’には、接続ボール17に接続されるビアとチップパッド18−2とを接続する信号線Cが配線される。信号線Cはスタブレス配線が望ましいコマンド・アドレス信号やクロック信号のための配線である。また、信号層の領域34’以外の領域にはデータ信号を伝送するデータ信号配線36も配線される。
図5(b)に示されるように、パッケージ基板12−2のグランド層は、接続ボール17周辺とチップパッド18−2周辺との開口部35を除き、ほぼ全面がグランドプレーン38となっている。
図9(a)、(b)は、図7に示される構成を有する高速伝送メモリモジュールにおいて、搭載される積層メモリのうちDRAM1のみ本発明による積層メモリ10が搭載され、他の積層メモリには従来の積層メモリが使用される場合のシミュレーション波形を示した図である。図9(a)は、上段メモリチップ14−2における波形、図9(b)は下段メモリチップ14−1における波形を示す図である。DRAM1において大きなリンキングが無くなり、図8(a),(b)に比較し波形が改善されていることがわかる。
図10(a)、(b)は、図7に示される構成を有する高速伝送メモリモジュールにおいて、搭載される全ての積層メモリに本発明による積層メモリ10が使用される場合のシミュレーション波形を示した図である。図10(a)は、積層メモリ10の上段メモリチップ14−2における波形、図10(b)は下段メモリチップ14−1における波形を示す図である。全てのメモリチップ14において波形が改善されていることが判る。
さらに、パッケージ基板内に抵抗を搭載することにより、メモリモジュール基板上に抵抗器を配置する必要がなくなる。これにより、積層型でない標準的な平置きパッケージであるプレーナパッケージ用のメモリモジュールと設計互換性を保つことができる。したがって、メモリモジュール基板11の配線の自由度を損なうことがないというメリットもある。
なお、以上の説明では主にスタブレス配線における効果について説明したが、ポイントトゥポイント配線においても効果があることは言うまでもない。
また、上記の例では、積層半導体装置としての積層メモリについて、2つのチップが存在する例が説明されたが、3つ以上のチップが存在してもよい。その場合、チップ14−1は最下位チップとして、チップ14−2は最上位チップとして考えればよい。最上位チップと最下位チップの間のチップは、必要により、最上位チップと同様にダンピング抵抗(インピーダンス)を設ければよい。これは以下の実施形態においても同様である。
図14(a),(b)は、全ての積層メモリ10に本発明による積層メモリ10が適用される場合のシミュレーション波形を示した図である。図14(a)は、積層メモリ10の上段メモリチップ14−2における波形、図14(b)は下段メモリチップ14−1における波形を示す図である。全てのメモリチップ14において波形が改善されていることが判る。
また、パッケージ基板内に抵抗を搭載することにより、メモリモジュール基板11上に抵抗器を配置する必要がない。そのため、積層型でない標準的な平置きパッケージであるプレーナパッケージ用のメモリモジュールと設計互換性を保つことができる。したがって、モジュール基板上の配線の自由度を損なうことがないというメリットもある。
なお、以上の説明では主にスタブレス配線における効果について説明したが、ポイントトゥポイント配線においても効果があることは言うまでもない。
このように、抵抗器27は、下段パッケージ基板12−1の接続ボール17と反対側に設置される。これによりメモリチップ14が小型化した場合にもパッケージ基板12上に占有面積をとらずに抵抗器27を設置することができ、積層メモリ10の小型化が実現できる。
メモリモジュール基板11上に配線される信号線22は、BGA構造のボール端子16とビア24を介してパッケージ基板12−1の信号層の信号線Aと信号線Bに接続されている。短い信号線Aは、メモリチップ14−1のチップパッド18−1に接続されている。また、信号線Bは、接続ボール17を介してパッケージ基板12−2の信号層の信号線Cに接続される。信号線Cは、メモリチップ14−2のチップパッド18−2に接続される。
メモリチップ14−2の内部に形成された終端抵抗回路102では、抵抗105と106が高電位側電源と低電位側電源の間に直列に接続されている。抵抗105と106の抵抗値は、等しくてもよいし、異なっていてもよい。抵抗105と106の接続ノードは、信号線Cに接続されている。こうしてテブナン終端回路が形成されている。この例では、終端抵抗回路102はメモリチップ14−2内に形成されているが、図22に示される積層メモリように、メモリチップ14−2の外部に、例えば、パッケージ基板12−2の上に形成されてもよい。また、図7に示されるメモリモジュールの場合には、全ての積層メモリ10に終端抵抗回路102を設けてもよいが、先頭の積層メモリ10としてのDRAM1に終端抵抗回路102を設ければ十分である。
これによりパッケージ基板12に抵抗を搭載しなくとも上段メモリチップ14−2の終端抵抗回路102,102’の抵抗が配線B+Cでの信号反射を緩和するので信号波形のリンギングを防止できる。尚、上記と同様に、図7に示されるメモリモジュールの場合には、全ての積層メモリ10に終端抵抗回路102を設けてもよいが、先頭の積層メモリ10としてのDRAM1に終端抵抗回路102を設ければ十分である。
キャパシタ122は2pF程度の容量を有し、配線B+Cでの信号反射に対してダンピングインピーダンスとして作用し、信号波形のリンギングを防止する。尚、キャパシタ130は全ての積層メモリ10に設けてもよいが、先頭の積層メモリ10としてのDRAM1に設ければ十分である。
また、第10実施形態では、キャパシタ130が上段メモリチップ14−2の内部に形成されているが、異なる場所にキャパシタがもうけられてもよい。例えば、図示しないが、上段メモリチップ14−2の外部の入力端にもうけられてよいことは、当業者には明らかであろう。
11 メモリモジュール基板
12、12−1、12−2 パッケージ基板
13 フレキシブルテープ基板
14、14−1、14−2 メモリチップ
16 ボール端子
17 接続用ボール
18、18−1、18−2 チップパッド
21、21−1、21−2 グランド層
22 外部配線
24、24−1、24−2 ビア
25 ビア
27 抵抗器
28 ボンディング用ランド
30 バス配線
31 コントローラ
32 終端回路
34 スタブレス配線信号領域
35 開口部
36 データ信号配線
37 引き出し線
38 グランドプレーン
41、41−1、41−2 ランド
50 印刷抵抗
51 抵抗体
52 電極
53 配線パターン
54 基板
105〜111 抵抗
130 キャパシタ
Claims (12)
- 配線基板と、
前記配線基板上に設けられ、信号を出力する回路と、
前記配線基板上に設けられ、前記信号にスタブレスに接続された複数の積層半導体装置と
を具備し、
前記複数の積層半導体装置の各々は、積層された複数の半導体チップを具備し、
前記複数の積層半導体装置のうち前記信号が最初に供給されるものとしての先頭積層半導体装置の前記複数の半導体チップのうち前記配線基板から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路が設けられている
半導体装置モジュール。 - 配線基板と、
前記配線基板上に設けられ、前記配線基板の外部から供給される信号にスタブレスに接続された複数の積層半導体装置と
を具備し、
前記複数の積層半導体装置の各々は、積層された複数の半導体チップを具備し、
前記複数の積層半導体装置のうち前記信号が最初に供給されるものとしての先頭積層半導体装置の前記複数の半導体チップのうち前記配線基板から最も遠いものとしての最上位半導体チップのための前記信号の伝送経路にダンピングインピーダンス回路が設けられている
半導体装置モジュール。 - 請求項1又は2に記載の半導体装置モジュールにおいて、
前記複数の積層半導体装置の各々は、積層半導体メモリであり、
前記複数の半導体チップはメモリチップである
半導体装置モジュール。 - 請求項1乃至3のいずれかに記載の半導体装置モジュールにおいて、
前記ダンピングインピーダンス回路は抵抗回路である
半導体装置モジュール。 - 請求項1乃至3のいずれかに記載の半導体装置モジュールにおいて、
前記ダンピングインピーダンス回路はキャパシタ回路である
半導体装置モジュール。 - 請求項4に記載の半導体装置モジュールにおいて、
前記抵抗回路は、前記配線基板上に設けられている
半導体装置モジュール。 - 請求項4に記載の半導体装置モジュールにおいて、
前記抵抗回路は、前記先頭積層半導体装置内に設けられている
半導体装置モジュール。 - 請求項4に記載の半導体装置モジュールにおいて、
前記抵抗回路は、前記先頭積層半導体装置の前記最上位半導体チップ内に設けられている
半導体装置モジュール。 - 請求項7又は8に記載の半導体装置モジュールにおいて、
前記抵抗回路は、高電位側電源と低電位側電源との間に直列に接続された第1抵抗と第2抵抗とを備え、
前記第1抵抗と前記第2抵抗の接続ノードに前記信号の前記伝送経路が接続されている
半導体装置モジュール。 - 請求項7又は8に記載の半導体装置モジュールにおいて、
前記抵抗回路は、
高電位側電源に接続された第1と第2のスイッチと、
低電位側電源に接続された第3と第4のスイッチと、
前記第1と第3のスイッチの間に直列に接続された第1抵抗と第2抵抗と、
前記第2と第4のスイッチの間に直列に接続された第3抵抗と第4抵抗と
を具備し、
前記第1抵抗と前記第2抵抗の接続ノードと前記第3抵抗と前記第4抵抗の接続ノードとに前記信号の前記伝送経路が接続されており、
第1制御信号に応答して前記第1と第3のスイッチはオンし、第2制御信号に応答して前記第2と第4のスイッチはオンする
半導体装置モジュール。 - 請求項5に記載の半導体装置モジュールにおいて、
前記ダンピングインピーダンス回路は、キャパシタである前記信号の前記伝送経路と低電位側電源の間に接続されたキャパシタを具備する
半導体装置モジュール。 - 請求項11に記載の半導体装置モジュールにおいて、
前記キャパシタは、前記先頭積層半導体装置の前記最上位半導体チップ内に設けられている
半導体装置モジュール。
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