JPH06342875A

JPH06342875A - 集積回路装置

Info

Publication number: JPH06342875A
Application number: JP6067126A
Authority: JP
Inventors: Hayashi Matsunaga; 速松永; Masao Iwata; 雅男岩田; Yoshikazu Suehiro; 芳和末廣; Hideo Kurokawa; 英夫黒川; Izumi Okamoto; 泉岡本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-04-05
Filing date: 1994-04-05
Publication date: 1994-12-13
Anticipated expiration: 2016-01-09
Also published as: JP3123338B2

Abstract

(57)【要約】【目的】同一構造のモジュールまたはＴＡＢパッケー
ジを用いて、多階層化された半導体集積回路が容易に得
られることを目的とする。【構成】複数のメモリＩＣチップが実装されたモジュ
ールを２つスタックして、モジュールユニットを構成す
る。さらに、マザーボード上にそのモジュールユニット
を複数実装することによって、多階層半導体集積回路装
置を得る。またモジュールの１つとして、不良チップの
機能を代替するためのＩＣチップをあらかじめ実装した
ものを備える。あるいは、モジュールユニットの代わり
に、マザーボード上の複数個のＴＡＢパッケージを多階
層に実装して、ＴＡＢパッケージのそれぞれのアウター
リードとマザーボード上の端子パッドとを、１対１に対
応させて接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体ＩＣチップや電
子部品を高密度に実装した集積回路装置に関する。

【０００２】

【従来の技術】近年、電子機器の小形化にともなって、
その中で使用される集積メモリ回路に対して、高集積化
および高密度実装化が要求されている。半導体ＩＣチッ
プや電子部品を集積した半導体集積回路装置は、現在、
さまざまな電子回路装置において使用されている。従来
の半導体集積回路装置では、樹脂モールドによって形成
されたプラスチックパッケージ構造のＩＣチップが、プ
リント配線基板（以下、「配線基板」と記す）上に平面
的に実装されている。それぞれのＩＣチップと配線基板
との接続は、半田付けによって行われることが多い。

【０００３】

【発明が解決しようとする課題】しかしながら、従来技
術の平面実装タイプの集積メモリ回路には、以下に示す
ような課題を有していた。

【０００４】（１）ＣＰＵの性能向上にともなって、
主記憶回路のメモリ容量の拡大が必要である。同じ性能
のメモリＩＣを使用してメモリ容量を２倍にするために
は、使用されるメモリＩＣの数も２倍になるが、従来の
平面実装タイブの集積メモリ回路では、実装に必要な配
線基板面積も同時に２倍またはそれ以上増加する。この
結果、集積メモリ回路を備える電子回路装置の小形化が
進まなくなる。

【０００５】（２）上記の（１）のような配線基板面
積の拡大は、配線基板の面積あたりの単価が高いため
に、集積メモリ装置のコスト増加を招く。さらに、配線
基板上での配線が長くなるため、配線インピーダンスが
増加する。その結果、信号波形の変形など伝送特性の劣
化や高周波信号に対する応答特性の劣化などの問題が生
じる。

【０００６】（３）端子間隔を狭ピッチ化してパッケ
ージ面積を小形化したメモリＩＣを使用すれば、実装に
必要な配線基板面積の増加をある程度まで抑制すること
ができる。しかし、狭端子ピッチ化されたメモリＩＣに
対しては従来の実装技術が使用できず、実装技術の高度
化が必要になるという新たな問題点が発生する。

【０００７】上記のような従来技術の平面実装タイプの
集積メモリ回路の問題点を克服するために、複数のメモ
リＩＣチップを多階層に積層して実装する多階層集積メ
モリ回路が、例えば特公平５−１４４２７号や米国特許
第４,９８２,２６５号に開示されている。これらの多階
層集積メモリ回路では、各階層のメモリＩＣチップのい
ずれかを選択的にアクセスするための信号が入力される
リード端子（以下、「選択端子」と記す）は、階層毎に
端子形状や位置を異なるものにして、それぞれ独立して
配線基板に接続される。一方、電源端子や接地端子など
各階層のメモリＩＣチップに対して同じ機能を有する信
号が入力される端子（以下、「共通端子」と記す）は、
半田付けなどによってお互いに接続されて配線基板上の
同一のパッドに接続される。

【０００８】しかし、上記のようなリード端子の接続構
造を有する従来技術の多階層集積メモリ回路では、以下
のような課題を有していた。

【０００９】（１）共通端子については、各階層のメ
モリＩＣチップのリード端子を直接半田付けするので、
接続部分の機械的強度が十分ではない。また、十分な接
続面積が確保できないので、接触抵抗などの点から電気
的に不安定になることがある。

【００１０】（２）各階層のメモリＩＣチップの共通
端子をすべて一緒に半田付けするので、いずれかの階層
のメモリＩＣチップに欠陥があってリペア作業が必要に
なった場合、リペア対象が１階層であっても全階層を一
度取り外さなければならない。

【００１１】特開平４−２６１５２号は、以上の問題を
解決する目的で、異なった形状を有する多階層集積メモ
リ回路を開示している。この多階層集積メモリ回路で
は、多階層化されるそれぞれのメモリＩＣについて、お
互いのリード端子が重ならないように、各ＩＣの端子を
異なった位置に形成している。すなわち、各ＩＣの外周
辺の一部ずつにのみリード端子を設けることにより、多
階層化しても、各階層のリード端子を重ねることなくす
べての端子を独立に配線基板に接続することができる。
このような構造にすることによって、ある特定の階層の
メモリＩＣのみを取り外すことが可能になり、リペア作
業の効率が向上する。

【００１２】しかし、この構造では、端子間隔を狭ピッ
チ化しない限り、各ＩＣの端子数は従来のものより少な
くならなければならず、機能的に制約される場合があ
る。

【００１３】本発明は、上述のような従来技術の課題を
解決するためになされたものであり、（１）多階層化に
よって、高密度実装化される、（２）信号伝送特性や高
周波特性の劣化が防止できる、（３）搭載されている半
導体素子の故障や不良によるリペア作業効率が改善され
る、（４）入出力されるデータ信号のビット幅を容易に
選択できる、という特徴を有する集積回路装置を提供す
ることを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の集積回路装置は、マザーボード上に少なく
とも１つ以上のモジュールユニットが実装された集積回
路装置において、前記モジュールユニットはスタックさ
れた上層モジュールおよび下層モジュールを含み、前記
モジュールのそれぞれは第１および第２の面を有し前記
第１および第２の面の少なくとも一方の面に複数の半導
体素子が実装された基板と、前記基板の外周辺のうちの
１辺に沿って配置された前記複数の半導体素子に対して
信号を入出力する第１の端子列と、前記基板の外周辺の
うちの前記第１の端子列に相対する１辺に沿って配置さ
れた前記複数の半導体素子に接続されていない第２の端
子列と、を備えた構成としたものである。

【００１５】また、マザーボード上に少なくとも１つ以
上のモジュールユニット部を備える多階層半導体集積回
路装置であって、前記モジュールユニット部は複数のＴ
ＡＢパッケージがスタックされた多階層構造を備えてお
り、前記ＴＡＢパッケージのそれぞれは、四辺形で絶縁
性のフィルム状枠体と、前記フィルム状枠体の内側に向
かって設けられたインナーリードと、前記インナーリー
ドに電気的に接続して、かつ前記フィルム状枠体の少な
くとも一辺に沿って前記フィルム状枠体から外側に突出
するように設けられたアウターリードと、前記インナー
リードによって保持され、かつ前記インナーリードに電
気的に接続した半導体素子と、を備えた構成としたもの
である。

【００１６】

【作用】この構成によって、電子回路装置の実装はマザ
ーボードに取り付けたカードエッジコネクタを挿入接続
するだけでよく、半田付けの工程が不要となる。

【００１７】また限られた面積の電子回路装置に実装す
るモジュールユニットは、モジュールを回路規模に応じ
て積み重ねることができるので高密度実装が実現でき、
配線長が長くなることによる信号の伝送特性の劣化や、
高周波特性が劣化することがなくなる。

【００１８】

【実施例】以下に、実施例を参照して、本発明を説明す
る。以下の説明では、本発明をメモリ回路に適用し、本
発明の多階層半導体集積回路装置を多階層集積メモリ回
路として説明する。

【００１９】（実施例１）図１は、本発明の第１の実施
例における多階層集積メモリ回路を実装したモジュール
ボード８の斜視図である。

【００２０】本発明の集積メモリ回路では、複数の半導
体素子を備えたモジュールを利用して、回路の高集積化
および高密度実装化を実現する。具体的には、２つのモ
ジュールを準備し、そのうちの一方を第１のモジュール
３、もう一方を第２のモジュール４とする。そして、第
２のモジュール４の上に第１のモジュール３を積層し
て、モジュールユニット２を構成する。図１の例では、
９つのモジュールユニット２が銅張り積層配線基板１
（以下、「配線基板」と記す）の上に実装されて、モジ
ュールボード８を構成している。モジュールボード８の
大きさは、典型的には１０７．９５ｍｍ×２４．５ｍｍ
である。また、第１および第２のモジュール３および４
の大きさは、典型的には１１ｍｍ×１６ｍｍである。

【００２１】第２のモジュール４には、ガルウイング型
リード端子６が形成されて、配線基板１に電気的に接続
されている。また、第１のモジュール３には、コ状の形
状を有する角型リード端子５が形成されて、第２のモジ
ュール４のガルウイング型リード端子に電気的に接続さ
れている。これによって、第１および第２のモジュール
３および４は、どちらも配線基板１に電気的に接続され
る。なお、後に詳述するように、第１および第２のモジ
ュール３および４は、リード端子の形状がガルウイング
型であるかあるいは角型であるかという点を除いて、同
一の構造を有している。

【００２２】多階層構造の上層部に実装される第１のモ
ジュール３のリード端子を角型とすることで、本発明の
多階層集積メモリ回路では、各モジュールのリード端子
間の接続面積を十分に確保できる。これによって、リー
ド端子の接続部の機械的強度や電気的安定性を確保する
ことができる。さらに、リード端子間の接続面積を増や
したい場合には、簡単な設計変更のみで容易に実現でき
る。

【００２３】モジュールボード８は、カードエッジコネ
クタの雄型接続部７を有していることが好ましい。各モ
ジュールボード８がそのようなカードエッジコネクタの
雄型接続部７を有し、これらのモジュールボード８を装
着すべき電子機器に、相対するカードエッジコネクタの
雌型接続部を多数設けたマザーボードを設ければ、カー
ドエッジコネクタの挿抜のみで、メモリ容量の増減を容
易に行うことができる。

【００２４】なお、図１に示す例では、各モジュールユ
ニット２のガルウイング型リード端子６および角型リー
ド端子５列は、カードエッジコネクタの雄型接続部７の
端子列と平行になるように配列している。しかし、この
ような方向に限られるものではない。

【００２５】次に、図２を参照して、第１および第２の
モジュール３および４（以下、総称的に「モジュール１
０」と記す）の構造を説明する。

【００２６】各モジュール１０は、四辺形の絶縁性の枠
体１６の中に、配線基板であるモジュール基板１１を有
している。モジュール基板１１の上には、複数のメモリ
ＩＣチップ１２、および複数の表面実装型チップコンデ
ンサ１３（以下、「チップコンデンサ」と記す）が実装
されている。

【００２７】実装されているメモリＩＣチップ１２およ
びチップコンデンサ１３と外部回路との電気的接続は、
複数のリード端子１４を平行に配置したリード端子列１
５によって行われる。リード端子列１５は、枠体１６の
相対する外周辺上に、枠体１６を貫通してモジュール１
０の内部および外部に突出するように形成されている。
各リード端子１４は、枠体１６によって保持されてい
る。リード端子１４のうち、枠体１６の内部に突出して
いる部分がインナーリード１４ａ、枠体１６の外部に突
出している部分がアウターリード１４ｂである。

【００２８】先に述べたように、第１のモジュール３と
第２のモジュール４とでは、リード端子列１５の形状の
みが異なる。すなわち、第１のモジュール３ではリード
端子列１５が角型に、一方、第２のモジュール４ではガ
ルウイング型に成形される。

【００２９】メモリＩＣチップ１２は、例えば、メモリ
ＩＣチップ１２上の電極パッド（図示せず）にバンプを
形成し、そのバンプとモジュール基板１１の配線パター
ン（図示せず）とをフェイスダウンボンディングするこ
とによって実装される。あるいは、メモリＩＣチップ１
２をモジュール基板１１にダイボンディングして、メモ
リＩＣチップ１２上の電極パッドとモジュール基板１１
の配線パターンとをワイヤボンディングによって接続し
てもよい。

【００３０】図２に示す実施例では、メモリＩＣチップ
１２は、お互いに隣りあうチップの長辺と短辺とが隣接
するように配置されて、モジュール基板１１上の正方形
状の領域内に実装されている。４つのチップコンデンサ
１３は、そのように配置されたメモリＩＣチップ１２の
中央部分に生じる正方形の領域に、同様な配置で実装さ
れている。これらのチップコンデンサ１３は、それぞれ
のメモリＩＣチップ１２に接続する電源ラインと接地ラ
インとの間に各１つずつ接続される。メモリＩＣチップ
１２とチップコンデンサ１３とをモジュール１０に以上
のように配置して実装することによって、実装空間を節
約した高密度実装が可能になる。

【００３１】次に、図３を参照して、モジュール１０の
回路を説明する。本実施例では、モジュール１０に実装
される４つのメモリＩＣチップとして、４つの４Ｍｂｉ
ｔのＤＲＡＭ１２０〜１２３（以下、「ＤＲＡＭ＃０〜
＃３」と記す）を使用する。したがって、１つのモジュ
ール１０は、計１６Ｍｂｉｔの記憶容量を有することに
なる。

【００３２】これらのＤＲＡＭ＃０〜＃３に対して、ア
ドレス信号を与えるアドレスバス（Ａ０〜Ａ１０）２１
およびデータ書き込み信号（ライトイネーブル信号）を
与える／ＷＥ信号ライン２８は、共通に接続される。な
お、図３には図示していないが、電源ラインおよび接地
ラインも、各ＤＲＡＭ＃０〜＃３に共通に接続される。
また、図１および図２に示したチップコンデンサ１３
（図３には図示せず）は、サージ吸収などの目的のため
に電源ラインと接地ラインの間に接続される。

【００３３】列アドレスストローブ信号を与える配線と
して、ＤＲＡＭ＃０および＃１に接続されている／ＲＡ
Ｓ０ライン２２、およびＤＲＡＭ＃２および＃３に接続
されている／ＲＡＳ１ライン２３がある。各ＤＲＡＭに
行アドレスストローブ信号を与える／ＣＡＳ０〜／ＣＡ
Ｓ３ライン２４〜２７、および各ＤＲＡＭからデータの
入出力を行うデータバス（Ｄ０〜Ｄ３）２９〜３２は、
各ＤＲＡＭ＃０〜＃３に１本ずつ接続される。なお、各
データバス（Ｄ０〜Ｄ３）２９〜３２からは、データが
１ｂｉｔずつ入出力される。

【００３４】このような回路構成を有するモジュール１
０では、列および行アドレスストローブ信号ライン（／
ＲＡＳ０、／ＲＡＳ１、／ＣＡＳ０〜／ＣＡＳ３）を適
宜組み合わせて信号を入力することによって、入出力デ
ータのｂｉｔ幅を１ｂｉｔ単位、２ｂｉｔ単位および４
ｂｉｔ単位と設定することができる。

【００３５】例えば、すべての列および行アドレススト
ローブ信号ライン（／ＲＡＳ０、／ＲＡＳ１、／ＣＡＳ
０〜／ＣＡＳ３）を短絡せず、それぞれに独立の信号を
与えれば、各ＤＲＡＭ＃０〜＃３中のデータバスＤ０〜
Ｄ３から１ｂｉｔ単位でデータが入出力される。一方、
／ＣＡＳ０〜／ＣＡＳ３信号ラインをすべてモジュール
１０の外で短絡し、／ＲＡＳ０および／ＲＡＳ１信号ラ
インを独立させておくと、データバスＤ０とＤ１との組
合せ、およびＤ２とＤ３との組合せを単位にして、２ｂ
ｉｔ単位でデータを入出力することができる。さらに、
／ＲＡＳ０、／ＲＡＳ１および／ＣＡＳ０〜／ＣＡＳ３
信号ラインをすべてモジュール外で短絡すると、データ
バスＤ０〜Ｄ３の組合せを単位にして、４ｂｉｔ単位で
データが入出力される。

【００３６】次に、図４を参照して、モジュール１０の
リード端子列１５の信号の割付方法を説明する。

【００３７】すでに説明したように、各モジュール１０
は、相対する外周辺に沿って２つのリード端子列１５ａ
および１５ｂを有する。このうちの一方、例えば図４の
左側のリード端子列１５ｂの端子は、モジュール１０を
構成する回路の信号が割り付けられていないノンコネク
ト端子（以下、「ＮＣ端子」と記す）から構成されてい
る。もう一方のリード端子列１５ａの各端子には、実際
に信号が割り付けられる。その割付は、例えば、一方の
端から他の端へ順に、接地ライン端子２０ａ、アドレス
バス（Ａ０〜Ａ１０）端子２１ａ、列アドレスストロー
ブ信号ライン（／ＲＡＳ０および／ＲＡＳ１）端子２２
および２３、行アドレスストローブ信号ライン（／ＣＡ
Ｓ０〜／ＣＡＳ３）端子２４ａ〜２７ａ、ライトイネー
ブル信号ライン（／ＷＥ）端子２８ａ、データバス（Ｄ
０〜Ｄ３）端子２９ａ〜３２ａ、および電源ライン端子
３３ａとなる。

【００３８】実際の実装にあたっては、リード端子列１
５ａおよび１５ｂに以上のように信号を割り付けた同一
構造のモジュール１０を、２つ用意する。それら２つの
モジュールの一方では、リード端子列１５ａおよび１５
ｂを角型に成形して、第１のモジュール３とする。ま
た、もう一方のモジュールでは、リード端子列１５ａお
よび１５ｂをガルウイング型に成形して、第２のモジュ
ール４とする。

【００３９】そして、第２のモジュール４のＮＣ端子側
のリード端子列１５ｂの上に、第１のモジュール３の信
号割付側の端子列１５ａが配置されるように、第１のモ
ジュール３を１８０°回転させる。こうして、第１およ
び第２のモジュール３および４は積み重ねて、リード端
子列１５ａおよび１５ｂの中の相対する位置にある各リ
ード端子同士を半田付けによって接続して、図１に示し
たモジュールユニット２を形成する。モジュールユニッ
ト２は、その後に配線基板１の上に実装される。

【００４０】すでに説明したように、本実施例で使用す
るモジュール１０では、列および行アドレスストローブ
信号ライン（／ＲＡＳ０、／ＲＡＳ１、／ＣＡＳ０〜／
ＣＡＳ３）を適宜短絡して組み合わせて、それぞれの組
合せに対して信号を入力することによって、入出力デー
タのｂｉｔ幅を１ｂｉｔ単位、２ｂｉｔ単位、あるいは
４ｂｉｔ単位というように設定することができる。２つ
のモジュール１０を積層して形成したモジューユニット
２に対して、同じ様に信号ラインの短絡を行えば、デー
タを１〜８ｂｉｔ単位で入出力することが可能になる。

【００４１】例えば、１ｂｉｔ単位でデータの入出力を
行うためには、第１および第２のモジュール３および４
のすべての／ＲＡＳ信号ライン端子および／ＣＡＳ信号
ライン端子を独立させて、独立の信号を与えればよい。

【００４２】また、２ｂｉｔ単位でデータを入出力する
ためには、第１および第２のモジュール３および４の対
応するアドレスバス（Ａ０〜Ａ１０）端子同士（例え
ば、第１のモジュール３のＡ０バス端子と第２のモジュ
ール４のＡ０バス端子）をそれぞれモジュール１０の外
で短絡して、他の端子を独立に扱う。この場合には、第
１のモジュール３および第２のモジュール４の対応する
バスライン（例えば、双方のＤ０バス同士）で構成され
る組合せが、データ入出力の単位になる。一方、第１の
モジュール３の／ＣＡＳ信号ライン端子をモジュールの
外で短絡し、第２のモジュール４の／ＣＡＳ信号ライン
端子をモジュール外で短絡して、他の端子を独立に扱っ
ても、２ｂｉｔ単位のデータの入出力が可能になる。こ
の場合には、第１のモジュール３のＤ０バスとＤ１バ
ス、Ｄ２バスとＤ３バス、第２のモジュール４のＤ０バ
スとＤ１バス、Ｄ２バスとＤ３バスで構成される組合せ
が、データ入出力の単位になる。

【００４３】４ｂｉｔ単位でデータを入出力するために
は、以下のような端子を接続する。第１および第２のモ
ジュール３および４の対応するアドレスバス（Ａ０〜Ａ
１０）端子同士（例えば、第１のモジュール３のＡ０バ
ス端子と第２のモジュール４のＡ０バス端子）をそれぞ
れモジュール１０の外で短絡するとともに、第１のモジ
ュール３の／ＣＡＳ信号ライン端子グループ、および／
ＲＡＳ信号ライン端子グループ、第２のモジュール４の
／ＣＡＳ信号ライン端子グループ、および／ＲＡＳ信号
ライン端子グループを、それぞれのグループ毎にモジュ
ールの外で短絡する。そして、各グループ毎に、独立の
信号を与えればよい。この場合、第１のモジュール３の
Ｄ０〜Ｄ３バスの組合せ、および第２のモジュール４の
Ｄ０〜Ｄ３バスの組合せが、それぞれデータ入出力の単
位である。

【００４４】あるいは、第１および第２のモジュール３
および４の対応するアドレスバス（Ａ０〜Ａ１０）端子
同士をそれぞれモジュール１０の外で短絡するととも
に、第１のモジュール３の／ＣＡＳ信号ライン端子グル
ープ、第２のモジュール４の／ＣＡＳ信号ライン端子グ
ループを各グループ毎に短絡して、残りの端子を独立に
扱ってもよい。これによって、第１のモジュール３のＤ
０およびＤ１ならびに第２のモジュール４のＤ０および
Ｄ１の計４つのバスの組合せ、および残りの４つのバス
の組合せをそれぞれ単位として、４ｂｉｔ単位でデータ
の入出力を行うことができる。

【００４５】さらに、８ｂｉｔ単位でデータを入出力す
るためには、第１および第２のモジュール３および４の
アドレスバスＡ０〜Ａ１０の対応する端子同士をそれぞ
れモジュール外で短絡するとともに、第１のモジュール
３の／ＣＡＳ信号ライン端子グループ、第２のモジュー
ル４の／ＣＡＳ信号ライン端子グループ、および第１お
よび第２のモジュール３および４のすべての／ＲＡＳ信
号ライン端子グループを、それぞれのグループ毎にモジ
ュールの外で短絡する。各グループに独立の信号を与え
れば、第１および第２のモジュール３および４のすべて
のデータバスの８つの端子で構成される８ｂｉｔの組合
せが、データ入出力の単位である。

【００４６】次に、図５を参照して、モジュールユニッ
ト２のリード端子列１５の周辺回路を説明する。図５
は、８ｂｉｔ単位でデータの入出力ができるように配線
した場合の回路図である。

【００４７】図５に示されるモジュールユニット２は、
図２〜図４で説明した構造、回路およびリード端子配列
を有する第１のモジュール３と第２のモジュール４とを
積層して構成したものである。すでに説明したように、
第１および第２のモジュール３および４は、それぞれ１
６Ｍｂｉｔの記憶容量を有するので、モジュールユニッ
ト２全体では計３２ｂｉｔの記憶容量を有する。

【００４８】図３にて説明したように、それぞれのモジ
ュール３および４には、アドレスバスＡ０〜Ａ１０、デ
ータバスＤ０〜Ｄ３、ならびに／ＷＥ、／ＲＡＳ０、／
ＲＡＳ１および／ＣＡＳ０〜／ＣＡＳ３の各信号ライン
が接続される。

【００４９】このうち、アドレスバス３６、／ＷＥ信号
ライン４３、および各／ＣＡＳ信号ライン３９〜４２
は、それぞれモジュールユニット２の外で短絡され、第
１および第２のモジュール３および４の相対する端子に
それぞれ同じ信号を与えるように配線されている。ま
た、第１のモジュール３の２つの／ＲＡＳ信号ライン、
および第２のモジュール４の２つの／ＲＡＳ信号ライン
は、それぞれがモジュールユニット２の外で短絡され、
第１のモジュール３に１つの／ＲＡＳ信号を与える／Ｒ
ＡＳ０ｍ信号ライン３７および第２のモジュール４に１
つの／ＲＡＳ信号を与える／ＲＡＳ１ｍ信号ライン３８
を構成している。

【００５０】一方、データバスに関しては、第１のモジ
ュール３および第２のモジュール４毎のそれぞれについ
て、データバスＤ０〜Ｄ３で構成する４ｂｉｔ幅のデー
タバス４４および４５が構成される。さらに、それらを
まとめて、Ｄｕ０〜Ｄｕ７の８ｂｉｔ幅を有するデータ
バス４６が構成される。

【００５１】なお、図５には、電源ラインおよび接地ラ
インの配線パターンは図示していない。

【００５２】この回路では、各バスおよびライン３６〜
４２にそれぞれ独立の信号を与えることによって、８ｂ
ｉｔ幅のデータバス４６から８ｂｉｔ単位でデータが入
出力される。

【００５３】次に、図６を参照して、複数のモジュール
ユニット２およびその他のモジュールから構成されるメ
モリブロック１６０の回路図を説明する。

【００５４】図６に示すメモリブロック１６０は、４つ
のモジュールユニット（＃０〜＃３）４８０〜４８３、
モジュールユニットから独立したエキストラモジュール
４７、およびドライバモジュール６３を有する。このう
ち、エキストラモジュール４７は、図３にて説明した回
路構成を有するもので、４ＭｂｉｔのＤＲＡＭが計４つ
実装され、全体で１６Ｍｂｉｔのの記憶容量を有してい
る。

【００５５】一方、４つのモジュールユニット（＃０〜
＃３）４８０〜４８３はそれぞれ、図５を参照して説明
したように、８ｂｉｔ単位でデータの入出力が行われる
ように各端子が接続されている。それぞれのモジュール
ユニット（＃０〜＃３）４８０〜４８３は、同じく図５
を参照して説明したように、計３２Ｍｂｉｔの記憶容量
を有する。各モジュールユニット（＃０〜＃３）４８０
〜４８３に接続されているバスおよびライン（Ａ０〜Ａ
１０、／ＷＥ、／ＲＡＳ０ｍ、／ＲＡＳ１ｍ、／ＣＡＳ
０〜／ＣＡＳ３）は、図５にて説明した各バスおよびラ
インと同等の機能を有する。さらに、各モジュールユニ
ット（＃０〜＃３）４８０〜４８３に接続されているデ
ータバスＤｕ０〜Ｄｕ７は、図５で説明したように、８
ｂｉｔ単位でデータの入出力を行うように構成されてい
る。

【００５６】これらのモジュールユニット（＃０〜＃
３）４８０〜４８３およびエキストラモジュール４７に
対する配線は、以下のように説明される。

【００５７】アドレスバス４９は、すべてのモジュール
ユニット（＃０〜＃３）４８０〜４８３およびエキスト
ラモジュール４７に共通に接続されている。同様に、／
ＷＥ信号ライン５６も、すべてのモジュールユニット
（＃０〜＃３）４８０〜４８３およびエキストラモジュ
ール４７に共通に接続されている。したがって、アドレ
ス信号および／ＷＥ信号は、メモリブロック１６０に含
まれるすべてのメモリＩＣチップに共通に与えられる。

【００５８】／ＲＡＳ信号ラインおよび／ＣＡＳ信号ラ
インは、モジュールユニット（＃０〜＃３）４８０〜４
８３およびエキストラモジュール４７のあるものに選択
的に信号を与えるように、選択的に短絡されている。

【００５９】例えば、モジュールユニット＃０および＃
２の／ＲＡＳｍ０信号ラインと／ＲＡＳｍ１信号ライ
ン、ならびにエキストラモジュール４７の／ＲＡＳ０信
号ラインは、すべて短絡されて１つの信号ライン（ＲＡ
Ｓ０）５０になっている。同様に、残りの／ＲＡＳ信号
ライン端子がすべて短絡され、別の１つの信号ライン
（ＲＡＳ１）５１になっている。

【００６０】また、／ＣＡＳ信号ライン端子は、モジュ
ールユニット＃０のすべての／ＣＡＳ信号ライン端子と
エキストラモジュール４７の／ＣＡＳ０信号ライン端子
とが短絡されて、１つの信号ライン（ＣＡＳ０）５２に
なっている。同様に、モジュールユニット＃１の全／Ｃ
ＡＳ信号端子とエキストラモジュール４７の／ＣＡＳ１
信号ライン端子、モジュールユニット＃２の全／ＣＡＳ
信号ライン端子とエキストラモジュール４７の／ＣＡＳ
２信号ライン端子、ならびにモジュールユニット＃３の
全／ＣＡＳ信号ライン端子とエキストラモジュール４７
の／ＣＡＳ３信号ライン端子とが、それぞれ短絡されて
別個のライン（ＣＡＳ１、ＣＡＳ２、ＣＡＳ３）５３〜
５５になっている。

【００６１】一方、データバスは、それぞれのモジュー
ルユニット＃０〜＃３のデータバスＤｕ０〜Ｄｕ７で構
成される各８ｂｉｔ単位のバス５７〜６０、およびエキ
ストラモジュール４７のデータバスＤ０〜Ｄ３で構成さ
れる４ｂｉｔ単位のバス６１が束ねられて、Ｄｂ０〜Ｄ
ｂ３５の３６ｂｉｔのデータバス６２が得られる。

【００６２】図６のメモリブロック１６０は、さらにド
ライバモジュール６３を有している。このドライバモジ
ュール６３には、それぞれ１１本の信号を非反転で駆動
する第１および第２のドライバＩＣチップ６４および６
５、ならびにサブメモリＩＣチップ７４が実装されてい
る。サブメモリＩＣチップ７４は、メモリブロック１６
０内に存在するメモリＩＣチップのいずれかが不良であ
ったり故障が発生したりして交換の必要が生じた場合
に、その不良ＩＣの機能を代替する目的で設けられてい
る（これについては、後ほど詳しく説明する）。

【００６３】このドライバモジュール６３は、図１で説
明した第２のモジュールのようにガルウイング型リード
端子を有している。一方、先に説明したエキストラモジ
ュール４７は、第１のモジュールのように角型リード端
子を有している。ドライバモジュール６３とエキストラ
モジュール４７とを実装する際には、第２のモジュール
に相当するドライバモジュール６３の上に、第１のモジ
ュールに相当するエキストラモジュール４７を積み重ね
る。これによって、他のモジュールユニット４８０〜４
８３と同様にユニット化されて、配線基板上に実装され
る。

【００６４】ドライバモジュール６３に含まれる第１お
よび第２のドライバＩＣチップ６４および６５として、
本実施例では日本テキサスインスツルメンツ株式会社製
のＳＮ７４ＡＢＴ５４００を使用している。しかし、こ
の形式のＩＣに限られるものではなく、同等な機能を有
するものであれば、他のドライバＩＣで置き換えてもよ
い。

【００６５】第１のドライバＩＣチップ６４の入力ライ
ン６６からは、アドレス信号Ａ０〜Ａ１０が入力され
る。第１のドライバＩＣチップ６４は、各モジュールユ
ニット＃０〜＃３に接続されるアドレスバス４９に、ア
ドレス信号Ａ０〜Ａ１０を出力する。一方、第２のドラ
イバＩＣチップ６５の入力ラインのうちの７つの入力ラ
イン６７〜７３には、／ＲＡＳ信号、／ＣＡＳ信号およ
び／ＷＥ信号ラインが入力され、対応する７本の出力端
子は、／ＲＡＳ０信号ライン５０、／ＲＡＳ１信号ライ
ン５１、／ＣＡＳ０〜／ＣＡＳ３信号ライン５２〜５５
および／ＷＥ信号５６に接続される。

【００６６】このように配線によって、接続することに
よって、メモリブロック１６０に入力する各信号ライン
の信号波形が、入力に先だって第１および第２のドライ
バＩＣチップ６４および６５によってリフレッシュ整形
される。同時に、各信号波形が再励起（re-energized）
されるので、駆動能力が再生し、多数のメモリチップに
接続して駆動することができるようになる。したがっ
て、メモリブロック１６０中に実装された多数のメモリ
ＩＣチップに対して、伝送能力の劣化していない良好な
信号を供給することができる。

【００６７】なお、図６には、電源ラインおよび接地ラ
インの配線パターンは図示していない。また、電源ライ
ンと接地ラインとの間に接続されるチップコンデンサも
図示していない。

【００６８】以上のように構成されたメモリブロック１
６０において、第２のドライバＩＣチップ６５の／ＲＡ
Ｓ信号および／ＣＡＳ信号入力ラインのいくつかを選択
的に短絡して同一信号が入力されるグループとして、そ
れぞれのグループに信号を与えることによって、データ
の入出力を９ｂｉｔ、１８ｂｉｔ、３２ｂｉｔ単位で行
うことが可能になる。例えば、ＲＡＳ０信号入力ライン
６７とＣＡＳ０信号入力ライン６９との組合せ、ＲＡＳ
０信号入力ライン６７とＣＡＳ０信号入力ライン６９と
ＣＡＳ１信号入力ライン７０との組合せ、あるいは、Ｒ
ＡＳ０およぴＲＡＳ１信号入力ライン６７および６８と
全ＣＡＳ信号入力ランイ６９〜７２との組合せにすれ
ば、入出力データのデータ幅がそれぞれ９ｂｉｔ、１８
ｂｉｔ、３２ｂｉｔ単位になる。

【００６９】次に、図７を参照して、ドライバモジュー
ル６３のリード端子列の信号割付を説明する。

【００７０】ドライバモジュール６３の端子配列は、図
４にて説明した一般のモジュール１０の端子配列と、基
本的に同様である。すなわち、図７において、一方のリ
ード端子列１１５ａは、図４で説明した１５ａと同一の
端子配列になっている。一方、図４ではＮＣ端子であっ
たもう一方のリード端子列１１５ｂには、主にドライバ
モジュール６３への入力ラインが順に配置される。具体
的には、電源ライン端子１６５ｃ，アドレスバス６６の
端子６６ｃ、／ＲＡＳ信号ライン６７および６８の端子
６７ｃおよび６８ｃ、／ＣＡＳ信号ライン６９〜７２の
端子６９ｃ〜７２ｃ、ＮＣ端子（１本）、サブメモリＩ
Ｃチップのデータバス（Ｄｎ）７５の端子７５ｃ、ＮＣ
端子（２本）および接地ライン７６ｃの順になってい
る。

【００７１】さらに、このドライバモジュール６３の上
に、エキストラモジュール４７が積層される。その際に
は、同じ端子配列を有しているドライバモジュール６３
の端子列１１５ａとエキストラモジュール４７の端子列
１５ａ、およびドライバモジュール６３のもう一方の端
子列１１５ａとエキストラモジュール４７のＮＣ端子列
１５ｂとが重なるように積層する。それぞれの端子列１
５ａ、１５ｂ、１１５ａおよび１１５ｂの対応する位置
にある端子は、それぞれ半田付けなどによって電気的に
接続される。これによって、外部回線を付加することな
く、ドライバモジュール４７の各出力ライン４９〜５６
の接続が完成する。

【００７２】また、ドライバモジュール６３の各入力ラ
イン端子に対応する位置にあるエキストラモジュール４
７の端子１５ｂはいずれもＮＣ端子であるので、ドライ
バモジュール６３への入力信号がエキストラモジュール
４７に影響することは全く無い。したがって、ドライバ
モジュール６３の上に積層するためのモジュールをわざ
わざ設計・製造する必要はなく、一般の第１のモジュー
ル３をそのまま積層すればよい。

【００７３】次に、サブメモリＩＣチップ７４を説明す
る。このサブメモリＩＣチップ７４は、各モジュールユ
ニットで使用されているメモリＩＣチップと同じ種類の
４ＭｂｉｔのＤＲＡＭであり、図３〜図６を参照してこ
れまでに説明されてきたものと同様に、各バスおよび信
号ラインが接続されている。その配線は、図６を参照し
て説明されたメモリブロック１６０中の各モジュールユ
ニット＃０〜＃３の配線と同様である。すなわち、アド
レスバス（Ａ０〜Ａ１０）４９は、第１のドライバＩＣ
チップ６４の出力に接続している。一方、／ＲＡＳ信号
ラインおよび／ＣＡＳ信号ラインは、第２のドライバＩ
Ｃチップ６５の出力ラインのいずれか（図６の例では、
ＲＡＳ０信号ライン５０およびＣＡＳ０信号ライン５
２）に接続されている。また、／ＷＥ信号ラインは、第
２のドライバＩＣチップ６５のＷＥ信号ライン５６に接
続されている。

【００７４】一方、サブメモリＩＣチップ７４のデータ
バス（Ｄｎ）７５は、ドライバモジュール６３の外で、
各モジュールユニット＃０〜＃３またはエキストラモジ
ュール４７のデータバス５７〜６１のいずれかのライン
に接続できるようになっている。その接続のために、デ
ータバス切り替え部１７０が、モジュールユニット＃０
の近傍に設けられている。

【００７５】図８を参照して、データバス切り替え部１
７０の構成と機能を説明する。モジュールユニット＃０
のデータバス５７を構成する各データビットラインＤｕ
０〜Ｄｕ７に、それぞれ分枝１５７−０〜１５７−７が
設けられ、データバス切り替え部１７０に引き込まれて
いる。一方、サブメモリＩＣチップ７４のデータバス
（Ｄｎ）７５にも分枝１７５が設けられ、同様にデータ
バス切り替え部１７０に引き込まれる。データバスＤｎ
の分枝１７５は、データバス切り替え部でさらに細かく
枝分かれして副分枝１７５−０〜１７５−７を構成し、
データビットラインＤｕ０〜Ｄｕ７の分枝１５７−０〜
１５７−７とわずかな距離を隔てて対向するように配置
される。データビットラインＤｕ０〜Ｄｕ７の分枝１５
７−０〜１５７−７およびデータバスＤｕの副分枝１７
５−０〜１７５−７の先端には、それぞれ半円状の半田
付けのパッドが形成される。

【００７６】モジュールまたはモジュールユニットをメ
モリブロック１６０に実装する前の検査で、モジュール
ユニットまたはモジュールにすでに実装されたあるメモ
リＩＣチップが不良品であることが判明した場合、以下
の手順にしたがって、その不良メモリＩＣチップをサブ
メモリＩＣチップで置き換えることができる。

【００７７】まず、その不良メモリＩＣチップを回路か
ら電気的に切り離す。メモリＩＣチップがワイヤボンデ
ィングによって基板に実装されている場合には、その配
線ワイヤを切断すればよい。また、フェイスダウンボン
ディングによって実装されている場合には、その不良メ
モリＩＣチップを取り外す。

【００７８】次に、その不良メモリＩＣチップを含むモ
ジュールないしはモジュールユニットを、図６のモジュ
ールユニット＃０に割り当てて、メモリブロック１６０
に実装する。不良メモリＩＣチップのデータバスは、メ
モリブロック１６０のデータバス（Ｄｂ００〜Ｄｂ３
５）６２の中の１ｂｉｔ分である。そこで、データバス
切り替え部１７０において、不良メモリＩＣチップに接
続されるはずであったデータビットバスの分枝と、それ
に相対するサブメモリＩＣチップのデータバスの副分枝
とを、電気的に接続する。これによって、不良メモリＩ
Ｃチップがメモリブロック１６０の回路から電気的に排
除される一方で、サブメモリＩＣチップ７４が回路に組
み込まれ、機能の置き換えが完了する。

【００７９】上記の説明では、データビットラインＤｕ
０〜Ｄｕ７の分枝１５７−０〜１５７−７およびサブメ
モリＩＣチップのデータバスＤｎの副分枝１７５−０〜
１７５−７は、当初は電気的に分離されていて、不良メ
モリＩＣチップに相当するデータビットラインのみを半
田付けで接続される。しかし、両者の接続方法は、半田
付けに限られるものではなく、当業者には自明な他の方
法によってもよい。あるいは、相対するデータビットラ
インＤｕ０〜Ｄｕ７の分枝１５７−０〜１５７−７およ
びデータバスＤｎの副分枝１７５−０〜１７５−７の間
をあらかじめ配線パターンなどで電気的に接続してお
き、不良メモリＩＣチップの置き換えが必要となった部
分以外を切断するようにしてもよい。

【００８０】さらに、データバス切り替え部１７０を複
数個、例えば、全てのモジュールユニット＃０〜＃３の
近傍に１つずつ設けてもよい。こうすれば、不良メモリ
ＩＣチップを含むモジュールユニットやモジュールを、
必ずモジュールユニット＃０に割り付けなければならな
いという制約がなくなる。また、複数のサブメモリＩＣ
チップが含まれるようにメモリブロック１６０の回路を
改良して、複数の不良メモリＩＣチップに対処すること
も可能である。

【００８１】上記のような機能を有するサブメモリＩＣ
チップ７４をメモリブロック１６０に備え、説明したよ
うに配線構成およびそのメモリＩＣチップに置き換え操
作を採用することにより、本実施例の集積メモリ回路で
は、不良メモリＩＣチップのリペア作業の作業効率が向
上する。

【００８２】次に、図９を参照して、２つのメモリブロ
ック１６０から構成されるモジュールボード１８０を説
明する。

【００８３】このモジュールボード１８０が有する第１
のメモリブロック１８０ａおよび第２のメモリブロック
１８０ｂは、図６で説明したメモリブロック１６０と同
一の構造を有するもので、それぞれ４Ｍワードの記憶容
量を有する。第１および第２のメモリブロック１８０ａ
および１８０ｂに入力される信号ラインとしては、これ
までの例と同様に、アドレスバス（Ａ０〜Ａ１０）７６
は、／ＷＥ信号ライン８５、／ＲＡＳ信号ラインおよび
／ＣＡＳ信号ライン７７〜８４があり、さらに、データ
バス（Ｄｂ００〜Ｄｂ３５）８６および８７が接続され
る。

【００８４】このうち、データバス（Ｄｂ００〜Ｄｂ３
５）８６および８７は、それぞれのメモリブロック１８
０ａおよび１８０ｂからは３５ｂｉｔ単位のデータバス
８６および８７が出ており、これらが束ねられて最終的
な３６ｂｉｔ単位のデータバス８８が構成されている。
また、アドレスバス７６および／ＷＥ信号ライン８５
は、第１および第２のメモリブロック１８０ａおよび１
８０ｂに共通に接続されている。

【００８５】一方、／ＲＡＳ信号ラインとしては、第１
のメモリブロック１８０ａの／ＲＡＳ０信号ライン端子
および／ＲＡＳ１信号ライン端子に接続される／ＲＡＳ
０信号ライン７７および／ＲＡＳ１信号ライン７８、な
らびに第２のメモリブロック１８０ｂの／ＲＡＳ０およ
び／ＲＡＳ１信号端子に接続される／ＲＡＳ２信号ライ
ン７９および／ＲＡＳ３信号ライン８０がある。

【００８６】さらに、／ＣＡＳ信号ラインとして、第１
のメモリブロック１８０ａの／ＣＡＳ０および／ＣＡＳ
２信号ラインを短絡して接続する／ＣＡＳ０信号ライン
８１、同じく第１のメモリブロック１８０ａの／ＣＡＳ
１および／ＣＡＳ３信号ラインを短絡して接続する／Ｃ
ＡＳ１信号ライン８２、ならびに第２のメモリブロック
１８０ｂに対して上記２本の／ＣＡＳ信号ライン８１お
よび８２と同様に配線された／ＣＡＳ２信号ライン８３
および／ＣＡＳ３信号ライン８３がある。

【００８７】上記のような回路構成を有するモジュール
ボード１８０に対して、これまでと同様な考えに基づい
て、／ＲＡＳ０〜／ＲＡＳ３信号ライン７７〜８０、お
よび／ＣＡＳ０〜／ＣＡＳ３信号ライン８１〜８４を適
宜組み合わせて短絡し、選択的に信号を入力することに
よって、最終的なデータバス８８からのデータの入出力
幅を変更できる。

【００８８】例えば、／ＲＡＳ０信号ライン７７と／Ｃ
ＡＳ０信号ライン８１、／ＲＡＳ０信号ライン７７と／
ＣＡＳ０信号ライン８１と／ＣＡＳ１信号ライン８２、
あるいは／ＲＡＳ０信号ライン７７と／ＲＡＳ１信号ラ
イン７８と／ＣＡＳ０信号ライン８１と／ＣＡＳ１信号
ライン８２と、をそれぞれ組み合わせて、選択的に信号
を入力すれば、それぞれ９ｂｉｔ単位、１８ｂｉｔ単位
あるいは３６ｂｉｔ単位でデータの入出力を行うことが
可能になる。

【００８９】これまでの図１〜図９を参照した本発明の
第１の実施例の説明では、配線基板１の片面にのみモジ
ュールやモジュールユニットが実装されている。しか
し、配線基板１のもう一方の面にも同様に実装を行い、
両面を実装に使用すれば、同一配線基板面積当りの記憶
容量の増加、もしくは同一記憶容量のメモリの実装に要
する配線基板面積の縮小が可能になり、さらに高密度な
実装が実現される。

【００９０】なお、上記の説明では、同じ構造を有する
第１および第２のモジュールを積層してモジュールユニ
ット２として、そのモジュールユニット２を配線基板１
上に複数個実装してモジュールボード８を得た。しか
し、それぞれのモジュール３および４は、複数のメモリ
ＩＣチップを高密度実装して製造されるものであるの
で、モジュール３および４を積層せずに単層で配線基板
１上に実装しても、集積メモリ回路の高密度実装化が実
現される。

【００９１】（実施例２）第１の実施例では、図２で説
明したように、それぞれのメモリＩＣチップ１２がモジ
ュール基板１１上にフェースダウンボンディング工法や
ダイボンディング工法によって搭載されているモジュー
ルを利用するものである。それに対して、以下では、本
発明の第２の実施例として、ＴＡＢ（ＴａｐｅＡｕｔ
ｏｍａｔｅｄＢｏｎｄｉｎｇ）工法を利用して製造さ
れるＴＡＢパッケージを用いる列を説明する。

【００９２】本実施例でも、第１の実施例において図１
を参照して説明したものと同様なモジュールボード８を
利用する。

【００９３】ここで、モジュールボード８に実装される
それぞれのモジュール３および４において、フェースダ
ウンボンディングやダイボンディングによってモジュー
ル基板１１上に実装されるメモリＩＣチップを、単純に
ＴＡＢパッケージに置き換えることも可能である。それ
によって、第１の実施例の説明の中で述べた効果を、同
様に得ることができる。

【００９４】しかし、本実施例では、さらに他の効果を
得るために、モジュールユニット２を配線基板１上に実
装する代わりに、以下に説明する方法で、複数のＴＡＢ
パッケージを配線基板１上に多階層に実装する。

【００９５】図１０を参照して、ＴＡＢパッケージの実
装方法を説明する。図１０は、図１に示したものと同様
なモジュールボード８の部分的な拡大斜視図である。銅
張り積層配線基板（以下、「配線基板」と記す）１のあ
る外周辺に沿って、図１の場合と同様に、カードエッジ
コネクタの雄型接続部７が形成されている。本実施例で
は、図１におけるモジュールユニット２のそれぞれを、
第１〜第４のＴＡＢパッケージ８９−１〜８９−４で置
き換える。

【００９６】それぞれのＴＡＢパッケージ８９−１〜８
９−４では、メモリＩＣチップ１２が、四辺形で絶縁性
のフィルム状枠体９３の内側に設けたインナーリード９
２に半田付けされている。この半田付けによって、メモ
リＩＣチップ１２は、フィルム状枠体９３に機械的に保
持されると同時に、電気的に接続される。さらに、それ
ぞれのインナーリード９２は、フィルム状枠体９３の外
側に突出するように設けられているアウターリード９４
−１〜９４−４に接続している。したがって、アウター
リード９４−１〜９４−４を配線基板１上に設けられた
端子パッド９０に半田付けすれば、配線基板１上の外部
回路パターン（図示せず）とそれぞれのＴＡＢパッケー
ジ８９−１〜８９−４中のメモリＩＣチップ１２が、電
気的に接続される。図１０の例に示されるＴＡＢパッケ
ージ８９−１〜８９−４は、アウターリード９４−１〜
９４−４がフィルム状枠体の長辺のうちのいずれか一方
に沿ってのみ形成されたシングルエンド型である。

【００９７】それぞれのＴＡＢパッケージ８９−１〜８
９−４の大きさは典型的には１６ｍｍ×７ｍｍである。

【００９８】また、配線基板１上には、さらにチップコ
ンデンサ１３がコンデンサ搭載パッド９１を介して実装
される。

【００９９】本実施例の重要な特徴は、それぞれのＴＡ
Ｂパッケージ８９−１〜８９−４を配線基板１に実装す
る際に、すべてのアウターリード端子が独立して端子パ
ッドに半田付けされることにある。その際に、以下に説
明するような端子配置を採用している。

【０１００】すでに述べたように、図１０の例では、４
つのシングルエンド型ＴＡＢパッケージ８９−１〜８９
−４が実装されるが、そのうち２つ、例えば第１および
第３のＴＡＢパッケージ８９−１および８９−３のアウ
ターリード９４−１および９４−３が左側の端子パッド
列９０ｂに、残りの２つ、すなわち第２および第４のＴ
ＡＢパッケージ８９−２および８９−４のアウターリー
ド９４−２および９４−４が右側の端子パッド列９０ａ
に接続されるように、ＴＡＢパッケージの方向が定めら
れている。

【０１０１】それぞれの端子パッド列９０ａおよび９０
ｂでは、それぞれの端子はあるライン上に平行に配置さ
れている。さらに、右側の端子列９０ａの中では、第２
のＴＡＢパッケージ８９−２に接続する端子パッドと第
４のＴＡＢパッケージ８９−４に接続する端子パッドが
交互に配置される。同様に、左側の端子列９０ｂの中で
は、第１のＴＡＢパッケージ８９−１に接続する端子パ
ッドと第３のＴＡＢパッケージ８９−３に接続する端子
パッドが交互に配置される。

【０１０２】例えば、第２のＴＡＢパッケージ８９−２
の最初のアウターリード端子９４−２−１は、右側の端
子パッド列の中の最初の端子パッド９０−２−１に接続
する。そして、第４のＴＡＢパッケージ８９−４の最初
のアウターリード端子９４−４−１は、その隣にある２
番目の端子パッド９０−４−１に接続する。同様に、左
側の端子パッド列９０ｂにおいて、第１のＴＡＢパッケ
ージ８９−１の最初のアウターリード端子９４−１−１
は、最初の端子パッド９０−１−１に接続する。そし
て、第３のＴＡＢパッケージ８９−３の最初のアウター
リード端子９４−３−１は、その隣にある２番目の端子
パッド９０−３−１に接続する。

【０１０３】図１１には、右側の端子パッド列９０ａに
おけるアウターリードの接続状態がさらに詳細に示され
ている。アウターリードと端子パッドとをこのような方
法で接続する結果、高密度実装を実現しながら、それぞ
れのＴＡＢパッケージを単独に配線基板１上に接続する
ことができる。したがって、積層されたＴＡＢパッケー
ジのいずれかに故障や欠陥が見つかってリペアの必要が
生じた場合でも、該当するＴＡＢパッケージのみを基板
から取り外すことができるので、リペア作業の効率が向
上する。

【０１０４】図１２および図１３には、図１０の右側の
端子パッド列９０ａの部分を例にして、上記の効果を有
しながらさらに高密度な実装が可能な端子パッド９０の
配列方法を示す。

【０１０５】図１２の例では、第２のＴＡＢパッケージ
８９−２のアウターリード９４−２に接続する端子パッ
ド９０−２と第４のＴＡＢパッケージ８９−４のアウタ
ーリード９４−４に接続する端子パッド９０−４とは異
なるライン状にそれぞれ平行配置されるとともに、千鳥
状に配置されている。これによって、それぞれのＴＡＢ
パッケージのアウターリードのピッチ間隔を狭めること
なく、隣接する端子パッドの間隔を低減することができ
る。したがって、等価的にＴＡＢパッケージの狭ピッチ
化が実現されることになり、さらに高密度に実装される
ことになる。

【０１０６】図１３は、図１２の例よりさらに高密度実
装の度合が進む配置方法である。この場合には、第２の
ＴＡＢパッケージ８９−２のアウターリード９４−２に
接続する端子パッド９０−２と第４のＴＡＢパッケージ
８９−４のアウターリード９４−４に接続する端子パッ
ド９０−４とで、相対する位置に存在するものが同一ラ
イン上に配置されている。この結果、端子パット間隔
は、さらに低減されている。

【０１０７】図１０〜図１３を参照した本実施例につい
てのこれまでの説明では、ＴＡＢパッケージとしてシン
グルエンド型ＴＡＢパッケージを使用した。しかし、本
発明の結果はこれに限られるものではなく、デュアルイ
ン型ＴＡＢパッケージを使用してもよい。

【０１０８】さらに、上記の説明では、長方形状の実装
領域の相対する２辺に沿って１組の端子パッド列９０ａ
および９０ｂを設けたが、正方形状の実装領域の４辺に
沿って４組の端子パッド列を設けることも可能である。
これによって、ＴＡＢパッケージの積層階数を増やすこ
とができ、高密度実装化をさらに進めることができる。

【０１０９】以上のように、本発明の第２の実施例で
は、複数のメモリＩＣチップを実装したモジュールが積
層されているモジュールユニットの代わりに、ＴＡＢパ
ッケージ構造のメモリＩＣチップを直接配線基板上に多
階層に実装するという点で、第１の実施例と異なってい
る。しかし、第１の実施例において図３、図５、図６お
よび図９などを参照して説明したものと同様な配線を施
せば、それに関連して説明した本発明の結果を、第１の
実施例と同様に享受することができる。

【０１１０】以上の実施例では、メモリ回路を例にとっ
て、本発明の多階層半導体集積回路装置および電子回路
装置を説明した。しかし、本発明は、上記のようなメモ
リ回路に限られるものではなく、論理演算回路など他の
機能を有する半導体回路装置にも同様に適用できる。

【０１１１】

【発明の効果】本発明によれば同一構造のモジュールま
たはＴＡＢパッケージを用いて、多階層化された半導体
集積回路が容易に得られる。これによって、高密度実装
化、ならびに信号伝達特性や高周波応答特性の劣化防止
が実現される。

【０１１２】また、モジュールの１つとして不良チップ
の機能を代替するためのＩＣチップを有するものをあら
かじめ備えたり、シングルエンド型ＴＡＢパッケージを
使用することにより、不良半導体素子のリペア作業が容
易かつ効率化される。

【０１１３】さらに、多階層に集積されたモジュールの
各種アドレス信号ラインを適宜組み合わせて短絡した配
線を施すことによって、入出力データのビット幅を容易
に選択することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における多階層集積メモ
リ回路を有するモジュールボードの斜視図

【図２】同要部であるモジュールの構造を示す斜視図

【図３】同要部であるモジュールの回路図

【図４】同要部であるモジュールのリード端子の信号割
付図

【図５】同モジュールユニットと外部回路とを接続する
周辺回路の回路図

【図６】同要部であるメモリブロックの回路図

【図７】同要部であるドライバモジュールのリード端子
の信号割付図

【図８】同要部であるデータ信号切り替え部を示す図

【図９】同要部である２つのメモリブロックを有するモ
ジュールボードの回路図

【図１０】本発明の第２の実施例における集積メモリ回
路を有するモジュールボードの部分拡大斜視図

【図１１】同端子パッドのある配置方法を示す図

【図１２】同端子パッドの別の配置方法を示す図

【図１３】同端子パッドのさらに別の配置方法を示す図

【符号の説明】

１配線基板２モジュールユニット３第１のモジュール４第２のモジュール５角型リード端子６ガルウイング型リード端子７カードエッジコネクタの雄型接続部８、１８０モジュールボード１０モジュール１２メモリＩＣチップ１３チップコンデンサ１４リード端子１５リード端子列４７エキストラモジュール６３ドライバモジュール７４サブＩＣチップ８９−１〜８９−４ＴＡＢパッケージ９０ａ、９０ｂ端子パッド列１６０メモリブロック１７０データ信号切り替え部

───────────────────────────────────────────────────── フロントページの続き (72)発明者黒川英夫大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者岡本泉大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】マザーボード上に、少なくとも１つ以上
のモジュールユニットが実装された集積回路装置におい
て、前記モジュールユニットは、スタックされた上層モ
ジュールおよび下層モジュールを含み、前記モジュール
のそれぞれは、第１および第２の面を有し、前記第１および第２の面の
少なくとも一方の面に複数の半導体素子が実装された基
板と、前記基板の外周辺のうちの１辺に沿って配置され前記複
数の半導体素子に対して信号を入出力する第１の端子列
と、前記基板の外周辺のうちの前記第１の端子列に相対する
１辺に沿って配置され前記複数の半導体素子に接続され
ていない第２の端子列と、を備える集積回路装置。
【請求項２】前記上層および下層モジュールの少なく
とも一方の前記複数の半導体素子の少なくとも１つは、
メモリ素子である請求項１記載の集積回路装置。
【請求項３】前記上層および下層モジュールが、前記
下層モジュールの前記第１の端子列の上に前記上層モジ
ュールの前記第２の端子列が重なるようにスタックされ
ている請求項１記載の集積回路装置。
【請求項４】前記上層および下層モジュールの前記第
１および第２の端子列の中の相対する位置にある端子
が、電気的に接続されている請求項１記載の集積回路装
置。
【請求項５】前記上層および下層モジュールの前記第
１および第２の端子列が、角型形状の端子から構成され
ている請求項１記載の集積回路装置。
【請求項６】前記上層モジュールの前記第１および第
２の端子列が角型形状の端子から構成されており、前記
下層モジュールの前記第１および第２の端子列がガルウ
イング形状の端子から構成されている請求項１記載の集
積回路装置。
【請求項７】前記上層および下層モジュールの少なく
とも一方の前記複数の半導体素子の数が４であり、前記
４つの半導体素子が、正方形状の実装領域内に、隣接す
る半導体素子の長辺と短辺とが隣合うように配置されて
いる請求項１記載の集積回路装置。
【請求項８】前記正方形状の実装領域の中央に少なく
とも１つ以上のコンデンサが実装されている請求項７記
載の集積回路装置。
【請求項９】前記複数の半導体素子がフェイスダウン
ボンディングによって前記基板に実装されている請求項
１記載の集積回路装置。
【請求項１０】前記複数の半導体素子がダイボンディ
ングによって前記基板に搭載され、前記複数の半導体素
子と前記基板上の配線パターンとがワイヤボンディング
によって電気的に接続されている請求項１記載の集積回
路装置。
【請求項１１】前記複数の半導体素子が、テープキャ
リアパッケージ構造に加工されたＴＡＢパッケージチッ
プである請求項１記載の集積回路装置。
【請求項１２】前記マザーボードに、カードエッジコ
ネクタの雄型接続部が形成されている請求項１記載の集
積回路装置。
【請求項１３】前記少なくとも１つ以上のモジュール
ユニットの一つが、他のモジュールユニットへの入力信
号を再励起するドライバ手段を備えるドライバモジュー
ルを含む請求項１記載の集積回路装置。
【請求項１４】前記少なくとも１つ以上のモジュール
ユニットの一つが、他の半導体素子の機能を置換する代
替半導体素子を備えるモジュールを含む請求項１記載の
集積回路装置。
【請求項１５】前記少なくとも１つ以上のモジュール
ユニットの少なくとも１つに対して、複数ビット単位で
ケージを含む請求項１記載の集積回路装置。
【請求項１６】マザーボード上に、少なくとも１つ以
上のモジュールユニット部を備える集積回路装置におい
て、前記モジュールユニット部は複数のＴＡＢパッケー
ジがスタックされた多階層構造を備えており、前記ＴＡ
Ｂパッケージのそれぞれは、四辺形で絶縁性のフィルム状枠体と、前記フィルム状枠体の内側に向かって設けられたインナ
ーリードと、前記インナーリードに電気的に接続して、かつ前記フィ
ルム状枠体の少なくとも一辺に沿って前記フィルム状枠
体から外側に突出するように設けられたアウターリード
と、前記インナーリードによって保持され、かつ前記インナ
ーリードに電気的に接続した半導体素子と、を備える集積回路装置。
【請求項１７】前記複数のＴＡＢパッケージの少なく
とも一つにおいて、前記半導体素子がメモリ素子である
請求項１６記載の集積回路装置。
【請求項１８】前記マザーボードに、カードエッジコ
ネクタの雄型接続部が形成されている請求項１６記載の
集積回路装置。
【請求項１９】前記少なくとも１つ以上のモジュール
ユニット部の一つが、他のＴＡＢパッケージへの入力信
号を再励起するドライバ手段を備えるＴＡＢパッケージ
を含む請求項１６記載の集積回路装置。
【請求項２０】前記少なくとも１つ以上のモジュール
ユニット部の一つが、他のＴＡＢパッケージの機能を置
換する代替半導体素子を備えるＴＡＢパッケージを含む
請求項１６記載の集積回路装置。
【請求項２１】前記マザーボード上に、前記複数のＴ
ＡＢパッケージのそれぞれが有するすべての前記アウタ
ーリードと１対１で対応する端子パッドが、相対する第
１および第２の端子パッド列として設けられており、前
記アウターリードと前記端子パッドが１対１で接続され
ている請求項１６記載の集積回路装置。
【請求項２２】前記複数のＴＡＢパッケージは、外周
の一辺にのみアウターリードを備えるシングルエンド型
であり、前記多階層構造中の奇数階層に相当する前記ＴＡＢパッ
ケージの前記アウターリードが前記第１の端子パッド列
に、階層毎に１つずつ順に接続され、前記多階層構造中の偶数階層に相当する前記ＴＡＢパッ
ケージの前記アウターリードが前記第２の端子パッド列
に、階層毎に１つずつ順に接続されている請求項２１記
載の集積回路装置。
【請求項２３】前記第１および第２の端子パッド列
は、平行な２本のライン上に配置されている請求項２２
記載の集積回路装置。
【請求項２４】前記第１および第２の端子パッド列の
それぞれでは、端子パッドが千鳥状に配置されている請
求項２２記載の集積回路装置。
【請求項２５】前記第１および第２の端子パッド列の
それぞれでは、端子パッドがさらに２重のラインを形成
するように配置され、外２重ライン上のそれぞれの対応
する位置にある前記端子は前記２重ラインに直交する線
上に存在している請求項２２記載の集積回路装置。
【請求項２６】前記マザーボード上に、前記複数のＴ
ＡＢパッケージのそれぞれが有するすべての前記アウタ
ーリードと１対１で対応する端子パッドが、四辺形の辺
をなすように端子パッド列として設けられており、前記
アウターリードと前記端子パッドが１対１で接続されて
いる請求項２２記載の集積回路装置。
【請求項２７】前記少なくとも１つ以上のＴＡＢパッ
ケージの少なくとも１つに対して、複数ビット単位でデ
ータの入出力が行われる配線を備える請求項１６記載の
集積回路装置。