JPH10173122A - メモリモジュール - Google Patents

メモリモジュール

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JPH10173122A
JPH10173122A JP8327147A JP32714796A JPH10173122A JP H10173122 A JPH10173122 A JP H10173122A JP 8327147 A JP8327147 A JP 8327147A JP 32714796 A JP32714796 A JP 32714796A JP H10173122 A JPH10173122 A JP H10173122A
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semiconductor memory
unit
memory module
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Muneharu Tokunaga
宗治 徳永
Takakazu Fukumoto
孝和 福元
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 マザーボードの設計変更を行わずにユニット
ボードの設計変更のみで半導体記憶装置の世代交替が可
能なメモリモジュールを提供する。 【解決手段】 マザーボードが、少なくとも２種類のユ
ニットボードに接続可能なユニットボードとの接続端子
を有し、半導体記憶装置の世代交替に伴う接続端子の変
更が発生した場合、上記ユニットボードとの接続端子か
ら適当な端子を選択することによりマザーボードとユニ
ットボードとを接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置を
搭載したユニットボードおよび該ユニットボードを搭載
するためのマザーボードからなるメモリモジュールに関
する。
【０００２】
【従来の技術】従来、マザーボードに搭載する半導体記
憶装置の容量の増加を図る場合、マザーボードの上面お
よび下面に多数の半導体記憶装置を直接実装していたた
め、マザーボードの実装可能な面積との関係で大容量化
が困難であった。かかる問題点を解決するために、複数
の半導体記憶装置の高密度実装が可能なユニットボード
を作製し、かかるユニットボードに半導体記憶装置を実
装した後、ユニットボード自体をマザーボードに搭載す
る方法（特願平８−７６９４７号）により、マザーボー
ドの大容量化を図っていた。
【０００３】
【発明が解決しようとする課題】半導体記憶装置は、世
代が進むに従って記憶容量が４倍ずつ増加するが、上記
方法では、ユニットボードに搭載される半導体記憶装置
を次世代の装置（即ち、記憶容量が４倍の記憶装置）に
換えた場合、ユニットボードとマザーボードを接続する
ための端子の数や配置も変わるため、マザーボード上の
接続端子の数や配置も半導体記憶装置の世代が代わる毎
にその都度変更する必要があった。そこで本発明は、マ
ザーボードの設計変更を行わずにユニットボードの設計
変更のみでメモリモジュールに使用される半導体記憶装
置の世代交替が可能なメモリモジュールを提供すること
を目的とする。
【０００４】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、マザーボードが、少なくとも２種類のユニ
ットボードとの接続端子を有し、半導体記憶装置の記憶
容量の世代交替に伴ったユニットボード上のマザーボー
ドとの接続端子の変更が発生した場合、上記ユニットボ
ードとの接続端子から適当な端子を選択しマザーボード
とユニットボードとを接続することにより、マザーボー
ドの設計変更を行わずにユニットボードの設計変更のみ
で半導体記憶装置の世代交替に対応できることを見出し
本発明を完成した。
【０００５】即ち、本発明は、複数の半導体記憶装置が
載置され、該半導体記憶装置と接続されるマザーボード
との接続端子を有する第１のユニットボードおよび上記
半導体記憶装置の次世代半導体記憶装置に相当する複数
の半導体記憶装置が載置され、該半導体記憶装置と接続
されるマザーボードとの接続端子を有する第２のユニッ
トボードの少なくとも２種類のユニットボードと、複数
の上記第１または第２のユニットボードを入れ換えて載
置可能なマザーボードとを含むメモリモジュールであっ
て、上記第１のユニットボードに代えて上記第２のユニ
ットボードを上記マザーボード上に載置する場合の第２
のユニットボードの占有領域が、上記第１のユニットボ
ードを上記マザーボード上に載置する場合の第１のユニ
ットボードの占有領域と実質的に同一であることを特徴
とするメモリモジュールである。かかる構造のメモリモ
ジュールを用いることにより、半導体記憶装置の世代交
替が必要となった場合、ユニットボードのみ設計変更を
行い、該ユニットボードをマザーボードに予め設けられ
たユニットボードとの接続端子中から必要な端子を選択
して接続することにより、マザーボードの設計変更を行
わずに設計変更後のユニットボードの搭載が可能とな
り、これによりマザーボードの設計変更なしに半導体記
憶装置の世代交替が可能となる。特に、上記第２のユニ
ットボードを接続するにあたり、該第２のユニットボー
ドが占有する領域が、前世代の半導体記憶装置を搭載す
る第１のユニットボードを接続する場合に該ユニットボ
ードが占有する領域と実質的に同一にすることより、マ
ザーボード上のユニットボードの実装領域の変更を行わ
ずに、または変更を最小限にとどめながらユニットボー
ドの交換を行うことが可能となる。また、上述のよう
に、本発明では、ユニットボードの取り替えに際してマ
ザーボードの変更が不要なため、半導体記憶装置の世代
交替に伴ってユニットボードが大きくなってもマザーボ
ードの大きさは変わらず、メモリモジュール自体の大き
さを変えずに半導体記憶装置の世代交替、例えば記憶容
量の増加を図ることができる。尚、マザーボード上に３
種類のユニットボードとの接続端子を設け、それに対応
する３種類のユニットボードを用いることにより、３世
代の半導体記憶装置の世代交替が可能となる。ここに、
半導体記憶装置の世代とは、一般には半導体記憶装置の
記憶容量の世代をいい、具体的には、１メガビット、４
メガビット、１６メガビット等、４倍ずつ増加する半導
体記憶装置の記憶容量の世代をいうが、ここでは、この
他に記憶容量が同じであってアクセスビット数が増加す
る場合等も含むものとする。
【０００６】上記第１および第２のユニットボードのマ
ザーボードとの接続端子に接続するように上記マザーボ
ード上に設けられた２種類のユニットボードとの接続端
子は、夫々平行に２列ずつ配置され、上記第２のユニッ
トボードを接続するためのユニットボードとの接続端子
が、上記第１のユニットボードを接続するためのユニッ
トボードとの接続端子に対して平行かつ外方に配置さ
れ、かつ夫々のユニットボードとの接続端子間で共通す
る端子同士が接続されていることが好ましい。上記第１
および第２のユニットボードに設けられたマザーボード
との接続端子の配置は、各ユニットボードに搭載される
半導体記憶装置のピン配置等に合わせて設計されるた
め、マザーボードに設けられる２種類のユニットボード
との接続端子の配置もこれらに合わせる必要がある。従
って、一般には上記２種類のユニットボードとの接続端
子の配置（配列の順番等）が異なるため、共通端子を設
けて両者共通で用いることは困難である。そこで、本発
明では第２のユニットボードを接続するためのユニット
ボードとの接続端子を、第１のユニットボードを接続す
るためのユニットボードとの接続端子の外方に平行にな
るように配置し、かつ夫々のユニットボードとの接続端
子間で共通する端子同士をマザーボード上の配線により
接続することとしている。従って、第１および第２のユ
ニットボードを接続するためのユニットボードとの接続
端子は、両者に共通する端子同士が可能な限り近くに配
置されるように設計することが、マザーボード上の配線
を短くし、積層配線の減少を図る上で好ましい。
【０００７】上記ユニットボードは、４個の半導体記憶
装置を搭載し、該半導体記憶装置の次世代半導体記憶装
置の記憶容量を有するユニットボードを形成することが
好ましい。半導体記憶装置の記憶容量は、世代が交替す
るごとに４倍ずつ増加するため、ユニットボードに４個
の半導体記憶装置を搭載することにより、かかるユニッ
トボードを一体として、上記半導体記憶装置の次世代の
記憶容量を有する半導体記憶装置として取り扱うことが
可能となるからである。また、一般に最新世代の半導体
記憶装置は供給量が不安定であるため、供給量の安定し
た前世代の半導体記憶装置を４個用いて最新世代の半導
体記憶装置の代わりとして使用することも可能となる。
【０００８】上記半導体記憶装置は、ユニットボードの
表面および裏面に夫々２個ずつ設けられることが好まし
い。かかる構造によりユニットボードへの高密度実装が
可能となるからである。
【０００９】上記半導体記憶装置は、ユニットボードの
表面に搭載された２個の半導体記憶装置を制御するため
の第１の制御系統と、ユニットボード裏面に搭載された
２個の半導体記憶装置を制御するための第２の制御系統
との２系統により制御されることが好ましい。このよう
にユニットボードの表面と裏面に搭載された半導体記憶
装置を夫々独立して制御する回路構成を採用することに
より、第１系統を用いたユニットボード表面の半導体記
憶装置へのアクセスと、第２系統を用いたユニットボー
ド表面の半導体記憶装置へのアクセスを交互に行うこと
により、半導体記憶装置へのアクセスに必要な時間を低
減し、半導体記憶装置への高速書込み／読出しが可能と
なる。尚、上記２系統により制御されるユニットボード
において、ユニットボード上面の半導体記憶装置または
下面の半導体記憶装置のいずれか一方を取り外すことに
より、１系統制御によるユニットボードとしての動作が
可能となる。
【００１０】上記マザーボードとの接続端子には、リー
ド型端子を採用しても良い。リード型端子を用いること
により、バンプ接続の場合に比べて取り扱いが容易とな
るためである。
【００１１】上記マザーボードとの接続端子は、上記ユ
ニットボードの周囲の４つの辺に沿って設けられた４方
向タイプであることが好ましい。４方向タイプのマザー
ボードとの接続端子を採用することにより、対応して設
けられるユニットボードとの接続端子も矩形形状に配置
することができ、この結果、ユニットボードとの接続端
子の間隔が広くでき、マザーボード上の回路配線の引き
回しが容易となり、積層配線（内層での配線）を減らし
回路配線の低容量化等を図ることが可能となる。
【００１２】上記半導体記憶装置は、ＥＣＣ機能および
／またはパリティ機能用に用いることも可能である。こ
のように、メモリモジュール中の半導体記憶装置の一部
をＥＣＣ機能および／またはパリティ機能用に使用する
ことにより、メモリモジュールに半導体記憶装置のチェ
ック機能を持たせることが可能となるからである。
【００１３】
【発明の実施の形態】図１に本発明の実施の形態にかか
るメモリモジュールの外観図を示す。該メモリモジュー
ルは、マザーボード１およびユニットボード２から構成
され、マザーボード１はユニットボードとの接続端子を
有し、該ユニットボードとの接続端子上にマザーボード
との接続端子７を配置し接続することにより、マザーボ
ード１上にユニットボード２の搭載が可能となる。上記
ユニットボード２には、ユニットボード表面に２個、裏
面に２個の合計４個の半導体記憶装置３が搭載され、夫
々マザーボードとの接続端子と回路配線により接続され
ている。上記ユニットボード２は、搭載される半導体記
憶装置の世代の異なったユニットボードが２種類用意さ
れ、一方、上記マザーボード１にはかかる２種類のユニ
ットボードとの接続端子４が設けられている。これによ
り、上記ユニットボード２をそれに対応したユニットボ
ードとの接続端子４を選択して接続することにより、ユ
ニットボード２の取り替えが可能となり、マザーボード
１に搭載される半導体記憶装置の世代交替、即ちメモリ
モジュールの記憶容量の増加を図ることが可能となる。
尚、本実施の形態では２種類のユニットボードを用いる
場合について述べるが、３種類以上のユニットボードへ
の対応も可能である。
【００１４】図２に、１６メガビットＤＲＡＭ（ＪＥＤ
ＥＣ規格 ４メガ ×４ ＤＲＡＭ）用ユニットボード
と６４メガビットＤＲＡＭ（ＪＥＤＥＣ規格 １６メガ
×４ ＤＲＡＭ）用ユニットボードの２種類のユニッ
トボードと接続可能なユニットボードとの接続端子４の
配置を示す。外方に１６個ずつ２列に配置されているの
が６４メガビットＤＲＡＭ用ユニットボードを接続する
ためのユニットボードとの接続端子であり、内方に１３
個ずつ２列に配置されているのが１６メガビットＤＲＡ
Ｍ用ユニットボードを接続するためのユニットボードと
の接続端子である。両者で共有する端子は、図２に示す
ように、できる限り近くに配置されるように設計され、
互いにマザーボード上の配線により接続されている。上
記マザーボード１は、積層構造になっており、マザーボ
ード上の配線は外層および内層にそれぞれ配置される
（図２、３）。
【００１５】まず、本実施の形態のマザーボード１に１
６メガビットＤＲＡＭ用ユニットボード２を搭載した場
合のデータの読み出し手順について説明する。上記ユニ
ットボード２は、１６メガビットＤＲＡＭ用端子（内
方）によりマザーボード１と接続され、アドレス端子Ａ
０〜Ａ１１からＲＡＳ／ＣＡＳにより上位ビット／下位
ビットに分けてアドレス信号が入力される。本実施の形
態では、ユニットボード２に搭載された半導体記憶装置
３は、図８に示すように、ユニットボード２の上面の２
個からなる第１の系統と下面の２個からなる第２の２系
統に分かれている。従って、ユニットボード２上の半導
体記憶装置中のデータを読み出す場合、まず、ＲＡＳ／
ＣＡＳにより選択された第１の制御系統にアドレス信号
が入力され、上面の２個の半導体記憶装置中のデータが
読み出される。本実施の形態に用いられる半導体記憶装
置は、４ビットアクセスであるため、上記２個の半導体
記憶装置中、同じくＲＡＳ／ＣＡＳにより選択された１
の半導体記憶装置（ＩＣ１）の該当アドレス中の４ビッ
トデータが、ＤＱ１〜ＤＱ４の４ビット信号として出力
される。次に、他の半導体記憶装置（ＩＣ２）の４ビッ
トデータが同じくＤＱ１〜ＤＱ４の４ビット信号として
出力される。
【００１６】続いて、第２の制御系統が選択されユニッ
トボード２の下面の２個の半導体記憶装置（ＩＣ３、Ｉ
Ｃ４）が順次アクセスされ、同様に各半導体記憶装置か
ら４ビットデータが出力される。これらのデータは、マ
ザーボード１上の回路配線（図示せず）を通って、ＪＥ
ＤＥＣの仕様に準拠して設けられたマザーボードの入出
力ピン（図示せず）に出力される。尚、ＶＣＣ、ＶＳ
Ｓ、Ａ０〜Ａ１１、ＲＡＳ、ＣＡＳ等の端子も夫々マザ
ーボード１上の経路配線によりマザーボードの入出力ピ
ン（図示せず）に接続されている。
【００１７】一方、６４メガビットＤＲＡＭ用ユニット
ボード２を搭載した場合は、６４メガビットＤＲＡＭ用
端子（外方）によりマザーボード１とユニットボード２
が接続され、ユニットボード２にはアドレス端子Ａ０〜
Ａ１２からＲＡＳ／ＣＡＳにより上位ビット／下位ビッ
トに分けてアドレス信号が入力される。６４メガビット
ＤＲＡＭの場合には、アドレス数が増加するため、Ａ１
２端子が別途設けられる。６４メガビットＤＲＡＭ用ユ
ニットボードの場合も、上記１６メガビットＤＲＡＭ用
ユニットボードの場合と同様の方法でデータ信号の読み
出しが行われる。本実施の形態では、ＲＡＳ／ＣＡＳに
よる切換により、上記データ入出力端子（ＤＱ０〜ＤＱ
３）がデータの書き込みにも用いられる。
【００１８】上記マザーボード１には、このような１６
／６４メガビットＤＲＡＭに対応可能なユニットボード
との接続端子４が２以上設けられ、これに図４に示すユ
ニットボード２を夫々搭載することにより多世代対応型
のメモリモジュールが形成される。図１は、マザーボー
ド１上の２カ所に上記ユニットボードとの接続端子が設
けられ、夫々にユニットボード２が搭載された例であ
る。尚、上記マザーボードの仕様はＪＥＤＥＣに準拠し
ており、ＪＥＤＥＣ スタンダード １６８ピン ８バ
イト ＤＩＭＭ仕様となっている。
【００１９】このように、マザーボード１に予め１６メ
ガビットＤＲＡＭ用ユニットボードおよび６４メガビッ
トＤＲＡＭ用ユニットボードに夫々対応したユニットボ
ードとの接続端子を設けておくことにより、マザーボー
ド１の設計変更を行わずに、ユニットボード２を交換す
るだけでメモリモジュール全体の記憶容量の世代交替、
即ち記憶容量の増加が可能となる。これにより、多世代
対応型マザーボードを予め開発しておけば、ユニットボ
ードの設計変更のみでメモリモジュールの記憶容量の世
代交替が可能となり、次世代メモリモジュールの開発期
間の短縮および開発コストの低減が可能となる。
【００２０】上記ユニットボードとの接続端子は、図２
に示すように、１６メガビットＤＲＡＭ用ユニットボー
ドに対応したユニットボードとの接続端子の外方に、６
４メガビットＤＲＡＭ用ユニットボードに対応したユニ
ットボードとの接続端子を配置することにより、ユニッ
トボードを前者から後者に替えた場合、前者のユニット
ボードが占有していた領域が、後者の占有する領域と等
しいか、または含まれるようになる。これにより、１６
メガビットＤＲＡＭから６４メガビットＤＲＡＭへのユ
ニットボードの世代交替を、マザーボード１上のユニッ
トボード２の実装領域の変更なしに、または変更を最小
限にとどめながら行うことが可能となる。
【００２１】ユニットボードとの接続端子４とユニット
ボード２との接続は、ユニットボード上のマザーボード
との接続端子７上に形成されたバンプ８を用いた半田接
続により（図５）、またはリード形状のマザーボードと
の接続端子９を半田接続することにより（図６）行うこ
とができる。
【００２２】図３に、交換可能な２種類のユニットボー
ド２が、８ビットアクセスの１６メガビットＤＲＡＭ
（ＪＥＤＥＣ規格 ２メガビット ×８ ＤＲＡＭ）用
ユニットボードと、４ビットアクセスの１６メガビット
ＤＲＡＭ（ＪＥＤＥＣ規格 ４メガビット ×４ ＤＲ
ＡＭ）用ユニットボードである場合のユニットボードと
の接続端子４の配置を示す。この場合も、図３に示すよ
うに上記の場合と同様に８ビットアクセスＤＲＡＭ用端
子が、４ビットアクセスＤＲＡＭ用端子の外方に、互い
に平行になるように平行に配置されている。かかる実施
の形態では、アクセスビット数が異なることに対応し
て、４ビットアクセスの１６メガビットＤＲＡＭ用ユニ
ットボードに対応したユニットボードとの接続端子には
４個のデータ入出力端子（ＤＱ１〜ＤＱ４）が、一方８
ビットアクセスの１６メガビットＤＲＡＭ用ユニットボ
ードに対応したユニットボードとの接続端子には８個の
データ入出力端子（ＤＱ１〜ＤＱ８）が設けられ、それ
ぞれマザーボードの入出力ピン（図示せず）に接続され
ている。尚、本実施の形態では、１６メガビットＤＲＡ
Ｍ（×４）用ユニットボードとの接続端子中、Ａ１１端
子は使用されていない（接続されていない）。
【００２３】このように、アクセスビット数の異なった
２種類のＤＲＡＭ用ユニットボード２を交換することに
より、記憶容量が同じであってアクセスビット数の異な
る半導体記憶装置間の変更が、マザーボード１の設計変
更を行うことなく可能となり、メモリモジュールの開発
期間の短縮および開発コストの低減が可能となる。尚、
本実施の形態では、２種類のマザーボード接続端子を平
行に４列に並べて形成し、内方（２、３列目）に設けた
端子が一のユニットボードに対応し、外方（１、４列
目）に設けた端子が他のユニットボードに対応すること
としたが、例えば、１、３列目に設けた端子が一のユニ
ットボードに対応し、２、４列目に設けた端子が他のユ
ニットボードに対応するように形成することも可能であ
る。
【００２４】図４、図５は、上述の４個の半導体記憶装
置３を搭載した本実施の形態にかかるユニットボード２
の上面図をおよび側面図を示す。上記ユニットボード２
は、開口部を設けた基板６に半導体記憶装置３を搭載す
るためのランド５を開口部周縁に設け、基板６の上面、
下面にそれぞれ２個ずつ合計４個の半導体記憶装置３を
搭載する。また、基板２の左右周辺部には、上記マザー
ボード１上のユニットボードとの接続端子４に対応する
位置に、マザーボードとの接続端子７が設けられ、ラン
ド５と結線されている（図示せず）。更に、マザーボー
ドとの接続端子７上には、マザーボード１との接続用の
半田バンプ８が設けられている。このように、４個の半
導体記憶装置３を１組としてユニットボード２を形成す
ることにより、前世代の記憶容量を有する半導体記憶装
置を用いて、次世代の記憶容量を有するユニットボード
を形成することができる。即ち、半導体記憶装置の記憶
容量は、世代が交替するごとに４倍ずつ増加するため、
かかるユニットボード２をひとまとめとして次世代の記
憶容量を有する半導体記憶装置として取り扱うことが可
能となる。また、一般に最新世代の記憶容量を有する半
導体記憶装置は供給量が不安定であるため、供給量の安
定した前世代の記憶容量を有する半導体記憶装置を用い
て最新世代の半導体記憶装置の代わりとして使用するこ
とが可能となる。
【００２５】図５に示すユニットボード２では、マザー
ボードとの接続端子７上に半田バンプ８が設けられてい
るが、図６に示すように、半田バンプ８の代わりにリー
ド端子９を用いることも可能である。
【００２６】図７に、マザーボードとの接続端子７が、
ユニットボード２周囲の４方向に設けられている実施の
形態（下面図）を示す。図４に示した実施の形態では、
マザーボードとの接続端子７がユニットボード２の左右
周辺部のみに設けられているのに対し、本実施の形態で
は、これに加えて上下周辺部にも設けられている。これ
により、対応して設けられるユニットボードとの接続端
子４も図２、３のような２列の直線形状ではなく矩形形
状に配置することができる。この結果、ユニットボード
との接続端子４の間隔を広くでき、マザーボード１上の
回路配線の引き回しが容易となるとともに、積層配線構
造を少なくすることが可能となり、回路配線の低容量化
等を図ることが可能となる。
【００２７】また、ユニットボード２に搭載される半導
体記憶装置３は、必要に応じてＥＣＣ（Ｅｒｒｏｒ Ｃ
ｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）機能および／またはパ
リティ機能用としてを用いることも可能である。これに
より半導体記憶装置の入出力データ等のエラーチェック
が可能となる。
【００２８】特に、マザーボード１に複数のユニットボ
ード２を搭載する場合は、実装密度を上げるために、図
９に示すような半導体記憶装置３を上下に２個搭載した
ユニットボード（図４にユニットボード２を左右に分割
したものに相当）を使用することも可能である。かかる
ユニットボードを用いることにより、４個の半導体記憶
装置３を搭載したユニットボード２では実装不可能な狭
い場所への実装が可能となる場合もあるからである。
【００２９】
【発明の効果】以上の説明で明らかなように、本発明で
は、半導体記憶装置の世代交替、即ち記憶容量の増加が
必要となった場合、マザーボードの設計変更を行わずに
ユニットボードの設計変更だけで半導体記憶装置の世代
交替が可能となるため、次世代記憶容量に対応したメモ
リモジュールの開発期間の短縮および開発コストの削減
を図ることが可能となる。
【００３０】また、ユニットボードに４個の半導体記憶
装置を搭載し、次世代の記憶容量を有するユニットボー
ドを構成することにより、かかるユニットボードを一体
として次世代の記憶容量を有する１個の半導体記憶装置
のように取り扱うことが可能となる。
【００３１】特に、供給量の不安定な最新世代の半導体
記憶装置の代わりに、供給量の安定した前世代の記憶容
量を有する半導体記憶装置４個からなる上記ユニットボ
ードを同等品として使用することにより、半導体記憶装
置の供給量に左右されずにメモリモジュールの安定供給
を行うことが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかるマザーボード上
にユニットボードを搭載したメモリモジュールの外観図
である。
【図２】 本発明の実施の形態にかかる６４メガビット
ＤＲＡＭ（×４）用ユニットボードおよび１６メガビッ
トＤＲＡＭ（×４）用ユニットボード共用のユニットボ
ードとの接続端子の配置図である。
【図３】 本発明の実施の形態にかかる１６メガビット
ＤＲＡＭ（×８）用ユニットボードおよび１６メガビッ
トＤＲＡＭ（×４）用ユニットボード共用のユニットボ
ードとの接続端子の配置図である。
【図４】 本発明の実施の形態にかかるユニットボード
の上面図である。
【図５】 本発明の実施の形態にかかるユニットボード
の側面図である。
【図６】 本発明の実施の形態にかかるユニットボード
の側面図である。
【図７】 本発明の実施の形態にかかるユニットボード
の下面図である。
【図８】 本発明の実施の形態にかかる２系統制御のユ
ニットボードの電気配線図である。
【図９】 本発明の実施の形態にかかるユニットボード
の上面図である。
【符号の説明】
１ マザーボード、２ ユニットボード、３ 半導体記
憶装置、４ ユニットボードとの接続端子、５ ラン
ド、６ 基板、７ マザーボードとの接続端子、８ バ
ンプ、９ リード。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体記憶装置が載置され、該半
    導体記憶装置と接続されるマザーボードとの接続端子を
    有する第１のユニットボードおよび上記半導体記憶装置
    の次世代半導体記憶装置に相当する複数の半導体記憶装
    置が載置され、該半導体記憶装置と接続されるマザーボ
    ードとの接続端子を有する第２のユニットボードの少な
    くとも２種類のユニットボードと、 複数の上記第１または第２のユニットボードを入れ換え
    て載置可能なマザーボードとを含むメモリモジュールで
    あって、 上記第１のユニットボードに代えて上記第２のユニット
    ボードを上記マザーボード上に載置する場合の第２のユ
    ニットボードの占有領域が、上記第１のユニットボード
    を上記マザーボード上に載置する場合の第１のユニット
    ボードの占有領域と実質的に同一であることを特徴とす
    るメモリモジュール。
  2. 【請求項２】 上記第１および第２のユニットボードの
    マザーボードとの接続端子に接続するように上記マザー
    ボードに設けられた２種類のユニットボードとの接続端
    子が、夫々平行に２列ずつ配置され、上記第２のユニッ
    トボードを接続するためのユニットボードとの接続端子
    が、上記第１のユニットボードを接続するためのユニッ
    トボードとの接続端子に対して平行かつ外方に配置さ
    れ、かつ夫々のユニットボードとの接続端子間で共通す
    る端子同士が接続されていることを特徴とする請求項１
    に記載のメモリモジュール。
  3. 【請求項３】 上記ユニットボードが、４個の半導体記
    憶装置を搭載し、該半導体記憶装置の次世代半導体記憶
    装置の記憶容量を有するユニットボードを形成すること
    を特徴とする請求項１または２に記載のメモリモジュー
    ル。
  4. 【請求項４】 上記半導体記憶装置が、ユニットボード
    の表面および裏面に夫々２個ずつ設けられることを特徴
    とする請求項３に記載のメモリモジュール。
  5. 【請求項５】 上記半導体記憶装置が、ユニットボード
    の表面に搭載された２個の半導体記憶装置を制御するた
    めの第１の制御系統と、ユニットボード裏面に搭載され
    た２個の半導体記憶装置を制御するための第２の制御系
    統との２系統により制御されることを特徴とする請求項
    ３に記載のメモリモジュール。
  6. 【請求項６】 上記マザーボードとの接続端子が、リー
    ド型端子であることを特徴とする請求項１または２に記
    載のメモリモジュール。
  7. 【請求項７】 上記マザーボードとの接続端子が、上記
    ユニットボードの周囲の４つの辺に沿って設けられた４
    方向タイプであることを特徴とする請求項１または２に
    記載のメモリモジュール。
  8. 【請求項８】 上記半導体記憶装置が、ＥＣＣ機能およ
    び／またはパリティ機能用に使用することを特徴とする
    請求項１または２に記載のメモリモジュール。
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