JP3195548B2 - 半導体装置および半導体モジュールならびに半導体モジュールの製造方法 - Google Patents
半導体装置および半導体モジュールならびに半導体モジュールの製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、薄型で高密度の
実装が可能な半導体装置に関する。
実装が可能な半導体装置に関する。
【０００２】
【従来の技術】図６は従来の半導体装置を示す側面図で
ある。図６に示すように、従来の半導体装置は、マザー
ボード１の上下面上に複数の半導体集積回路パッケージ
（以下ＩＣパッケージという）２が直接に実装されて構
成されている。３はマザーボード１の上下面上に設けら
れたＩＣパッケージ２を搭載するためのランドである。
ある。図６に示すように、従来の半導体装置は、マザー
ボード１の上下面上に複数の半導体集積回路パッケージ
（以下ＩＣパッケージという）２が直接に実装されて構
成されている。３はマザーボード１の上下面上に設けら
れたＩＣパッケージ２を搭載するためのランドである。
【０００３】
【発明が解決しようとする課題】従来の半導体装置は上
述したようにＩＣパッケージ２をマザーボード１の上下
面上に直接実装して構成されているため、実装スペース
がマザーボード１の上下面面積による制約を受け、高密
度実装が困難であるという問題があった。また、ＩＣパ
ッケージ２をマザーボード１上に浮かせて（スタンドオ
フを設けて）実装するため、基板に実装した後、一方の
ＩＣパッケージ本体に対応して基板の裏側に実装された
ＩＣパッケージ本体までの総厚み寸法が小さくできず、
このため大きな厚みを要するという問題もあった。
述したようにＩＣパッケージ２をマザーボード１の上下
面上に直接実装して構成されているため、実装スペース
がマザーボード１の上下面面積による制約を受け、高密
度実装が困難であるという問題があった。また、ＩＣパ
ッケージ２をマザーボード１上に浮かせて（スタンドオ
フを設けて）実装するため、基板に実装した後、一方の
ＩＣパッケージ本体に対応して基板の裏側に実装された
ＩＣパッケージ本体までの総厚み寸法が小さくできず、
このため大きな厚みを要するという問題もあった。
【０００４】この発明は上記のような問題点を解決する
ためになされたもので、薄型で高密度の実装が可能な半
導体装置を得ることを目的とする。
ためになされたもので、薄型で高密度の実装が可能な半
導体装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、貫通する開口部を有する基板と、それ
ぞれパッケージ本体とこのパッケージ本体から導出され
た複数のリードとを有し、前記開口部の上側と下側とに
配置された一対の集積回路パッケージとを備え、前記各
集積回路パッケージのパッケージ本体の一部が前記開口
部に挿入されており、前記基板には当該基板を貫通し且
つ一端に外部接続用バンプを配設された複数の外部接続
用端子が設けられ、当該複数の外部接続用端子は、前記
集積回路パッケージのリードの数よりも余分に設けられ
たダミーの外部接続用端子を含み、前記一対の集積回路
パッケージの両方のリードに接続される第１群の複数の
外部接続用端子と前記一対の集積回路パッケージの片方
のみのリードに接続される第２群の複数の外部接続用端
子とを有して構成されている。
る半導体装置は、貫通する開口部を有する基板と、それ
ぞれパッケージ本体とこのパッケージ本体から導出され
た複数のリードとを有し、前記開口部の上側と下側とに
配置された一対の集積回路パッケージとを備え、前記各
集積回路パッケージのパッケージ本体の一部が前記開口
部に挿入されており、前記基板には当該基板を貫通し且
つ一端に外部接続用バンプを配設された複数の外部接続
用端子が設けられ、当該複数の外部接続用端子は、前記
集積回路パッケージのリードの数よりも余分に設けられ
たダミーの外部接続用端子を含み、前記一対の集積回路
パッケージの両方のリードに接続される第１群の複数の
外部接続用端子と前記一対の集積回路パッケージの片方
のみのリードに接続される第２群の複数の外部接続用端
子とを有して構成されている。
【０００６】この発明の請求項２に係る半導体装置は、
前記貫通する開口部の一部が前記基板の端面に開口して
いることを特徴としている。
前記貫通する開口部の一部が前記基板の端面に開口して
いることを特徴としている。
【０００７】
【０００８】
【０００９】
【００１０】この発明の請求項３に係る半導体装置は、
それぞれの端面が相対向するように配置されこの端面間
に空間を形成する少なくとも２つの基板と、それぞれパ
ッケージ本体とこのパッケージ本体から導出された複数
のリードとを有し、前記空間の上側と下側とに配置され
た一対の集積回路パッケージとを備え、前記各集積回路
パッケージのパッケージ本体の一部が前記空間に挿入さ
れて構成されている。
それぞれの端面が相対向するように配置されこの端面間
に空間を形成する少なくとも２つの基板と、それぞれパ
ッケージ本体とこのパッケージ本体から導出された複数
のリードとを有し、前記空間の上側と下側とに配置され
た一対の集積回路パッケージとを備え、前記各集積回路
パッケージのパッケージ本体の一部が前記空間に挿入さ
れて構成されている。
【００１１】この発明の請求項４に係る半導体装置にお
いて、前記基板には当該基板を貫通する複数の外部接続
用端子が設けられ、この各外部接続用端子は前記一対の
集積回路パッケージの対応するリードに接続される。
いて、前記基板には当該基板を貫通する複数の外部接続
用端子が設けられ、この各外部接続用端子は前記一対の
集積回路パッケージの対応するリードに接続される。
【００１２】この発明の請求項５に係る半導体装置にお
いて、前記基板には当該基板を貫通する複数の外部接続
用端子が設けられ、当該複数の外部接続用端子は、前記
集積回路パッケージのリードの数よりも余分に設けられ
たダミーの外部接続用端子を含み、前記一対の集積回路
パッケージの両方のリードに接続される第１群の複数の
外部接続用端子と前記一対の集積回路パッケージの片方
のみのリードに接続される第２群のダミーの複数の外部
接続用端子とを有する。
いて、前記基板には当該基板を貫通する複数の外部接続
用端子が設けられ、当該複数の外部接続用端子は、前記
集積回路パッケージのリードの数よりも余分に設けられ
たダミーの外部接続用端子を含み、前記一対の集積回路
パッケージの両方のリードに接続される第１群の複数の
外部接続用端子と前記一対の集積回路パッケージの片方
のみのリードに接続される第２群のダミーの複数の外部
接続用端子とを有する。
【００１３】この発明の請求項６に係る半導体装置にお
いて、前記外部接続用端子の一端に外部接続用バンプが
配設されている。
いて、前記外部接続用端子の一端に外部接続用バンプが
配設されている。
【００１４】この発明の請求項７に係る半導体モジュー
ルは、マザーボード上に半導体装置を配設した半導体モ
ジュールであって、前記半導体装置は、貫通する開口部
を有する基板と、それぞれパッケージ本体とこのパッケ
ージ本体から導出された複数のリードとを有し、前記開
口部の上側と下側とに配置された一対の集積回路パッケ
ージとを備え、前記各集積回路パッケージのパッケージ
本体の一部が前記開口部に挿入されており、前記基板に
は当該基板を貫通する複数の外部接続用端子が設けら
れ、当該複数の外部接続用端子は、前記集積回路パッケ
ージのリードの数よりも余分に設けられたダミーの外部
接続用端子を含み、前記一対の集積回路パッケージの両
方のリードに接続される第１群の複数の外部接続用端子
と前記一対の集積回路パッケージの片方のみのリードに
接続される第２群の複数の外部接続用端子とを有してお
り、前記外部接続用端子の一端に外部接続用バンプが配
設されており、前記半導体装置の前記外部接続用バンプ
が前記マザーボードに接続されている。この発明の請求
項８に係る半導体モジュールは、前記半導体装置を複数
備え、当該複数の半導体装置は、前記外部接続用端子の
外部接続用バンプが配設されている一端と外部接続用バ
ンプが配設されていない他端とを接合して複数重ねて前
記マザーボード上に配設される。この発明の請求項９に
係る半導体モジュールにおいて、前記半導体装置は、前
記マザーボードの上側面と下側面との両面に配設され
る。この発明の請求項１０に係る半導体モジュールは、
マザーボード上に半導体装置を配設した半導体モジュー
ルであって、前記半導体装置は、それぞれの端面が相対
向するように配置されこの端面間に空間を形成する少な
くとも２つの基板と、それぞれパッケージ本体とこのパ
ッケージ本体から導出された複数のリードとを有し、前
記空間の上側と下側とに配置された一対の集積回路パッ
ケージとを備え、前記各集積回路パッケージのパッケー
ジ本体の一部が前記空間に挿入されており、前記基板に
は当該基板を貫通する複数の外部接続用端子が設けら
れ、この各外部接続用端子は前記一対の集積回路パッケ
ージの対応するリードに接続されており、前記外部接続
用端子の一端に外部接続用バンプが配設されており、前
記半導体装置の前記外部接続用バンプが前記マザーボー
ドに接続されている。この発明の請求項１１に係る半導
体モジュールは、マザーボード上に半導体装置を配設し
た半導体モジュールであって、前記半導体装置は、それ
ぞれの端面が相対向するように配置されこの端面間に空
間を形成する少なくとも２つの基板と、それぞれパッケ
ージ本体とこのパッケージ本体から導出された複数のリ
ードとを有し、前記空間の上側と下側とに配置された一
対の集積回路パッケージとを備え、前記各集積回路パッ
ケージのパッケージ本体の一部が前記空間に挿入されて
おり、前記基板には当該基板を貫通する複数の外部接続
用端子が設けられ、当該複数の外部接続用端子は、前記
集積回路パッケージのリードの数よりも余分に設けられ
たダミーの外部接続用端子を含み、前記一対の集積回路
パッケージの両方のリードに接続される第１群の複数の
外部接続用端子と前記一対の集積回路パッケージの片方
のみのリードに接続される第２群の複数の外部接続用端
子とを有しており、前記外部接続用端子の一端に外部接
続用バンプが配設されており、前記半導体装置の前記外
部接続用バンプが前記マザーボードに接続されている。
この発明の請求項１２に係る半導体モジュールは、前記
半導体装置を複数備え、当該複数の半導体装置は、前記
外部接続用端子の外部接続用バンプが配設されている一
端と外部接続用バンプが配設されていない他端とを接合
して複数重ねて前記マザーボード上に配設される。この
発明の請求項１３に係る半導体モジュールにおいて、前
記半導体装置は、前記マザーボードの上側面と下側面と
の両面に配設される。この発明の請求項１４に係る半導
体モジュールの製造方法は、請求項９記載の半導体モジ
ュールを製造するための製造方法であって、マザーボー
ドの片面上に請求項１記載の半導体装置を複数個積み重
ねる第１工程を備え、当該第１工程において前記はんだ
バンプは共晶もしくは高温はんだバンプが用いられ、前
記はんだバンプを溶融させることにより前記第１工程で
積み重ねられた複数個の半導体装置を前記マザーボード
の片面上に接続固定する第２工程と、前記マザーボード
を裏返し、前記マザーボードのもう片面上に請求項１記
載の半導体装置を複数個積み重ねる第３工程とをさらに
備え、当該第３工程において前記はんだバンプは低温は
んだバンプが用いられ、前記はんだバンプを溶融させる
ことにより前記第３工程で積み重ねられた複数個の半導
体装置を前記マザーボードのもう片面上に接続固定する
第４工程をさらに備えて構成されている。この発明の請
求項１５に係る半導体モジュールの製造方法は、請求項
１３記載の半導体モジュールを製造するための製造方法
であって、マザーボードの片面上に請求項６記載の半導
体装置を複数個積み重ねる第１工程を備え、当該第１工
程において前記はんだバンプは共晶もしくは高温はんだ
バンプが用いられ、前記はんだバンプを溶融させること
により前記第１工程で積み重ねられた複数個の半導体装
置を前記マザーボードの片面上に接続固定する第２工程
と、前記マザーボードを裏返し、前記マザーボードのも
う片面上に請求項６記載の半導体装置を複数個積み重ね
る第３工程とをさらに備え、当該第３工程において前記
はんだバンプは低温はんだバンプが用いられ、前記はん
だバンプを溶融させることにより前記第３工程で積み重
ねられた複数個の半導体装置を前記マザーボードのもう
片面上に接続固定する第４工程をさらに備えて構成され
ている。
ルは、マザーボード上に半導体装置を配設した半導体モ
ジュールであって、前記半導体装置は、貫通する開口部
を有する基板と、それぞれパッケージ本体とこのパッケ
ージ本体から導出された複数のリードとを有し、前記開
口部の上側と下側とに配置された一対の集積回路パッケ
ージとを備え、前記各集積回路パッケージのパッケージ
本体の一部が前記開口部に挿入されており、前記基板に
は当該基板を貫通する複数の外部接続用端子が設けら
れ、当該複数の外部接続用端子は、前記集積回路パッケ
ージのリードの数よりも余分に設けられたダミーの外部
接続用端子を含み、前記一対の集積回路パッケージの両
方のリードに接続される第１群の複数の外部接続用端子
と前記一対の集積回路パッケージの片方のみのリードに
接続される第２群の複数の外部接続用端子とを有してお
り、前記外部接続用端子の一端に外部接続用バンプが配
設されており、前記半導体装置の前記外部接続用バンプ
が前記マザーボードに接続されている。この発明の請求
項８に係る半導体モジュールは、前記半導体装置を複数
備え、当該複数の半導体装置は、前記外部接続用端子の
外部接続用バンプが配設されている一端と外部接続用バ
ンプが配設されていない他端とを接合して複数重ねて前
記マザーボード上に配設される。この発明の請求項９に
係る半導体モジュールにおいて、前記半導体装置は、前
記マザーボードの上側面と下側面との両面に配設され
る。この発明の請求項１０に係る半導体モジュールは、
マザーボード上に半導体装置を配設した半導体モジュー
ルであって、前記半導体装置は、それぞれの端面が相対
向するように配置されこの端面間に空間を形成する少な
くとも２つの基板と、それぞれパッケージ本体とこのパ
ッケージ本体から導出された複数のリードとを有し、前
記空間の上側と下側とに配置された一対の集積回路パッ
ケージとを備え、前記各集積回路パッケージのパッケー
ジ本体の一部が前記空間に挿入されており、前記基板に
は当該基板を貫通する複数の外部接続用端子が設けら
れ、この各外部接続用端子は前記一対の集積回路パッケ
ージの対応するリードに接続されており、前記外部接続
用端子の一端に外部接続用バンプが配設されており、前
記半導体装置の前記外部接続用バンプが前記マザーボー
ドに接続されている。この発明の請求項１１に係る半導
体モジュールは、マザーボード上に半導体装置を配設し
た半導体モジュールであって、前記半導体装置は、それ
ぞれの端面が相対向するように配置されこの端面間に空
間を形成する少なくとも２つの基板と、それぞれパッケ
ージ本体とこのパッケージ本体から導出された複数のリ
ードとを有し、前記空間の上側と下側とに配置された一
対の集積回路パッケージとを備え、前記各集積回路パッ
ケージのパッケージ本体の一部が前記空間に挿入されて
おり、前記基板には当該基板を貫通する複数の外部接続
用端子が設けられ、当該複数の外部接続用端子は、前記
集積回路パッケージのリードの数よりも余分に設けられ
たダミーの外部接続用端子を含み、前記一対の集積回路
パッケージの両方のリードに接続される第１群の複数の
外部接続用端子と前記一対の集積回路パッケージの片方
のみのリードに接続される第２群の複数の外部接続用端
子とを有しており、前記外部接続用端子の一端に外部接
続用バンプが配設されており、前記半導体装置の前記外
部接続用バンプが前記マザーボードに接続されている。
この発明の請求項１２に係る半導体モジュールは、前記
半導体装置を複数備え、当該複数の半導体装置は、前記
外部接続用端子の外部接続用バンプが配設されている一
端と外部接続用バンプが配設されていない他端とを接合
して複数重ねて前記マザーボード上に配設される。この
発明の請求項１３に係る半導体モジュールにおいて、前
記半導体装置は、前記マザーボードの上側面と下側面と
の両面に配設される。この発明の請求項１４に係る半導
体モジュールの製造方法は、請求項９記載の半導体モジ
ュールを製造するための製造方法であって、マザーボー
ドの片面上に請求項１記載の半導体装置を複数個積み重
ねる第１工程を備え、当該第１工程において前記はんだ
バンプは共晶もしくは高温はんだバンプが用いられ、前
記はんだバンプを溶融させることにより前記第１工程で
積み重ねられた複数個の半導体装置を前記マザーボード
の片面上に接続固定する第２工程と、前記マザーボード
を裏返し、前記マザーボードのもう片面上に請求項１記
載の半導体装置を複数個積み重ねる第３工程とをさらに
備え、当該第３工程において前記はんだバンプは低温は
んだバンプが用いられ、前記はんだバンプを溶融させる
ことにより前記第３工程で積み重ねられた複数個の半導
体装置を前記マザーボードのもう片面上に接続固定する
第４工程をさらに備えて構成されている。この発明の請
求項１５に係る半導体モジュールの製造方法は、請求項
１３記載の半導体モジュールを製造するための製造方法
であって、マザーボードの片面上に請求項６記載の半導
体装置を複数個積み重ねる第１工程を備え、当該第１工
程において前記はんだバンプは共晶もしくは高温はんだ
バンプが用いられ、前記はんだバンプを溶融させること
により前記第１工程で積み重ねられた複数個の半導体装
置を前記マザーボードの片面上に接続固定する第２工程
と、前記マザーボードを裏返し、前記マザーボードのも
う片面上に請求項６記載の半導体装置を複数個積み重ね
る第３工程とをさらに備え、当該第３工程において前記
はんだバンプは低温はんだバンプが用いられ、前記はん
だバンプを溶融させることにより前記第３工程で積み重
ねられた複数個の半導体装置を前記マザーボードのもう
片面上に接続固定する第４工程をさらに備えて構成され
ている。
【００１５】
【発明の実施の形態】（実施の形態１） 図１はこの発明の実施の形態１による半導体装置を示す
平面図、図２はその側面説明図である。この半導体装置
は基板１１を備えている。基板１１にはその上下面に連
通した２つの開口部１２が設けられている。各開口部１
２の周縁において、基板１１の上面上および下面上に
は、ＩＣパッケージ実装用のランド１３が配設されてい
る。さらにランド１３の外方において、基板１１の上面
上および下面上には、外部接続用端子としての外部接続
用ランド１４がＩＣパッケージ実装用ランド１３に対応
して配設されている。外部接続用ランド１４とＩＣパッ
ケージ実装用ランド１３は、対応するもの同士が基板１
１上に設けられた配線１５により電気的に接続されてい
る。また外部接続用ランド１４は、基板１１の上面側と
下面側とで上下対応するもの同士が例えばスルーホール
内に設けられた導体などにより電気的に接続されてい
る。基板１１の一方面側（図２では下面側）において、
外部接続用ランド１４上には外部接続用のはんだバンプ
１６が設けられている。
平面図、図２はその側面説明図である。この半導体装置
は基板１１を備えている。基板１１にはその上下面に連
通した２つの開口部１２が設けられている。各開口部１
２の周縁において、基板１１の上面上および下面上に
は、ＩＣパッケージ実装用のランド１３が配設されてい
る。さらにランド１３の外方において、基板１１の上面
上および下面上には、外部接続用端子としての外部接続
用ランド１４がＩＣパッケージ実装用ランド１３に対応
して配設されている。外部接続用ランド１４とＩＣパッ
ケージ実装用ランド１３は、対応するもの同士が基板１
１上に設けられた配線１５により電気的に接続されてい
る。また外部接続用ランド１４は、基板１１の上面側と
下面側とで上下対応するもの同士が例えばスルーホール
内に設けられた導体などにより電気的に接続されてい
る。基板１１の一方面側（図２では下面側）において、
外部接続用ランド１４上には外部接続用のはんだバンプ
１６が設けられている。
【００１６】ＩＣパッケージ１７は、パッケージ本体１
８と、該本体１８の左右側面から横方向に直状に突出し
たストレートリード１９とを備えている。パッケージ本
体１８は、基板１１の開口部１２に半収容されている。
すなわち、パッケージ本体１８の略半分は開口部１２内
に収容され、残りの略半分は外方に露出している。スト
レートリード１９は対応するＩＣパッケージ実装用ラン
ド１３上に固定され電気的接続されることにより、開口
部１２の周縁において基板１１に支持されている。この
ようなＩＣパッケージ１７は、各開口部１２ごとに、基
板１１の上面側と下面側との両面にそれぞれ配設されて
いる。
８と、該本体１８の左右側面から横方向に直状に突出し
たストレートリード１９とを備えている。パッケージ本
体１８は、基板１１の開口部１２に半収容されている。
すなわち、パッケージ本体１８の略半分は開口部１２内
に収容され、残りの略半分は外方に露出している。スト
レートリード１９は対応するＩＣパッケージ実装用ラン
ド１３上に固定され電気的接続されることにより、開口
部１２の周縁において基板１１に支持されている。この
ようなＩＣパッケージ１７は、各開口部１２ごとに、基
板１１の上面側と下面側との両面にそれぞれ配設されて
いる。
【００１７】この配設の手順は次の通りである。すなわ
ち、まず基板１１の上面側にＩＣパッケージ１７を位置
決めし、リフローの手法でストレートリード１９をＩＣ
パッケージ実装用ランド１３にはんだづけする。次に基
板１１を裏返し、基板１１の下面側にも同様にしてＩＣ
パッケージ１７をはんだづけする。
ち、まず基板１１の上面側にＩＣパッケージ１７を位置
決めし、リフローの手法でストレートリード１９をＩＣ
パッケージ実装用ランド１３にはんだづけする。次に基
板１１を裏返し、基板１１の下面側にも同様にしてＩＣ
パッケージ１７をはんだづけする。
【００１８】この実施の形態１によれば、ＩＣパッケー
ジ１７を基板１１の開口部１２に半収容した形で両面実
装しているため、薄型化が実現できる。しかも、パッケ
ージ本体１８の略半分は外方に露出しているため、略半
分が開口部１２内に収容されていても放熱性が悪くなる
ことはほとんどない。さらに、ストレートリード１９を
用いているため、リード加工の手間が省ける。加えて、
基板１１の一方面側において外部接続用ランド１４上に
はんだバンプ１６を設けているので、以下の実施の形態
で述べるようにパッケージを多段化して実装密度を高め
ることが容易に可能となる。
ジ１７を基板１１の開口部１２に半収容した形で両面実
装しているため、薄型化が実現できる。しかも、パッケ
ージ本体１８の略半分は外方に露出しているため、略半
分が開口部１２内に収容されていても放熱性が悪くなる
ことはほとんどない。さらに、ストレートリード１９を
用いているため、リード加工の手間が省ける。加えて、
基板１１の一方面側において外部接続用ランド１４上に
はんだバンプ１６を設けているので、以下の実施の形態
で述べるようにパッケージを多段化して実装密度を高め
ることが容易に可能となる。
【００１９】（実施の形態２） 図３はこの発明の実施の形態２による半導体装置を示す
側面説明図である。この半導体装置は、半導体モジュー
ルとして構成されるものであって、マザーボード２０を
備えている。マザーボード２０の上面上には、ＩＣパッ
ケージ実装基板を搭載するためのランド２１が設けられ
ている。このランド２１上には、はんだバンプ１６を介
して、前述した実施の形態１におけるＩＣパッケージ１
７を両面実装した基板１１が固定され電気的接続され
る。この１段目の基板１１の上面の外部接続用ランド１
４上にはさらに、はんだバンプ１６を介して、同じく実
施の形態１におけるＩＣパッケージ１７を両面実装した
基板１１が固定され電気的接続される。このようにし
て、マザーボード２０の片面上に、実施の形態１におけ
るＩＣパッケージ１７を両面実装した基板１１が複数段
積み重ねられて、はんだバンプ１６により接続固定され
る。
側面説明図である。この半導体装置は、半導体モジュー
ルとして構成されるものであって、マザーボード２０を
備えている。マザーボード２０の上面上には、ＩＣパッ
ケージ実装基板を搭載するためのランド２１が設けられ
ている。このランド２１上には、はんだバンプ１６を介
して、前述した実施の形態１におけるＩＣパッケージ１
７を両面実装した基板１１が固定され電気的接続され
る。この１段目の基板１１の上面の外部接続用ランド１
４上にはさらに、はんだバンプ１６を介して、同じく実
施の形態１におけるＩＣパッケージ１７を両面実装した
基板１１が固定され電気的接続される。このようにし
て、マザーボード２０の片面上に、実施の形態１におけ
るＩＣパッケージ１７を両面実装した基板１１が複数段
積み重ねられて、はんだバンプ１６により接続固定され
る。
【００２０】この接続固定の手順は次の通りである。す
なわち、まずマザーボード２０の上面側に、実施の形態
１におけるＩＣパッケージ１７を両面実装した基板１１
を多段に位置決めする。このとき、はんだバンプ１６と
ランド１４，２１との当接部位には、フラックスあるい
ははんだペーストを供給しておく。そして、次に、はん
だバンプ１６を溶融させ、多段の基板１１とマザーボー
ド２０とを接続固定する。
なわち、まずマザーボード２０の上面側に、実施の形態
１におけるＩＣパッケージ１７を両面実装した基板１１
を多段に位置決めする。このとき、はんだバンプ１６と
ランド１４，２１との当接部位には、フラックスあるい
ははんだペーストを供給しておく。そして、次に、はん
だバンプ１６を溶融させ、多段の基板１１とマザーボー
ド２０とを接続固定する。
【００２１】この実施の形態２によれば、ＩＣパッケー
ジ１７を両面実装した基板１１をマザーボード２０上に
多段実装することで、実装面積を小さくでき、かつ高密
度実装を実現できる。しかも、ＩＣパッケージ１７を両
面実装した基板１１が薄型化されているため、これを多
段実装したとしても所要厚みはそれ程大きなものとはな
らない。
ジ１７を両面実装した基板１１をマザーボード２０上に
多段実装することで、実装面積を小さくでき、かつ高密
度実装を実現できる。しかも、ＩＣパッケージ１７を両
面実装した基板１１が薄型化されているため、これを多
段実装したとしても所要厚みはそれ程大きなものとはな
らない。
【００２２】（実施の形態３） 図４はこの発明の実施の形態３による半導体モジュール
を示す側面説明図である。この半導体モジュールのマザ
ーボード２０は、上面と下面の両面上にＩＣパッケージ
実装基板を搭載するためのランド２１が設けられてい
る。前述した実施の形態２では、マザーボード２０の片
面上に、実施の形態１によるＩＣパッケージ１７を両面
実装した基板１１を多段に積み重ねて接続固定したが、
この実施の形態３では、マザーボード２０のもう片面上
にも、実施の形態１によるＩＣパッケージ１７を両面実
装した基板１１を多段に積み重ねて接続固定している。
を示す側面説明図である。この半導体モジュールのマザ
ーボード２０は、上面と下面の両面上にＩＣパッケージ
実装基板を搭載するためのランド２１が設けられてい
る。前述した実施の形態２では、マザーボード２０の片
面上に、実施の形態１によるＩＣパッケージ１７を両面
実装した基板１１を多段に積み重ねて接続固定したが、
この実施の形態３では、マザーボード２０のもう片面上
にも、実施の形態１によるＩＣパッケージ１７を両面実
装した基板１１を多段に積み重ねて接続固定している。
【００２３】この接続固定の手順は次の通りである。す
なわち、まず実施の形態２で述べた手順に従って、マザ
ーボード２０の片面上に、実施の形態１におけるＩＣパ
ッケージ１７を両面実装した基板１１を多段に接続固定
する。このとき、はんだバンプ１６ａとしては、共晶は
んだもしくは高温はんだバンプを用いる。次に、マザー
ボード２０を裏返す。そして、マザーボード２０のもう
片面上にも、実施の形態２で述べた手順に従って、実施
の形態１におけるＩＣパッケージ１７を両面実装した基
板１１を多段に接続固定する。このとき、はんだバンプ
１６ｂとしては、低温はんだバンプを用いる。これによ
り、はんだバンプ１６ｂの溶融時に先に溶融固着したは
んだバンプ１６ａが再溶融することがなく、多段の基板
１１が重くともマザーボード２０の裏面から離脱するこ
とがなく、確実に両面多段実装が可能となる。
なわち、まず実施の形態２で述べた手順に従って、マザ
ーボード２０の片面上に、実施の形態１におけるＩＣパ
ッケージ１７を両面実装した基板１１を多段に接続固定
する。このとき、はんだバンプ１６ａとしては、共晶は
んだもしくは高温はんだバンプを用いる。次に、マザー
ボード２０を裏返す。そして、マザーボード２０のもう
片面上にも、実施の形態２で述べた手順に従って、実施
の形態１におけるＩＣパッケージ１７を両面実装した基
板１１を多段に接続固定する。このとき、はんだバンプ
１６ｂとしては、低温はんだバンプを用いる。これによ
り、はんだバンプ１６ｂの溶融時に先に溶融固着したは
んだバンプ１６ａが再溶融することがなく、多段の基板
１１が重くともマザーボード２０の裏面から離脱するこ
とがなく、確実に両面多段実装が可能となる。
【００２４】この実施の形態３によれば、ＩＣパッケー
ジ１７を両面実装した基板１１をマザーボード２０の両
面上に多段実装することで、実施の形態２よりもさらに
高密度実装を実現できる。
ジ１７を両面実装した基板１１をマザーボード２０の両
面上に多段実装することで、実施の形態２よりもさらに
高密度実装を実現できる。
【００２５】（実施の形態４）図５はこの発明の実施の
形態４による半導体装置を示す部分平面図である。この
実施の形態４は、上下多段に電気的接続する各ＩＣパッ
ケージ１７において共有できないリードが存在する場合
に有効なものである。図５では、基板１１の上下面にそ
れぞれ実装されるＩＣパッケージ１７において、上面側
ＩＣパッケージ１７のリード１９ａと下面側ＩＣパッケ
ージ１７のリード１９ｂとが共有不可の場合を示してい
る。
形態４による半導体装置を示す部分平面図である。この
実施の形態４は、上下多段に電気的接続する各ＩＣパッ
ケージ１７において共有できないリードが存在する場合
に有効なものである。図５では、基板１１の上下面にそ
れぞれ実装されるＩＣパッケージ１７において、上面側
ＩＣパッケージ１７のリード１９ａと下面側ＩＣパッケ
ージ１７のリード１９ｂとが共有不可の場合を示してい
る。
【００２６】この実施の形態４では、共有不可のリード
１９を別々に配線するために、リード１９の数よりも余
分に設けられた外部接続用ランド、すなわちダミーラン
ド１４ａを基板１１の上下面に設けている。このダミー
ランド１４ａも、通常の外部接続用ランド１４と同様に
上下対応するもの同士が電気的接続されている。そし
て、図５の例では、上面側ＩＣパッケージ１７のリード
１９ａを通常の外部接続用ランド１４に配線１５で電気
的接続し、下面側ＩＣパッケージ１７のリード１９ｂを
ダミーランド１４ａに配線１５で電気的接続している。
１９を別々に配線するために、リード１９の数よりも余
分に設けられた外部接続用ランド、すなわちダミーラン
ド１４ａを基板１１の上下面に設けている。このダミー
ランド１４ａも、通常の外部接続用ランド１４と同様に
上下対応するもの同士が電気的接続されている。そし
て、図５の例では、上面側ＩＣパッケージ１７のリード
１９ａを通常の外部接続用ランド１４に配線１５で電気
的接続し、下面側ＩＣパッケージ１７のリード１９ｂを
ダミーランド１４ａに配線１５で電気的接続している。
【００２７】この実施の形態４によれば、共有不可のリ
ードが存在する場合であっても図３や図４のようにＩＣ
パッケージを多段実装することが可能となる。
ードが存在する場合であっても図３や図４のようにＩＣ
パッケージを多段実装することが可能となる。
【００２８】（実施の形態５） 図７および図８はこの発明の実施の形態５による半導体
装置を示す平面図である。図７の半導体装置において、
基板１１は、図１に示す実施の形態１と異なり、開口部
１２の１辺（図７においては下辺）において、開口部１
２を囲わないように削除された形となっている。また図
８の半導体装置においても、基板１１は、図１に示す実
施の形態１と異なり、開口部１２の対向２辺（図８にお
いては上辺と下辺）において開口部１２を囲わないよう
に削除された形となっている。図８の点線が削除された
部分である。基板１１は、前記削除の結果として、空間
を隔てた複数の基板１１ａを含んで構成される。なお、
図７および図８のいずれの半導体装置においても、その
他の構成は図１，図２に示す半導体装置と全く同様であ
り、従って図３や図４のような多段実装とすることがで
きる。
装置を示す平面図である。図７の半導体装置において、
基板１１は、図１に示す実施の形態１と異なり、開口部
１２の１辺（図７においては下辺）において、開口部１
２を囲わないように削除された形となっている。また図
８の半導体装置においても、基板１１は、図１に示す実
施の形態１と異なり、開口部１２の対向２辺（図８にお
いては上辺と下辺）において開口部１２を囲わないよう
に削除された形となっている。図８の点線が削除された
部分である。基板１１は、前記削除の結果として、空間
を隔てた複数の基板１１ａを含んで構成される。なお、
図７および図８のいずれの半導体装置においても、その
他の構成は図１，図２に示す半導体装置と全く同様であ
り、従って図３や図４のような多段実装とすることがで
きる。
【００２９】この実施の形態５によれば、基板１１の削
除部分の分だけ基板１１の面積を縮小することができ
る。従って、マザーボード上への実装スペースが小さく
て済み、実装効率を向上させることができる。
除部分の分だけ基板１１の面積を縮小することができ
る。従って、マザーボード上への実装スペースが小さく
て済み、実装効率を向上させることができる。
【００３０】（実施の形態６）図９および図１０はこの
発明の実施の形態６による半導体装置を示す部分平面図
である。これらの半導体装置は、いずれも、図５に示す
実施の形態４と同様のダミーランド１４ａを備えてい
る。ただし、図５の半導体装置のダミーランド１４ａが
通常の外部接続用ランド１４と１列に整列配置されてい
るのに対し、図９および図１０の半導体装置のダミーラ
ンド１４ａは通常の外部接続用ランド１４の配列の外側
に別途に配列されている。図９では通常の外部接続用ラ
ンド１４の真横にダミーランド１４ａがくるように配置
されており、図１０では通常の外部接続用ランド１４と
ダミーランド１４ａが互い違いにチドリ状となるように
配置されている。なお、図９および図１０のいずれの半
導体装置においても、その他の構成は、図５に示す半導
体装置と同様である。
発明の実施の形態６による半導体装置を示す部分平面図
である。これらの半導体装置は、いずれも、図５に示す
実施の形態４と同様のダミーランド１４ａを備えてい
る。ただし、図５の半導体装置のダミーランド１４ａが
通常の外部接続用ランド１４と１列に整列配置されてい
るのに対し、図９および図１０の半導体装置のダミーラ
ンド１４ａは通常の外部接続用ランド１４の配列の外側
に別途に配列されている。図９では通常の外部接続用ラ
ンド１４の真横にダミーランド１４ａがくるように配置
されており、図１０では通常の外部接続用ランド１４と
ダミーランド１４ａが互い違いにチドリ状となるように
配置されている。なお、図９および図１０のいずれの半
導体装置においても、その他の構成は、図５に示す半導
体装置と同様である。
【００３１】この実施の形態６によれば、前述した実施
の形態４の利点に加えて、次のような利点がある。すな
わち、上下で共有不可のリードが多数ある場合、図５の
ような１列配置ではダミーランド１４ａの数が少数に限
られるため対応できなくなる。そのような場合でも、図
９や図１０のように２列配置としてダミーランド１４ａ
を別途に配列すればダミーランド１４ａを多く設けるこ
とが可能になるため、十分に対応できる。さらにダミー
ランド１４ａの数を増やしたい場合には、３列以上配置
としてダミーランド１４ａの配列数を増やせばよい。な
お、図１０のようにチドリ状配置とすることにより、配
線１５が直線状でよいので配線がし易くなる。
の形態４の利点に加えて、次のような利点がある。すな
わち、上下で共有不可のリードが多数ある場合、図５の
ような１列配置ではダミーランド１４ａの数が少数に限
られるため対応できなくなる。そのような場合でも、図
９や図１０のように２列配置としてダミーランド１４ａ
を別途に配列すればダミーランド１４ａを多く設けるこ
とが可能になるため、十分に対応できる。さらにダミー
ランド１４ａの数を増やしたい場合には、３列以上配置
としてダミーランド１４ａの配列数を増やせばよい。な
お、図１０のようにチドリ状配置とすることにより、配
線１５が直線状でよいので配線がし易くなる。
【００３２】（変形例）なお、リード１９の形状はスト
レートリードに限らない。要はリード１９が基板１１に
支持されたときにパッケージ本体１８が基板１１の開口
部１２に半収容されるリード形状であればよい。そうで
あれば、放熱性を犠牲にすることなく薄型化が実現でき
る。
レートリードに限らない。要はリード１９が基板１１に
支持されたときにパッケージ本体１８が基板１１の開口
部１２に半収容されるリード形状であればよい。そうで
あれば、放熱性を犠牲にすることなく薄型化が実現でき
る。
【００３３】また、この明細書で言う半収容は、パッケ
ージ本体１８が基板１１の開口部１２に約半分収容され
る場合のみならず、全部ではなく任意の一部が収容され
る場合をも含む広い概念である。パッケージ本体１８の
一部でも開口部１２の外方に露出しておれば、放熱性の
低下をそれ程来たさずかつ薄型化に寄与するからであ
る。
ージ本体１８が基板１１の開口部１２に約半分収容され
る場合のみならず、全部ではなく任意の一部が収容され
る場合をも含む広い概念である。パッケージ本体１８の
一部でも開口部１２の外方に露出しておれば、放熱性の
低下をそれ程来たさずかつ薄型化に寄与するからであ
る。
【００３４】さらに、基板１１の上面側と下面側のパッ
ケージ本体１８の両方が開口部１２に半収容される場合
について説明したが、図１１に示すようにいずれか一方
（図１１では下面側）のパッケージ本体１８のみが開口
部１２に半収容されるものであってもよい。この場合、
基板１１の厚みとしては、一方のパッケージ本体１８を
半収容できる厚みがあれば足りるので、基板１１を比較
的薄く形成することができる。一般に、基板端より基板
上の導体パターンまでの余白距離は、基板外形加工時の
信頼性を考慮すると、基板厚みに比例することが知られ
ている。従って、図１１の場合、基板厚みを比較的薄く
できることで、上記余白距離を短くすることができ、装
置寸法を小型化することが可能になる。
ケージ本体１８の両方が開口部１２に半収容される場合
について説明したが、図１１に示すようにいずれか一方
（図１１では下面側）のパッケージ本体１８のみが開口
部１２に半収容されるものであってもよい。この場合、
基板１１の厚みとしては、一方のパッケージ本体１８を
半収容できる厚みがあれば足りるので、基板１１を比較
的薄く形成することができる。一般に、基板端より基板
上の導体パターンまでの余白距離は、基板外形加工時の
信頼性を考慮すると、基板厚みに比例することが知られ
ている。従って、図１１の場合、基板厚みを比較的薄く
できることで、上記余白距離を短くすることができ、装
置寸法を小型化することが可能になる。
【００３５】さらに、リード１９がパッケージ本体１８
の対向２辺から出ている場合について説明したが、４辺
から出ている場合においても実施の形態５を除き同様に
この発明を適用することができる。
の対向２辺から出ている場合について説明したが、４辺
から出ている場合においても実施の形態５を除き同様に
この発明を適用することができる。
【００３６】
【発明の効果】この発明の請求項１に係る半導体装置に
よれば、放熱性を落とすことなく実装の薄型化が実現で
き、上下に多段実装される集積回路パッケージに共有不
可のリードが存在する場合であっても、その共有不可の
リードの一方をダミーリードに配線することにより容易
に集積回路パッケージを多段実装することができ、更
に、その多段実装により実装密度を高めることが容易に
可能になるという効果がある。
よれば、放熱性を落とすことなく実装の薄型化が実現で
き、上下に多段実装される集積回路パッケージに共有不
可のリードが存在する場合であっても、その共有不可の
リードの一方をダミーリードに配線することにより容易
に集積回路パッケージを多段実装することができ、更
に、その多段実装により実装密度を高めることが容易に
可能になるという効果がある。
【００３７】この発明の請求項２に係る半導体装置によ
れば、実装スペースが小さくて済み実装効率を向上させ
ることができるという効果がある。この発明の請求項
３，４に係る半導体装置によれば、実装スペースが小さ
くて済み実装効率を向上させることができると共に、放
熱性を落とすことなく実装の薄型化が実現できるという
効果がある。
れば、実装スペースが小さくて済み実装効率を向上させ
ることができるという効果がある。この発明の請求項
３，４に係る半導体装置によれば、実装スペースが小さ
くて済み実装効率を向上させることができると共に、放
熱性を落とすことなく実装の薄型化が実現できるという
効果がある。
【００３８】この発明の請求項５に係る半導体装置によ
れば、上下に多段実装される集積回路パッケージに共有
不可のリードが存在する場合であっても、その共有不可
のリードの一方をダミーリードに配線することにより容
易に集積回路パッケージを多段実装することができると
いう効果がある。
れば、上下に多段実装される集積回路パッケージに共有
不可のリードが存在する場合であっても、その共有不可
のリードの一方をダミーリードに配線することにより容
易に集積回路パッケージを多段実装することができると
いう効果がある。
【００３９】この発明の請求項６に係る半導体装置によ
れば、多段実装により実装密度を高めることが容易に可
能になるという効果がある。
れば、多段実装により実装密度を高めることが容易に可
能になるという効果がある。
【００４０】この発明の請求項７に係る半導体装置によ
れば、放熱性を落とすことなく実装の薄型化が実現で
き、上下に多段実装される集積回路パッケージに共有不
可のリードが存在する場合であっても、その共有不可の
リードの一方をダミーリードに配線することにより容易
に集積回路パッケージを多段実装することができ、更
に、その多段実装によりマザーボード上における実装密
度を高めることが容易に可能になるという効果がある。
れば、放熱性を落とすことなく実装の薄型化が実現で
き、上下に多段実装される集積回路パッケージに共有不
可のリードが存在する場合であっても、その共有不可の
リードの一方をダミーリードに配線することにより容易
に集積回路パッケージを多段実装することができ、更
に、その多段実装によりマザーボード上における実装密
度を高めることが容易に可能になるという効果がある。
【００４１】この発明の請求項８，１２に係る半導体装
置によれば、実装面積を小さくでき、高密度実装を実現
できるという効果がある。
置によれば、実装面積を小さくでき、高密度実装を実現
できるという効果がある。
【００４２】この発明の請求項９，１３に係る半導体モ
ジュールによれば、さらに高密度実装を実現できるとい
う効果がある。この発明の請求項１０，１１に係る半導
体モジュールによれば、実装スペースが小さくて済み実
装効率を向上させることができると共に、放熱性を落と
すことなく実装の薄型化が実現できるという効果があ
る。更に、この発明の請求項１１に係る半導体モジュー
ルは、上下に多段実装される集積回路パッケージに共有
不可のリードが存在する場合であっても、その共有不可
のリードの一方をダミーリードに配線することにより容
易に集積回路パッケージを多段実装することができると
いう効果を併せもつ。
ジュールによれば、さらに高密度実装を実現できるとい
う効果がある。この発明の請求項１０，１１に係る半導
体モジュールによれば、実装スペースが小さくて済み実
装効率を向上させることができると共に、放熱性を落と
すことなく実装の薄型化が実現できるという効果があ
る。更に、この発明の請求項１１に係る半導体モジュー
ルは、上下に多段実装される集積回路パッケージに共有
不可のリードが存在する場合であっても、その共有不可
のリードの一方をダミーリードに配線することにより容
易に集積回路パッケージを多段実装することができると
いう効果を併せもつ。
【００４３】
【００４４】
【００４５】この発明の請求項１４，１５に係る半導体
モジュールの製造方法によれば、集積回路パッケージを
両面実装した基板をマザーボードの両面に多段実装する
場合に、多段の基板が重くとも、製造途中にそれがマザ
ーボードの裏面から離脱することなく、確実に両面実装
が可能となるという効果がある。
モジュールの製造方法によれば、集積回路パッケージを
両面実装した基板をマザーボードの両面に多段実装する
場合に、多段の基板が重くとも、製造途中にそれがマザ
ーボードの裏面から離脱することなく、確実に両面実装
が可能となるという効果がある。
【図１】 この発明の実施の形態１による半導体装置を
示す平面図である。
示す平面図である。
【図２】 図１の側面説明図である。
【図３】 この発明の実施の形態２による半導体装置を
示す側面説明図である。
示す側面説明図である。
【図４】 この発明の実施の形態３による半導体装置を
示す側面説明図である。
示す側面説明図である。
【図５】 この発明の実施の形態４による半導体装置を
示す部分平面図である。
示す部分平面図である。
【図６】 従来の半導体装置を示す側面図である。
【図７】 この発明の実施の形態５による半導体装置を
示す平面図である。
示す平面図である。
【図８】 この発明の実施の形態５による半導体装置を
示す平面図である。
示す平面図である。
【図９】 この発明の実施の形態６による半導体装置を
示す部分平面図である。
示す部分平面図である。
【図１０】 この発明の実施の形態６による半導体装置
を示す部分平面図である。
を示す部分平面図である。
【図１１】 この発明の変形例による半導体装置を示す
側面説明図である。
側面説明図である。
１１ 基板、１２ 開口部、１７ ＩＣパッケージ、１
８ パッケージ本体、１９ リード。
８ パッケージ本体、１９ リード。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 H01L 25/065 - 25/07 H01L 25/10 - 25/11 H01L 25/18
Claims (15)
- 【請求項１】 貫通する開口部を有する基板と、 それぞれパッケージ本体とこのパッケージ本体から導出
された複数のリードとを有し、前記開口部の上側と下側
とに配置された一対の集積回路パッケージとを備え、 前記各集積回路パッケージのパッケージ本体の一部が前
記開口部に挿入されており、 前記基板には当該基板を貫通し且つ一端に外部接続用バ
ンプを配設された複数の外部接続用端子が設けられ、 当該複数の外部接続用端子は、前記集積回路パッケージ
のリードの数よりも余分に設けられたダミーの外部接続
用端子を含み、前記一対の集積回路パッケージの両方の
リードに接続される第１群の複数の外部接続用端子と前
記一対の集積回路パッケージの片方のみのリードに接続
される第２群の複数の外部接続用端子とを有する、 半導
体装置。 - 【請求項２】 前記貫通する開口部の一部が前記基板の
端面に開口している、請求項１記載の半導体装置。 - 【請求項３】 それぞれの端面が相対向するように配置
されこの端面間に空間を形成する少なくとも２つの基板
と、 それぞれパッケージ本体とこのパッケージ本体から導出
された複数のリードとを有し、前記空間の上側と下側と
に配置された一対の集積回路パッケージとを備え、 前記各集積回路パッケージのパッケージ本体の一部が前
記空間に挿入されている半導体装置。 - 【請求項４】 前記基板には当該基板を貫通する複数の
外部接続用端子が設けられ、この各外部接続用端子は前
記一対の集積回路パッケージの対応するリードに接続さ
れている、請求項３記載の半導体装置。 - 【請求項５】 前記基板には当該基板を貫通する複数の
外部接続用端子が設けられ、当該複数の外部接続用端子
は、前記集積回路パッケージのリードの数よりも余分に
設けられたダミーの外部接続用端子を含み、前記一対の
集積回路パッ ケージの両方のリードに接続される第１群
の複数の外部接続用端子と前記一対の集積回路パッケー
ジの片方のみのリードに接続される第２群の複数の外部
接続用端子とを有する、請求項３記載の半導体装置。 - 【請求項６】 前記外部接続用端子の一端に外部接続用
バンプが配設されている、請求項４または５記載の半導
体装置。 - 【請求項７】 マザーボード上に半導体装置を配設した
半導体モジュールであって、 前記半導体装置は、 貫通する開口部を有する基板と、 それぞれパッケージ本体とこのパッケージ本体から導出
された複数のリードとを有し、前記開口部の上側と下側
とに配置された一対の集積回路パッケージとを備え、 前記各集積回路パッケージのパッケージ本体の一部が前
記開口部に挿入されており、 前記基板には当該基板を貫通する複数の外部接続用端子
が設けられ、 当該複数の外部接続用端子は、前記集積回路パッケージ
のリードの数よりも余分に設けられたダミーの外部接続
用端子を含み、前記一対の集積回路パッケージの両方の
リードに接続される第１群の複数の外部接続用端子と前
記一対の集積回路パッケージの片方のみのリードに接続
される第２群の複数の外部接続用端子とを有しており、 前記外部接続用端子の一端に外部接続用バンプが配設さ
れており、 前記半導体装置の前記外部接続用バンプが前記マザーボ
ードに接続されている半導体モジュール。 - 【請求項８】 前記半導体装置を複数備え、 当該複数の半導体装置は、前記外部接続用端子の外部接
続用バンプが配設されている一端と外部接続用バンプが
配設されていない他端とを接合して複数重ねて前記マザ
ーボード上に配設される、請求項７記載の半導体モジュ
ール。 - 【請求項９】 前記半導体装置は、前記マザーボードの
上側面と下側面との両面に配設される、請求項７または
８記載の半導体モジュール。 - 【請求項１０】 マザーボード上に半導体装置を配設し
た半導体モジュールであって、 前記半導体装置は、 それぞれの端面が相対向するように配置されこの端面間
に空間を形成する少なくとも２つの基板と、 それぞれパッケージ本体とこのパッケージ本体から導出
された複数のリードとを有し、前記空間の上側と下側と
に配置された一対の集積回路パッケージとを備え、 前記各集積回路パッケージのパッケージ本体の一部が前
記空間に挿入されており、 前記基板には当該基板を貫通する複数の外部接続用端子
が設けられ、この各外部接続用端子は前記一対の集積回
路パッケージの対応するリードに接続されており、 前記外部接続用端子の一端に外部接続用バンプが配設さ
れており、 前記半導体装置の前記外部接続用バンプが前記マザーボ
ードに接続されている半導体モジュール。 - 【請求項１１】 マザーボード上に半導体装置を配設し
た半導体モジュールであって、 前記半導体装置は、 それぞれの端面が相対向するように配置されこの端面間
に空間を形成する少なくとも２つの基板と、 それぞれパッケージ本体とこのパッケージ本体から導出
された複数のリードとを有し、前記空間の上側と下側と
に配置された一対の集積回路パッケージとを備え、 前記各集積回路パッケージのパッケージ本体の一部が前
記空間に挿入されており、 前記基板には当該基板を貫通する複数の外部接続用端子
が設けられ、 当該複数の外部接続用端子は、前記集積回路パッケージ
のリードの数よりも余分に設けられたダミーの外部接続
用端子を含み、前記一対の集積回路パッケージ の両方の
リードに接続される第１群の複数の外部接続用端子と前
記一対の集積回路パッケージの片方のみのリードに接続
される第２群の複数の外部接続用端子とを有しており、 前記外部接続用端子の一端に外部接続用バンプが配設さ
れており、 前記半導体装置の前記外部接続用バンプが前記マザーボ
ードに接続されている半導体モジュール。 - 【請求項１２】 前記半導体装置を複数備え、 当該複数の半導体装置は、前記外部接続用端子の外部接
続用バンプが配設されている一端と外部接続用バンプが
配設されていない他端とを接合して複数重ねて前記マザ
ーボード上に配設される、請求項１０または１１記載の
半導体モジュール。 - 【請求項１３】 前記半導体装置は、前記マザーボード
の上側面と下側面との両面に配設される、請求項１０〜
１２の何れか１項に記載の半導体モジュール。 - 【請求項１４】 請求項９記載の半導体モジュールを製
造するための方法であって、 マザーボードの片面上に請求項１記載の半導体装置を複
数個積み重ねる第１工程を備え、 前記第１工程において前記はんだバンプは共晶もしくは
高温はんだバンプが用いられ、 前記はんだバンプを溶融させることにより前記第１工程
で積み重ねられた複数個の半導体装置を前記マザーボー
ドの片面上に接続固定する第２工程と、 前記マザーボードを裏返し、前記マザーボードのもう片
面上に請求項１記載の半導体装置を複数個積み重ねる第
３工程とをさらに備え、 前記第３工程において前記はんだバンプは低温はんだバ
ンプが用いられ、 前記はんだバンプを溶融させることにより前記第３工程
で積み重ねられた複数個の半導体装置を前記マザーボー
ドのもう片面上に接続固定する第４工程をさらに備え
る、半導体モジュールの製造方法。 - 【請求項１５】 請求項１３記載の半導体モジュールを
製造するための方法 であって、 マザーボードの片面上に請求項６記載の半導体装置を複
数個積み重ねる第１工程を備え、 前記第１工程において前記はんだバンプは共晶もしくは
高温はんだバンプが用いられ、 前記はんだバンプを溶融させることにより前記第１工程
で積み重ねられた複数個の半導体装置を前記マザーボー
ドの片面上に接続固定する第２工程と、 前記マザーボードを裏返し、前記マザーボードのもう片
面上に請求項６記載の半導体装置を複数個積み重ねる第
３工程とをさらに備え、 前記第３工程において前記はんだバンプは低温はんだバ
ンプが用いられ、 前記はんだバンプを溶融させることにより前記第３工程
で積み重ねられた複数個の半導体装置を前記マザーボー
ドのもう片面上に接続固定する第４工程をさらに備え
る、半導体モジュールの製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP31500996A JP3195548B2 (ja) | 1996-03-29 | 1996-11-26 | 半導体装置および半導体モジュールならびに半導体モジュールの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7694796 | 1996-03-29 | ||
| JP8-76947 | 1996-03-29 | ||
| JP31500996A JP3195548B2 (ja) | 1996-03-29 | 1996-11-26 | 半導体装置および半導体モジュールならびに半導体モジュールの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09321218A JPH09321218A (ja) | 1997-12-12 |
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ID=26418056
Family Applications (1)
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|---|---|---|---|
| JP31500996A Expired - Fee Related JP3195548B2 (ja) | 1996-03-29 | 1996-11-26 | 半導体装置および半導体モジュールならびに半導体モジュールの製造方法 |
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| Country | Link |
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| JP (1) | JP3195548B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4521984B2 (ja) * | 2000-11-29 | 2010-08-11 | 京セラ株式会社 | 積層型半導体装置および実装基板 |
| JP2007250764A (ja) * | 2006-03-15 | 2007-09-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1996
- 1996-11-26 JP JP31500996A patent/JP3195548B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH09321218A (ja) | 1997-12-12 |
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