JP2716012B2 - 半導体パッケージ及びその実装方法 - Google Patents
半導体パッケージ及びその実装方法Info
- Publication number
- JP2716012B2 JP2716012B2 JP7204672A JP20467295A JP2716012B2 JP 2716012 B2 JP2716012 B2 JP 2716012B2 JP 7204672 A JP7204672 A JP 7204672A JP 20467295 A JP20467295 A JP 20467295A JP 2716012 B2 JP2716012 B2 JP 2716012B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- semiconductor
- stacked
- mounting
- tape film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1076—Shape of the containers
- H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15158—Shape the die mounting substrate being other than a cuboid
- H01L2924/15162—Top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその実装方法に関し、特にメモリなどの同一のバス
ラインを有する複数のデバイスを積層実装することで基
板の高集積化を図ることができる半導体パッケージ及び
その実装方法に関する。
及びその実装方法に関し、特にメモリなどの同一のバス
ラインを有する複数のデバイスを積層実装することで基
板の高集積化を図ることができる半導体パッケージ及び
その実装方法に関する。
【0002】
【従来の技術】従来、LSIなどの回路素子のプリント
基板への実装は、QFP,PGAなどのパッケージを平
面的に実装していたため、システムが複雑になるにつれ
基板面積が増大する方向にあった。
基板への実装は、QFP,PGAなどのパッケージを平
面的に実装していたため、システムが複雑になるにつれ
基板面積が増大する方向にあった。
【0003】しかし、最近は半導体集積回路の高集積化
とともに基板の高集積化が要求されるようになり、様々
な半導体パッケージやその実装方法が開発されている。
一般に半導体パッケージはその平面的な大きさに比べ、
高さは低いため、半導体パッケージを積層に実装するこ
とによって、基板の高集積化を図ることができる。
とともに基板の高集積化が要求されるようになり、様々
な半導体パッケージやその実装方法が開発されている。
一般に半導体パッケージはその平面的な大きさに比べ、
高さは低いため、半導体パッケージを積層に実装するこ
とによって、基板の高集積化を図ることができる。
【0004】半導体パッケージを積層実装する方法とし
ては、例えば特開昭61−107675号公報により開
示されているものがある。
ては、例えば特開昭61−107675号公報により開
示されているものがある。
【0005】図13及び図14は、特開昭61−107
675号公報に示された、半導体パッケージを積層実装
する従来例を説明するための図である。これらの図にお
いて、半導体パッケージとしてのリードレス・チップキ
ャリア4は、積層型ピンフレーム1を用いることにより
積層実装されている。リードレス・チップキャリア4は
図14に示すように、矩形のパッケージ端面に半月状に
窪んだ電極8が多数設けられたものである。積層型ピン
フレーム1は、上面にリードレス・チップキャリアの四
隅を位置決めするガイドポスト5と、ガイドポスト5で
位置決めされるリードレスチップキャリア4の電極8に
対応した弾力性の接続ピン3を複数個垂直に支持するフ
レーム2とを備えてなる。
675号公報に示された、半導体パッケージを積層実装
する従来例を説明するための図である。これらの図にお
いて、半導体パッケージとしてのリードレス・チップキ
ャリア4は、積層型ピンフレーム1を用いることにより
積層実装されている。リードレス・チップキャリア4は
図14に示すように、矩形のパッケージ端面に半月状に
窪んだ電極8が多数設けられたものである。積層型ピン
フレーム1は、上面にリードレス・チップキャリアの四
隅を位置決めするガイドポスト5と、ガイドポスト5で
位置決めされるリードレスチップキャリア4の電極8に
対応した弾力性の接続ピン3を複数個垂直に支持するフ
レーム2とを備えてなる。
【0006】このような積層型ピンフレーム1にて、多
数の接続ピン3に囲まれた中に上方からリードレス・チ
ップキャリア4を挿入し、各接続ピン3を各電極8には
め込むことにより、複数のリードレス・チップキャリア
4が支持されると共に、接続ピン3と電気的に接続され
る。そして、この積層型ピンフレーム1のフレーム2の
下方に突出した接続ピン3をプリント配線基板9のスル
ーホールに挿入することで、複数のリードレス・チップ
キャリア4がプリント配線基板9上に積層実装されるこ
ととなる。
数の接続ピン3に囲まれた中に上方からリードレス・チ
ップキャリア4を挿入し、各接続ピン3を各電極8には
め込むことにより、複数のリードレス・チップキャリア
4が支持されると共に、接続ピン3と電気的に接続され
る。そして、この積層型ピンフレーム1のフレーム2の
下方に突出した接続ピン3をプリント配線基板9のスル
ーホールに挿入することで、複数のリードレス・チップ
キャリア4がプリント配線基板9上に積層実装されるこ
ととなる。
【0007】
【発明が解決しようとする課題】しかしながら、上述の
ようなリードレスチップキャリアを積層型のピンフレー
ムを用いて積層実装する方法では、必要となる積層型ピ
ンフレームが、デバイスよりも平面的に大きく厚みも持
つため、実装する配線基板上でよけいなスペースを必要
とする。
ようなリードレスチップキャリアを積層型のピンフレー
ムを用いて積層実装する方法では、必要となる積層型ピ
ンフレームが、デバイスよりも平面的に大きく厚みも持
つため、実装する配線基板上でよけいなスペースを必要
とする。
【0008】また、実装は、弾性を有する多数の接続ピ
ンを各電極にはめ込んでデバイスと電気的に接続するた
め、はんだ付けなどの方法に比べ、接続の確実性に欠け
る点がある。
ンを各電極にはめ込んでデバイスと電気的に接続するた
め、はんだ付けなどの方法に比べ、接続の確実性に欠け
る点がある。
【0009】さらにこの方法では、デバイスを弾力性の
ピンで挟み込むため、テープフィルムなどを材質とした
半導体パッケージをこの方法で実装することは、強度の
問題から困難である。
ピンで挟み込むため、テープフィルムなどを材質とした
半導体パッケージをこの方法で実装することは、強度の
問題から困難である。
【0010】本発明は、上記従来技術の問題点に鑑み、
基板の高集積化を図るために積層実装するもので、実装
基板の垂直方向のスペースを減少させ、電気的接続を確
実にすると共に実装時のストレスに対して柔軟に対応で
きる半導体パッケージおよびその実装方法を提供するこ
とを目的とする。
基板の高集積化を図るために積層実装するもので、実装
基板の垂直方向のスペースを減少させ、電気的接続を確
実にすると共に実装時のストレスに対して柔軟に対応で
きる半導体パッケージおよびその実装方法を提供するこ
とを目的とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に本発明は、テープフィルム上に導電材による配線パタ
ーンを有する半導体パッケージにおいて、前記配線パタ
ーンの一方にチップとの接続部が設けられ、前記配線パ
ターンの他方にリードを挿入するホールが設けられ、前
記ホールを除いて前記半導体パッケージの表裏面に電気
的絶縁材がコーティングされると共に、前記リードを介
して外部と電気的接続を得ることを特徴とする半導体パ
ッケージ。
に本発明は、テープフィルム上に導電材による配線パタ
ーンを有する半導体パッケージにおいて、前記配線パタ
ーンの一方にチップとの接続部が設けられ、前記配線パ
ターンの他方にリードを挿入するホールが設けられ、前
記ホールを除いて前記半導体パッケージの表裏面に電気
的絶縁材がコーティングされると共に、前記リードを介
して外部と電気的接続を得ることを特徴とする半導体パ
ッケージ。
【0012】
【0013】上記の半導体パッケージにおいて、前記テ
ープフィルムの前記ホールから離間した外縁部を前記テ
ープフィルムの両面から挟んだ構成のガードリングが設
けられていることが好ましい。より好ましくは、前記半
導体パッケージを積層した際に係合する凹凸が前記ガー
ドリングの上下面に設けられたものであって、前記ガー
ドリングの上下面の一方の面に凹部が設けられ、他方の
面に凸部が設けられた半導体パッケージが好ましい。
ープフィルムの前記ホールから離間した外縁部を前記テ
ープフィルムの両面から挟んだ構成のガードリングが設
けられていることが好ましい。より好ましくは、前記半
導体パッケージを積層した際に係合する凹凸が前記ガー
ドリングの上下面に設けられたものであって、前記ガー
ドリングの上下面の一方の面に凹部が設けられ、他方の
面に凸部が設けられた半導体パッケージが好ましい。
【0014】
【0015】上記のいずれかの半導体パッケージを配線
基板上に積層実装するには、カバーキャップにリードピ
ンを付属させておき、前記半導体パッケージのホール
に、前記リードピンを上から突き刺す形で挿入すること
によって複数の半導体パッケージを配線基板上に積層実
装する。
基板上に積層実装するには、カバーキャップにリードピ
ンを付属させておき、前記半導体パッケージのホール
に、前記リードピンを上から突き刺す形で挿入すること
によって複数の半導体パッケージを配線基板上に積層実
装する。
【0016】
【0017】また、本発明の半導体パッケージは、テー
プフィルムからなるので、パッケージ厚が薄く、放熱性
に優れ、かつ弾力性があるものとなり、特にメモリ等の
同一のバスラインを有するデバイスに関し、配線基板上
に積層実装したときには、実装基板の垂直方向のスペー
スが少なく、配線基板のそり等による実装時のストレス
に対しても柔軟に対応できる。
プフィルムからなるので、パッケージ厚が薄く、放熱性
に優れ、かつ弾力性があるものとなり、特にメモリ等の
同一のバスラインを有するデバイスに関し、配線基板上
に積層実装したときには、実装基板の垂直方向のスペー
スが少なく、配線基板のそり等による実装時のストレス
に対しても柔軟に対応できる。
【0018】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0019】(第1の実施形態)図1は本発明の半導体
パッケージの第1の実施形態を示す平面図、図2は図1
のA−A線断面図、図3及び図4は、図1に示した半導
体パッケージを基板上に積層実装する際の例を示す断面
図である。
パッケージの第1の実施形態を示す平面図、図2は図1
のA−A線断面図、図3及び図4は、図1に示した半導
体パッケージを基板上に積層実装する際の例を示す断面
図である。
【0020】本形態の半導体パッケージは、図1に示す
ように、矩形のテープフィルム1と、テープフィルム1
上に形成された、導電材による配線からなる配線パター
ン2と、配線パターン4の一方の端に電気的に接続され
た半導体チップ3と、配線パターン4の他方の端に形成
された、後述するリードピンを挿入し接続するためのホ
ール4とで構成されている。
ように、矩形のテープフィルム1と、テープフィルム1
上に形成された、導電材による配線からなる配線パター
ン2と、配線パターン4の一方の端に電気的に接続され
た半導体チップ3と、配線パターン4の他方の端に形成
された、後述するリードピンを挿入し接続するためのホ
ール4とで構成されている。
【0021】リードピン挿入用のホール4はテープフィ
ルム1の外縁に沿って一列に並べて配置されている。半
導体パッケージの表面および裏面は、積層実装時に短絡
しないように、図2に示すようにリードピン挿入用のホ
ール4の周辺部を除き、レジスト5により絶縁されてい
る。半導体チップ3の表面部分には樹脂コーティング6
が施されている。
ルム1の外縁に沿って一列に並べて配置されている。半
導体パッケージの表面および裏面は、積層実装時に短絡
しないように、図2に示すようにリードピン挿入用のホ
ール4の周辺部を除き、レジスト5により絶縁されてい
る。半導体チップ3の表面部分には樹脂コーティング6
が施されている。
【0022】なお、上記の半導体チップ3は、例えばフ
ェースダウンでフィルム1上の配線パターン2と半田バ
ンプ等で電気的に接続されること等が考えられる。
ェースダウンでフィルム1上の配線パターン2と半田バ
ンプ等で電気的に接続されること等が考えられる。
【0023】このような半導体パッケージを積層実装す
るには、図3に示すように、配線基板8に予め半導体パ
ッケージ同士を接続するためのリードピン9を垂直に立
てておき、半導体パッケージ7のホール4にリードピン
9を挿通させることにより行なわれる。その際、リード
ピン9とホール2は、はんだ付けにより接続され、その
方法には、通常のリフロでは困難なため、レーザー照射
によってはんだ付けを行なう事などが考えられる。積層
実装された半導体パッケージ7群の最上部はリードピン
9が突き出た形になるため、カバーキャップ10により
リードピン9の保護および水平方向の固定が行なわれて
いる。
るには、図3に示すように、配線基板8に予め半導体パ
ッケージ同士を接続するためのリードピン9を垂直に立
てておき、半導体パッケージ7のホール4にリードピン
9を挿通させることにより行なわれる。その際、リード
ピン9とホール2は、はんだ付けにより接続され、その
方法には、通常のリフロでは困難なため、レーザー照射
によってはんだ付けを行なう事などが考えられる。積層
実装された半導体パッケージ7群の最上部はリードピン
9が突き出た形になるため、カバーキャップ10により
リードピン9の保護および水平方向の固定が行なわれて
いる。
【0024】また、図3に示したように配線基板8に予
めリードピン9を立てておくのではなく、図4に示すよ
うに、カバーキャップ10にリードピン9を付属させて
おき、半導体パッケージ7を積層した状態で上からリー
ドピン9をホール4に挿通させて配線基板8に突き刺す
形で実装してもよい。
めリードピン9を立てておくのではなく、図4に示すよ
うに、カバーキャップ10にリードピン9を付属させて
おき、半導体パッケージ7を積層した状態で上からリー
ドピン9をホール4に挿通させて配線基板8に突き刺す
形で実装してもよい。
【0025】上述した本例によれば、メモリなどの同一
のバスラインを有するデバイスに関し、パッケージ同士
を接続するための複数のホールにおいてアドレスライ
ン、データライン、チップセレクト信号ラインと領域を
設定し、チップのセレクト信号を入力し、デコードして
それぞれデバイスにアクセスして動作させることによ
り、デバイスを積層実装したとき同一の信号ラインを共
有することができ、基板の高集積化を図ることができ
る。そして、配線基板上の各信号ラインのパターンの引
き回しを少なくできるため、基板上の配線パターンのイ
ンダクタンスを小さくすることができる。
のバスラインを有するデバイスに関し、パッケージ同士
を接続するための複数のホールにおいてアドレスライ
ン、データライン、チップセレクト信号ラインと領域を
設定し、チップのセレクト信号を入力し、デコードして
それぞれデバイスにアクセスして動作させることによ
り、デバイスを積層実装したとき同一の信号ラインを共
有することができ、基板の高集積化を図ることができ
る。そして、配線基板上の各信号ラインのパターンの引
き回しを少なくできるため、基板上の配線パターンのイ
ンダクタンスを小さくすることができる。
【0026】さらに、リードレスチップキャリア等のプ
ラスチックモールドによる半導体パッケージに比べ、パ
ッケージ厚が薄く放熱性にも優れるテープフィルムなど
を材質とした半導体パッケージを積層実装することが可
能となる。一般に、プラスチック製のリードレス・チッ
プキャリアは厚さが2mm程度であり、テープフィルム
を材質としたパッケージの場合は1mm弱であるため、
実装基板の垂直方向のスペースが単純計算で50%程度
削減されることとなる。放熱性に関しても、半導体チッ
プ全体を埋め込む構成の半導体パッケージではないた
め、20%程度の改善が期待される。また、テープフィ
ルムは弾性を有するものである為、実装基板のそり等の
変形に対しても柔軟に対応できる。
ラスチックモールドによる半導体パッケージに比べ、パ
ッケージ厚が薄く放熱性にも優れるテープフィルムなど
を材質とした半導体パッケージを積層実装することが可
能となる。一般に、プラスチック製のリードレス・チッ
プキャリアは厚さが2mm程度であり、テープフィルム
を材質としたパッケージの場合は1mm弱であるため、
実装基板の垂直方向のスペースが単純計算で50%程度
削減されることとなる。放熱性に関しても、半導体チッ
プ全体を埋め込む構成の半導体パッケージではないた
め、20%程度の改善が期待される。また、テープフィ
ルムは弾性を有するものである為、実装基板のそり等の
変形に対しても柔軟に対応できる。
【0027】(第2の実施形態)図5は、本発明の半導
体パッケージの第2の実施形態を示す平面図である。こ
の図において、第1の実施形態と同様の構成要素には同
一符号が付してある。
体パッケージの第2の実施形態を示す平面図である。こ
の図において、第1の実施形態と同様の構成要素には同
一符号が付してある。
【0028】本形態の半導体パッケージは、図5に示す
ように、リードピン挿入用のホール4をテープフィルム
1の外縁部に沿って複数列並べて配置したものである。
本例によれば、第1の実施形態と同様の効果を得ること
ができ、さらには多ピンパッケージを実現することがで
きる。
ように、リードピン挿入用のホール4をテープフィルム
1の外縁部に沿って複数列並べて配置したものである。
本例によれば、第1の実施形態と同様の効果を得ること
ができ、さらには多ピンパッケージを実現することがで
きる。
【0029】(第3の実施形態)図6は本発明の半導体
パッケージの第3の実施形態を示す平面図、図7は図6
のB−B線断面図、図8及び図9は図1に示した半導体
パッケージを積層実装する際の例を示す断面図である。
これらの図において、第1の実施形態と同様の構成要素
には同一符号が付してある。
パッケージの第3の実施形態を示す平面図、図7は図6
のB−B線断面図、図8及び図9は図1に示した半導体
パッケージを積層実装する際の例を示す断面図である。
これらの図において、第1の実施形態と同様の構成要素
には同一符号が付してある。
【0030】本形態の半導体パッケージは、図6に示す
ように、第1及び第2の実施形態の半導体パッケージの
テープフィルム1の外縁部分にプラスチック製のガード
リング11を有するものである。ガードリング11はデ
バイス間の絶縁を図るためパッケージ本体の厚さより
も、わずかに多く厚みを持たせておく。
ように、第1及び第2の実施形態の半導体パッケージの
テープフィルム1の外縁部分にプラスチック製のガード
リング11を有するものである。ガードリング11はデ
バイス間の絶縁を図るためパッケージ本体の厚さより
も、わずかに多く厚みを持たせておく。
【0031】なお、テープフィルムの外縁部分にはガー
ドリングが種々の方法により接続されるが、例えば上下
2つに分割されたガードリングの間にテープフィルムを
挟むようにしてテープフィルムにガードリングを取り付
ける事が考えられる。
ドリングが種々の方法により接続されるが、例えば上下
2つに分割されたガードリングの間にテープフィルムを
挟むようにしてテープフィルムにガードリングを取り付
ける事が考えられる。
【0032】このような半導体パッケージを積層実装す
る場合、図8及び図9に示すように、配線基板8に予め
半導体パッケージ同士を接続するためのリードピン9を
垂直に立てておき、半導体パッケージ7のホール4にリ
ードピン9を挿通させることで実装されるが、積層時は
上下の半導体パッケージ7のガードリング11同士が当
接し、半導体パッケージ7の位置が安定する。
る場合、図8及び図9に示すように、配線基板8に予め
半導体パッケージ同士を接続するためのリードピン9を
垂直に立てておき、半導体パッケージ7のホール4にリ
ードピン9を挿通させることで実装されるが、積層時は
上下の半導体パッケージ7のガードリング11同士が当
接し、半導体パッケージ7の位置が安定する。
【0033】このような本例によれば、第1及び第2の
実施形態の半導体パッケージと同様の効果を奏する他、
ガードリング11を有するので、積層実装した半導体パ
ッケージにおける強度の補強、上下のデバイス間の位置
の安定を得ることが可能となる。
実施形態の半導体パッケージと同様の効果を奏する他、
ガードリング11を有するので、積層実装した半導体パ
ッケージにおける強度の補強、上下のデバイス間の位置
の安定を得ることが可能となる。
【0034】(第4の実施形態)図10は本発明の半導
体パッケージの第3の実施形態を示す縦断面図、図11
及び図12は図10に示した半導体パッケージを積層実
装する際の例を示す断面図である。これらの図におい
て、第1の実施形態と同様の構成要素には同一符号が付
してある。
体パッケージの第3の実施形態を示す縦断面図、図11
及び図12は図10に示した半導体パッケージを積層実
装する際の例を示す断面図である。これらの図におい
て、第1の実施形態と同様の構成要素には同一符号が付
してある。
【0035】本形態の半導体パッケージは、図10に示
すように、上下面に凹凸を設けたガードリング12をテ
ープフィルム1の外縁部に取り付けたものである。そし
て、図11又は図12に示すように積層実装する際、そ
の凹凸に合わせて実装することにより、水平方向の位置
の安定を得ることが可能となり、さらにパッケージの表
裏の区別を明確にし、誤実装を危険を低減することが可
能となる。
すように、上下面に凹凸を設けたガードリング12をテ
ープフィルム1の外縁部に取り付けたものである。そし
て、図11又は図12に示すように積層実装する際、そ
の凹凸に合わせて実装することにより、水平方向の位置
の安定を得ることが可能となり、さらにパッケージの表
裏の区別を明確にし、誤実装を危険を低減することが可
能となる。
【0036】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【0037】請求項1に記載の発明は、テープフィルム
上に導電材による配線パターンを有する半導体パッケー
ジにおいて、前記配線パターンの一方にチップとの接続
部を設け、他方にリードを挿入するホールを設けたこと
により、メモリ等の同一のバスラインを有するデバイス
に関して、リードを用いて複数のデバイスを重ねて電気
的に接続することができるので、基板の高集積化を図る
ことができる。しかも、テープフィルムからなる為、パ
ッケージ厚が薄く、放熱性に優れ、かつ弾力性がある半
導体パッケージとなり、配線基板上に積層実装したとき
には、実装基板の垂直方向のスペースが少なく、配線基
板のそり等による実装時のストレスに対しても柔軟に対
応できるものとなる。また、半導体パッケージの表裏面
を前記ホールを除いて絶縁したものであるので、積層実
装時に短絡しない。
上に導電材による配線パターンを有する半導体パッケー
ジにおいて、前記配線パターンの一方にチップとの接続
部を設け、他方にリードを挿入するホールを設けたこと
により、メモリ等の同一のバスラインを有するデバイス
に関して、リードを用いて複数のデバイスを重ねて電気
的に接続することができるので、基板の高集積化を図る
ことができる。しかも、テープフィルムからなる為、パ
ッケージ厚が薄く、放熱性に優れ、かつ弾力性がある半
導体パッケージとなり、配線基板上に積層実装したとき
には、実装基板の垂直方向のスペースが少なく、配線基
板のそり等による実装時のストレスに対しても柔軟に対
応できるものとなる。また、半導体パッケージの表裏面
を前記ホールを除いて絶縁したものであるので、積層実
装時に短絡しない。
【0038】
【0039】請求項2に記載の発明は、テープフィルム
の外縁にガードリングを設けたことにより、積層実装し
た半導体パッケージにおける強度の補強、上下のデバイ
ス間の位置の安定を得ることができる。
の外縁にガードリングを設けたことにより、積層実装し
た半導体パッケージにおける強度の補強、上下のデバイ
ス間の位置の安定を得ることができる。
【0040】請求項3に記載の発明は、前記半導体パッ
ケージを積層した際に係合する凹凸が前記ガードリング
の上下面に設けられたものであって、前記ガードリング
の上下面の一方の面に凹部が設けられ、他方の面に凸部
が設けられた半導体パッケージであることにより、半導
体パッケージを積層した際に水平方向の位置の安定を得
ることができ、さらにパッケージの表裏の区別を明確に
し、誤実装を危険を低減することができる。
ケージを積層した際に係合する凹凸が前記ガードリング
の上下面に設けられたものであって、前記ガードリング
の上下面の一方の面に凹部が設けられ、他方の面に凸部
が設けられた半導体パッケージであることにより、半導
体パッケージを積層した際に水平方向の位置の安定を得
ることができ、さらにパッケージの表裏の区別を明確に
し、誤実装を危険を低減することができる。
【0041】
【0042】請求項4に記載の発明は、カバーキャップ
にリードピンを付属させておき、半導体パッケージのホ
ールに該リードピンを上から突き刺す形で挿入すること
により、複数の半導体パッケージを配線基板上に積層実
装することができる。
にリードピンを付属させておき、半導体パッケージのホ
ールに該リードピンを上から突き刺す形で挿入すること
により、複数の半導体パッケージを配線基板上に積層実
装することができる。
【図1】本発明の半導体パッケージの第1の実施形態を
示す平面図である。
示す平面図である。
【図2】図1のA−A線断面図である。
【図3】図1に示した半導体パッケージを基板上に積層
実装する際の例を示す断面図である。
実装する際の例を示す断面図である。
【図4】図1に示した半導体パッケージを基板上に積層
実装する際の例を示す断面図である。
実装する際の例を示す断面図である。
【図5】本発明の半導体パッケージの第2の実施形態を
示す平面図である。
示す平面図である。
【図6】本発明の半導体パッケージの第3の実施形態を
示す平面図である。
示す平面図である。
【図7】図6のB−B線断面図である。
【図8】図6に示した半導体パッケージを積層実装する
際の例を示す断面図である。
際の例を示す断面図である。
【図9】図6に示した半導体パッケージを積層実装する
際の例を示す断面図である。
際の例を示す断面図である。
【図10】本発明の半導体パッケージの第3の実施形態
を示す縦断面図である。
を示す縦断面図である。
【図11】図10に示した半導体パッケージを積層実装
する際の例を示す断面図である。
する際の例を示す断面図である。
【図12】図10に示した半導体パッケージを積層実装
する際の例を示す断面図である。
する際の例を示す断面図である。
【図13】特開昭61−107675号公報に示され
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
【図14】特開昭61−107675号公報に示され
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
1 テープフィルム 2 配線パターン 3 半導体チップ 4 ホール 5 レジスト 6 樹脂コーティング 7 半導体パッケージ 8 配線基板 9 リードピン 10 カバーキャップ 11,12 ガードリング
Claims (4)
- 【請求項1】 テープフィルム上に導電材による配線パ
ターンを有する半導体パッケージにおいて、 前記配線パターンの一方にチップとの接続部が設けら
れ、前記配線パターンの他方にリードを挿入するホール
が設けられ、前記ホールを除いて前記半導体パッケージ
の表裏面に電気的絶縁材がコーティングされると共に、
前記リードを介して外部と電気的接続を得ることを特徴
とする半導体パッケージ。 - 【請求項2】 請求項1に記載の半導体パッケージにお
いて、前記テープフィルムの前記ホールから離間した外
縁部を前記テープフィルムの両面から挟んだ構成のガー
ドリングが設けられたことを特徴とする半導体パッケー
ジ。 - 【請求項3】 請求項2に記載の半導体パッケージにお
いて、前記半導体パッケージを積層した際に係合する凹
凸が前記ガードリングの上下面に設けられたものであっ
て、前記ガードリングの上下面の一方の面に凹部が設け
られ、他方の面に凸部が設けられたことを特徴とする半
導体パッケージ。 - 【請求項4】 カバーキャップにリードピンを付属させ
ておき、請求項1乃至3のいずれか1項に記載の半導体
パッケージのホールに、前記リードピンを上から突き刺
す形で挿入することによって複数の半導体パッケージを
配線基板上に積層実装することを特徴とする、半導体パ
ッケージの実装方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7204672A JP2716012B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体パッケージ及びその実装方法 |
US08/677,642 US5781415A (en) | 1995-08-10 | 1996-07-09 | Semiconductor package and mounting method |
EP96111396A EP0759637A3 (en) | 1995-08-10 | 1996-07-15 | Semiconductor package and mounting method |
CN96109981.XA CN1148270A (zh) | 1995-08-10 | 1996-08-09 | 半导体封装和固定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7204672A JP2716012B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体パッケージ及びその実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0955399A JPH0955399A (ja) | 1997-02-25 |
JP2716012B2 true JP2716012B2 (ja) | 1998-02-18 |
Family
ID=16494391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7204672A Expired - Lifetime JP2716012B2 (ja) | 1995-08-10 | 1995-08-10 | 半導体パッケージ及びその実装方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5781415A (ja) |
EP (1) | EP0759637A3 (ja) |
JP (1) | JP2716012B2 (ja) |
CN (1) | CN1148270A (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6070531A (en) * | 1997-07-22 | 2000-06-06 | Autoliv Asp, Inc. | Application specific integrated circuit package and initiator employing same |
US6180881B1 (en) * | 1998-05-05 | 2001-01-30 | Harlan Ruben Isaak | Chip stack and method of making same |
JP3982782B2 (ja) * | 1998-06-10 | 2007-09-26 | 株式会社ルネサステクノロジ | 論理モジュール |
US6297548B1 (en) * | 1998-06-30 | 2001-10-02 | Micron Technology, Inc. | Stackable ceramic FBGA for high thermal applications |
US6049467A (en) * | 1998-08-31 | 2000-04-11 | Unisys Corporation | Stackable high density RAM modules |
US6295220B1 (en) | 1998-11-03 | 2001-09-25 | Zomaya Group, Inc. | Memory bar and related circuits and methods |
US6190425B1 (en) | 1998-11-03 | 2001-02-20 | Zomaya Group, Inc. | Memory bar and related circuits and methods |
US6617671B1 (en) * | 1999-06-10 | 2003-09-09 | Micron Technology, Inc. | High density stackable and flexible substrate-based semiconductor device modules |
DE19959023C2 (de) * | 1999-12-08 | 2003-11-13 | Bosch Gmbh Robert | Anbaugehäuse für ein elektrisches Gerät |
US6778404B1 (en) * | 2000-06-02 | 2004-08-17 | Micron Technology Inc | Stackable ball grid array |
US6486415B2 (en) * | 2001-01-16 | 2002-11-26 | International Business Machines Corporation | Compliant layer for encapsulated columns |
JP3999945B2 (ja) * | 2001-05-18 | 2007-10-31 | 株式会社東芝 | 半導体装置の製造方法 |
KR100435813B1 (ko) * | 2001-12-06 | 2004-06-12 | 삼성전자주식회사 | 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 |
DE10261410B4 (de) * | 2002-12-30 | 2008-09-04 | Qimonda Ag | Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung |
US7180165B2 (en) * | 2003-09-05 | 2007-02-20 | Sanmina, Sci Corporation | Stackable electronic assembly |
US7589406B2 (en) * | 2005-06-27 | 2009-09-15 | Micron Technology, Inc. | Stacked semiconductor component |
US7663232B2 (en) * | 2006-03-07 | 2010-02-16 | Micron Technology, Inc. | Elongated fasteners for securing together electronic components and substrates, semiconductor device assemblies including such fasteners, and accompanying systems |
SG142321A1 (en) | 2008-04-24 | 2009-11-26 | Micron Technology Inc | Pre-encapsulated cavity interposer |
US20100254109A1 (en) * | 2009-03-19 | 2010-10-07 | Olympus Corporation | Mount assembly and method for manufacturing mount assembly |
JP2012008695A (ja) * | 2010-06-23 | 2012-01-12 | Elpida Memory Inc | メモリシステム、メモリモジュール、モジュールソケット |
US9059009B2 (en) * | 2012-02-09 | 2015-06-16 | Fuji Electric Co., Ltd. | Semiconductor device |
CN104882428A (zh) * | 2014-02-27 | 2015-09-02 | 西安永电电气有限责任公司 | 塑封式ipm模块安装结构 |
US10729051B2 (en) * | 2016-06-20 | 2020-07-28 | Kemet Electronics Corporation | Component stability structure |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5275981A (en) * | 1975-12-22 | 1977-06-25 | Hitachi Ltd | Multichip device |
JPS61107675A (ja) * | 1984-10-29 | 1986-05-26 | シャープ株式会社 | 積層型ピンフレ−ム |
US4791075A (en) * | 1987-10-05 | 1988-12-13 | Motorola, Inc. | Process for making a hermetic low cost pin grid array package |
JPH01208851A (ja) * | 1988-02-16 | 1989-08-22 | Nec Corp | 電子部品の実装構造 |
US5006922A (en) * | 1990-02-14 | 1991-04-09 | Motorola, Inc. | Packaged semiconductor device having a low cost ceramic PGA package |
JP2889688B2 (ja) * | 1990-11-27 | 1999-05-10 | 株式会社日立製作所 | 電子部品の組立方法及び組立装置 |
US5397916A (en) * | 1991-12-10 | 1995-03-14 | Normington; Peter J. C. | Semiconductor device including stacked die |
US5241454A (en) * | 1992-01-22 | 1993-08-31 | International Business Machines Corporation | Mutlilayered flexible circuit package |
JP2894071B2 (ja) * | 1992-03-09 | 1999-05-24 | 株式会社日立製作所 | 半導体装置 |
MY109101A (en) * | 1992-05-25 | 1996-12-31 | Hitachi Ltd | Thin type semiconductor device, module structure using the device and method of mounting the device on board |
JPH06244359A (ja) * | 1993-02-19 | 1994-09-02 | Takashi Murai | 多層チップ |
KR970000214B1 (ko) * | 1993-11-18 | 1997-01-06 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
US5613033A (en) * | 1995-01-18 | 1997-03-18 | Dell Usa, Lp | Laminated module for stacking integrated circuits |
-
1995
- 1995-08-10 JP JP7204672A patent/JP2716012B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-09 US US08/677,642 patent/US5781415A/en not_active Expired - Fee Related
- 1996-07-15 EP EP96111396A patent/EP0759637A3/en not_active Withdrawn
- 1996-08-09 CN CN96109981.XA patent/CN1148270A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JPH0955399A (ja) | 1997-02-25 |
EP0759637A3 (en) | 1998-09-30 |
CN1148270A (zh) | 1997-04-23 |
US5781415A (en) | 1998-07-14 |
EP0759637A2 (en) | 1997-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2716012B2 (ja) | 半導体パッケージ及びその実装方法 | |
KR100209250B1 (ko) | 반도체 장치 및 그 제조방법 | |
JP5348632B2 (ja) | デュアルモールドマルチチップパッケージシステムおよびその製造方法 | |
JPH07335783A (ja) | 半導体装置及び半導体装置ユニット | |
JP2857380B2 (ja) | 積層リードフレームを用いたチップスケールパッケージの製造方法 | |
KR20020062820A (ko) | 적층된 다수개의 칩모듈 구조를 가진 반도체장치 | |
JP2002305284A (ja) | 半導体装置積層構造体 | |
JP2568748B2 (ja) | 半導体装置 | |
US6091142A (en) | Assembly for dissipating heat from a stacked semiconductor package | |
JPH07326644A (ja) | テープキャリアおよびこれを用いた半導体デバイス の実装構造 | |
JPH01261849A (ja) | 半導体装置の製造方法 | |
US7135760B2 (en) | Moisture resistant integrated circuit leadframe package | |
US6417576B1 (en) | Method and apparatus for attaching multiple metal components to integrated circuit modules | |
JPH05109922A (ja) | 半導体装置 | |
JPH10256318A (ja) | 半導体装置、その製造方法及びその実装方法、これを実装した回路基板並びにフレキシブル基板及びその製造方法 | |
JP3195548B2 (ja) | 半導体装置および半導体モジュールならびに半導体モジュールの製造方法 | |
JP2000183275A (ja) | 半導体装置 | |
JPH0618246B2 (ja) | 半導体装置 | |
JP2935356B2 (ja) | 半導体装置および基板ならびに半導体装置の実装構造 | |
KR101096438B1 (ko) | 반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조방법 | |
KR20070088179A (ko) | 반도체 패키지 및 그 제조 방법 | |
JP2001223325A (ja) | 半導体装置 | |
KR100256306B1 (ko) | 적층형 멀티 칩 모듈 | |
JPH0969587A (ja) | Bga型半導体装置及びbgaモジュール | |
JP2946361B2 (ja) | 電子部品搭載用基板 |