JPH0955399A - 半導体パッケージ及びその実装方法 - Google Patents

半導体パッケージ及びその実装方法

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JPH0955399A
JPH0955399A JP7204672A JP20467295A JPH0955399A JP H0955399 A JPH0955399 A JP H0955399A JP 7204672 A JP7204672 A JP 7204672A JP 20467295 A JP20467295 A JP 20467295A JP H0955399 A JPH0955399 A JP H0955399A
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Abstract

(57)【要約】 (修正有) 【課題】 実装基板の垂直方向のスペースを減少させ、
電気的接続を確実にすると共に実装時のストレスに対し
て柔軟に対応できる半導体パッケージおよびその実装方
法を提供する。 【解決手段】 矩形のテープフィルム1と、テープフィ
ルム1上に形成された、導電材による配線からなる配線
パターン2と、配線パターン2の一方の端に電気的に接
続された半導体チップ3と、配線パターン2の一方の端
に形成された、リードピンを挿入し接続するためのホー
ル4とで構成された半導体パッケージである。そして、
配線基板に予めリードピンを立てておき、リードピンを
半導体パッケージのホール4に挿入することによって複
数の半導体パッケージを配線基板上に積層実装する方法
である。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその実装方法に関し、特にメモリなどの同一のバス
ラインを有する複数のデバイスを積層実装することで基
板の高集積化を図ることができる半導体パッケージ及び
その実装方法に関する。
【0002】
【従来の技術】従来、LSIなどの回路素子のプリント
基板への実装は、QFP,PGAなどのパッケージを平
面的に実装していたため、システムが複雑になるにつれ
基板面積が増大する方向にあった。
【0003】しかし、最近は半導体集積回路の高集積化
とともに基板の高集積化が要求されるようになり、様々
な半導体パッケージやその実装方法が開発されている。
一般に半導体パッケージはその平面的な大きさに比べ、
高さは低いため、半導体パッケージを積層に実装するこ
とによって、基板の高集積化を図ることができる。
【0004】半導体パッケージを積層実装する方法とし
ては、例えば特開昭61−107675号公報により開
示されているものがある。
【0005】図13及び図14は、特開昭61−107
675号公報に示された、半導体パッケージを積層実装
する従来例を説明するための図である。これらの図にお
いて、半導体パッケージとしてのリードレス・チップキ
ャリア4は、積層型ピンフレーム1を用いることにより
積層実装されている。リードレス・チップキャリア4は
図14に示すように、矩形のパッケージ端面に半月状に
窪んだ電極8が多数設けられたものである。積層型ピン
フレーム1は、上面にリードレス・チップキャリアの四
隅を位置決めするガイドポスト5と、ガイドポスト5で
位置決めされるリードレスチップキャリア4の電極8に
対応した弾力性の接続ピン3を複数個垂直に支持するフ
レーム2とを備えてなる。
【0006】このような積層型ピンフレーム1にて、多
数の接続ピン3に囲まれた中に上方からリードレス・チ
ップキャリア4を挿入し、各接続ピン3を各電極8には
め込むことにより、複数のリードレス・チップキャリア
4が支持されると共に、接続ピン3と電気的に接続され
る。そして、この積層型ピンフレーム1のフレーム2の
下方に突出した接続ピン3をプリント配線基板9のスル
ーホールに挿入することで、複数のリードレス・チップ
キャリア4がプリント配線基板9上に積層実装されるこ
ととなる。
【0007】
【発明が解決しようとする課題】しかしながら、上述の
ようなリードレスチップキャリアを積層型のピンフレー
ムを用いて積層実装する方法では、必要となる積層型ピ
ンフレームが、デバイスよりも平面的に大きく厚みも持
つため、実装する配線基板上でよけいなスペースを必要
とする。
【0008】また、実装は、弾性を有する多数の接続ピ
ンを各電極にはめ込んでデバイスと電気的に接続するた
め、はんだ付けなどの方法に比べ、接続の確実性に欠け
る点がある。
【0009】さらにこの方法では、デバイスを弾力性の
ピンで挟み込むため、テープフィルムなどを材質とした
半導体パッケージをこの方法で実装することは、強度の
問題から困難である。
【0010】本発明は、上記従来技術の問題点に鑑み、
基板の高集積化を図るために積層実装するもので、実装
基板の垂直方向のスペースを減少させ、電気的接続を確
実にすると共に実装時のストレスに対して柔軟に対応で
きる半導体パッケージおよびその実装方法を提供するこ
とを目的とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に本発明は、テープフィルム上に導電材による配線パタ
ーンを有する半導体パッケージにおいて、前記配線パタ
ーンの一方にチップとの接続部が設けられ、前記配線パ
ターンの他方にリードを挿入するホールが設けられ、リ
ードを介して外部と電気的接続を得ることを特徴とす
る。
【0012】上記の半導体パッケージにおいて、表裏面
は前記ホールを除いて絶縁されていることが好ましい。
【0013】また、積層実装した半導体パッケージにお
ける保護及び上下のデバイス間の安定のため、前記テー
プフィルムの外縁にプラスチック製のガードリングが設
けられ、さらには前記ガードリングの上下面に、半導体
パッケージを積層した際に係合する凹凸が設けられた半
導体パッケージが好ましい。
【0014】上記のいずれかの半導体パッケージを配線
基板上に積層実装するには、配線基板に接続用のリード
ピンを予め立てておき、前記半導体パッケージのホール
に、前記リードピンを挿入することによって複数の半導
体パッケージを配線基板上に積層実装することを特徴と
する。
【0015】また、カバーキャップにリードピンを付属
させておき、前記半導体パッケージのホールに、前記リ
ードピンを上から突き刺す形で挿入することによって複
数の半導体パッケージを配線基板上に積層実装する方法
であってもよい。
【0016】(作用)本発明による半導体パッケージ
は、テープフィルム上に導電材による配線パターンを有
し、配線パターンの一方の端にチップとの接続部が設け
られ、他方にはリード挿入用のホールが設けられたもの
である。このような半導体パッケージは、配線基板に接
続用のリードピンを予め立てておき、前記半導体パッケ
ージのホールに前記リードピンを挿入したり、あるいは
カバーキャップにリードピンを付属させておき、前記半
導体パッケージのホールに前記リードピンを上から突き
刺す形で挿入したりする事により、配線基板上に積層実
装する。
【0017】また、本発明の半導体パッケージは、テー
プフィルムからなるので、パッケージ厚が薄く、放熱性
に優れ、かつ弾力性があるものとなり、特にメモリ等の
同一のバスラインを有するデバイスに関し、配線基板上
に積層実装したときには、実装基板の垂直方向のスペー
スが少なく、配線基板のそり等による実装時のストレス
に対しても柔軟に対応できる。
【0018】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【0019】(第1の実施形態)図1は本発明の半導体
パッケージの第1の実施形態を示す平面図、図2は図1
のA−A線断面図、図3及び図4は、図1に示した半導
体パッケージを基板上に積層実装する際の例を示す断面
図である。
【0020】本形態の半導体パッケージは、図1に示す
ように、矩形のテープフィルム1と、テープフィルム1
上に形成された、導電材による配線からなる配線パター
ン2と、配線パターン4の一方の端に電気的に接続され
た半導体チップ3と、配線パターン4の他方の端に形成
された、後述するリードピンを挿入し接続するためのホ
ール4とで構成されている。
【0021】リードピン挿入用のホール4はテープフィ
ルム1の外縁に沿って一列に並べて配置されている。半
導体パッケージの表面および裏面は、積層実装時に短絡
しないように、図2に示すようにリードピン挿入用のホ
ール4の周辺部を除き、レジスト5により絶縁されてい
る。半導体チップ3の表面部分には樹脂コーティング6
が施されている。
【0022】なお、上記の半導体チップ3は、例えばフ
ェースダウンでフィルム1上の配線パターン2と半田バ
ンプ等で電気的に接続されること等が考えられる。
【0023】このような半導体パッケージを積層実装す
るには、図3に示すように、配線基板8に予め半導体パ
ッケージ同士を接続するためのリードピン9を垂直に立
てておき、半導体パッケージ7のホール4にリードピン
9を挿通させることにより行なわれる。その際、リード
ピン9とホール2は、はんだ付けにより接続され、その
方法には、通常のリフロでは困難なため、レーザー照射
によってはんだ付けを行なう事などが考えられる。積層
実装された半導体パッケージ7群の最上部はリードピン
9が突き出た形になるため、カバーキャップ10により
リードピン9の保護および水平方向の固定が行なわれて
いる。
【0024】また、図3に示したように配線基板8に予
めリードピン9を立てておくのではなく、図4に示すよ
うに、カバーキャップ10にリードピン9を付属させて
おき、半導体パッケージ7を積層した状態で上からリー
ドピン9をホール4に挿通させて配線基板8に突き刺す
形で実装してもよい。
【0025】上述した本例によれば、メモリなどの同一
のバスラインを有するデバイスに関し、パッケージ同士
を接続するための複数のホールにおいてアドレスライ
ン、データライン、チップセレクト信号ラインと領域を
設定し、チップのセレクト信号を入力し、デコードして
それぞれデバイスにアクセスして動作させることによ
り、デバイスを積層実装したとき同一の信号ラインを共
有することができ、基板の高集積化を図ることができ
る。そして、配線基板上の各信号ラインのパターンの引
き回しを少なくできるため、基板上の配線パターンのイ
ンダクタンスを小さくすることができる。
【0026】さらに、リードレスチップキャリア等のプ
ラスチックモールドによる半導体パッケージに比べ、パ
ッケージ厚が薄く放熱性にも優れるテープフィルムなど
を材質とした半導体パッケージを積層実装することが可
能となる。一般に、プラスチック製のリードレス・チッ
プキャリアは厚さが2mm程度であり、テープフィルム
を材質としたパッケージの場合は1mm弱であるため、
実装基板の垂直方向のスペースが単純計算で50%程度
削減されることとなる。放熱性に関しても、半導体チッ
プ全体を埋め込む構成の半導体パッケージではないた
め、20%程度の改善が期待される。また、テープフィ
ルムは弾性を有するものである為、実装基板のそり等の
変形に対しても柔軟に対応できる。
【0027】(第2の実施形態)図5は、本発明の半導
体パッケージの第2の実施形態を示す平面図である。こ
の図において、第1の実施形態と同様の構成要素には同
一符号が付してある。
【0028】本形態の半導体パッケージは、図5に示す
ように、リードピン挿入用のホール4をテープフィルム
1の外縁部に沿って複数列並べて配置したものである。
本例によれば、第1の実施形態と同様の効果を得ること
ができ、さらには多ピンパッケージを実現することがで
きる。
【0029】(第3の実施形態)図6は本発明の半導体
パッケージの第3の実施形態を示す平面図、図7は図6
のB−B線断面図、図8及び図9は図1に示した半導体
パッケージを積層実装する際の例を示す断面図である。
これらの図において、第1の実施形態と同様の構成要素
には同一符号が付してある。
【0030】本形態の半導体パッケージは、図6に示す
ように、第1及び第2の実施形態の半導体パッケージの
テープフィルム1の外縁部分にプラスチック製のガード
リング11を有するものである。ガードリング11はデ
バイス間の絶縁を図るためパッケージ本体の厚さより
も、わずかに多く厚みを持たせておく。
【0031】なお、テープフィルムの外縁部分にはガー
ドリングが種々の方法により接続されるが、例えば上下
2つに分割されたガードリングの間にテープフィルムを
挟むようにしてテープフィルムにガードリングを取り付
ける事が考えられる。
【0032】このような半導体パッケージを積層実装す
る場合、図8及び図9に示すように、配線基板8に予め
半導体パッケージ同士を接続するためのリードピン9を
垂直に立てておき、半導体パッケージ7のホール4にリ
ードピン9を挿通させることで実装されるが、積層時は
上下の半導体パッケージ7のガードリング11同士が当
接し、半導体パッケージ7の位置が安定する。
【0033】このような本例によれば、第1及び第2の
実施形態の半導体パッケージと同様の効果を奏する他、
ガードリング11を有するので、積層実装した半導体パ
ッケージにおける強度の補強、上下のデバイス間の位置
の安定を得ることが可能となる。
【0034】(第4の実施形態)図10は本発明の半導
体パッケージの第3の実施形態を示す縦断面図、図11
及び図12は図10に示した半導体パッケージを積層実
装する際の例を示す断面図である。これらの図におい
て、第1の実施形態と同様の構成要素には同一符号が付
してある。
【0035】本形態の半導体パッケージは、図10に示
すように、上下面に凹凸を設けたガードリング12をテ
ープフィルム1の外縁部に取り付けたものである。そし
て、図11又は図12に示すように積層実装する際、そ
の凹凸に合わせて実装することにより、水平方向の位置
の安定を得ることが可能となり、さらにパッケージの表
裏の区別を明確にし、誤実装を危険を低減することが可
能となる。
【0036】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
【0037】請求項1に記載の発明は、テープフィルム
上に導電材による配線パターンを有する半導体パッケー
ジにおいて、前記配線パターンの一方にチップとの接続
部を設け、他方にリードを挿入するホールを設けたこと
により、メモリ等の同一のバスラインを有するデバイス
に関して、リードを用いて複数のデバイスを重ねて電気
的に接続することができるので、基板の高集積化を図る
ことができる。しかも、テープフィルムからなる為、パ
ッケージ厚が薄く、放熱性に優れ、かつ弾力性がある半
導体パッケージとなり、配線基板上に積層実装したとき
には、実装基板の垂直方向のスペースが少なく、配線基
板のそり等による実装時のストレスに対しても柔軟に対
応できるものとなる。
【0038】請求項2に記載の発明は、半導体パッケー
ジの表裏面を前記ホールを除いて絶縁したものであるの
で、積層実装時に短絡しない。
【0039】請求項3に記載の発明は、テープフィルム
の外縁にプラスチック製のガードリングを設けたことに
より、積層実装した半導体パッケージにおける強度の補
強、上下のデバイス間の位置の安定を得ることができ
る。
【0040】請求項4に記載の発明は、前記ガードリン
グの上下面に、半導体パッケージを積層した際に係合す
る凹凸を設けたことにより、水平方向の位置の安定を得
ることができ、さらにパッケージの表裏の区別を明確に
し、誤実装を危険を低減することができる。
【0041】請求項5に記載の発明は、配線基板に接続
用のリードピンを予め立てておき、半導体パッケージの
ホールにリードピンを挿入することにより、複数の半導
体パッケージを配線基板上に積層実装することができ
る。
【0042】請求項6に記載の発明は、カバーキャップ
にリードピンを付属させておき、半導体パッケージのホ
ールにリードピンを上から突き刺す形で挿入することに
より、複数の半導体パッケージを配線基板上に積層実装
することができる。
【図面の簡単な説明】
【図1】本発明の半導体パッケージの第1の実施形態を
示す平面図である。
【図2】図1のA−A線断面図である。
【図3】図1に示した半導体パッケージを基板上に積層
実装する際の例を示す断面図である。
【図4】図1に示した半導体パッケージを基板上に積層
実装する際の例を示す断面図である。
【図5】本発明の半導体パッケージの第2の実施形態を
示す平面図である。
【図6】本発明の半導体パッケージの第3の実施形態を
示す平面図である。
【図7】図6のB−B線断面図である。
【図8】図6に示した半導体パッケージを積層実装する
際の例を示す断面図である。
【図9】図6に示した半導体パッケージを積層実装する
際の例を示す断面図である。
【図10】本発明の半導体パッケージの第3の実施形態
を示す縦断面図である。
【図11】図10に示した半導体パッケージを積層実装
する際の例を示す断面図である。
【図12】図10に示した半導体パッケージを積層実装
する際の例を示す断面図である。
【図13】特開昭61−107675号公報に示され
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
【図14】特開昭61−107675号公報に示され
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
【符号の説明】
1 テープフィルム 2 配線パターン 3 半導体チップ 4 ホール 5 レジスト 6 樹脂コーティング 7 半導体パッケージ 8 配線基板 9 リードピン 10 カバーキャップ 11,12 ガードリング

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 テープフィルム上に導電材による配線パ
    ターンを有する半導体パッケージにおいて、 前記配線パターンの一方にチップとの接続部が設けら
    れ、前記配線パターンの他方にリードを挿入するホール
    が設けられ、リードを介して外部と電気的接続を得るこ
    とを特徴とする半導体パッケージ。
  2. 【請求項2】 請求項1に記載に記載の半導体パッケー
    ジにおいて、表裏面は前記ホールを除いて絶縁されてい
    ることを特徴とする半導体パッケージ。
  3. 【請求項3】 請求項1に記載の半導体パッケージにお
    いて、積層実装した半導体パッケージにおける保護及び
    上下のデバイス間の安定のため、前記テープフィルムの
    外縁にプラスチック製のガードリングが設けられたこと
    を特徴とする半導体パッケージ。
  4. 【請求項4】 請求項3に記載の半導体パッケージにお
    いて、前記ガードリングの上下面に、半導体パッケージ
    を積層した際に係合する凹凸が設けられたことを特徴と
    する半導体パッケージ。
  5. 【請求項5】 配線基板に接続用のリードピンを予め立
    てておき、請求項1乃至4のいずれか1項に記載の半導
    体パッケージのホールに、前記リードピンを挿入するこ
    とによって複数の半導体パッケージを配線基板上に積層
    実装することを特徴とする、半導体パッケージの実装方
    法。
  6. 【請求項6】 カバーキャップにリードピンを付属させ
    ておき、請求項1乃至4のいずれか1項に記載の半導体
    パッケージのホールに、前記リードピンを上から突き刺
    す形で挿入することによって複数の半導体パッケージを
    配線基板上に積層実装することを特徴とする、半導体パ
    ッケージの実装方法。
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