JPH0955399A - 半導体パッケージ及びその実装方法 - Google Patents

半導体パッケージ及びその実装方法

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JPH0955399A
JPH0955399A JP7204672A JP20467295A JPH0955399A JP H0955399 A JPH0955399 A JP H0955399A JP 7204672 A JP7204672 A JP 7204672A JP 20467295 A JP20467295 A JP 20467295A JP H0955399 A JPH0955399 A JP H0955399A
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Abstract

(57)【要約】 （修正有） 【課題】 実装基板の垂直方向のスペースを減少させ、
電気的接続を確実にすると共に実装時のストレスに対し
て柔軟に対応できる半導体パッケージおよびその実装方
法を提供する。 【解決手段】 矩形のテープフィルム１と、テープフィ
ルム１上に形成された、導電材による配線からなる配線
パターン２と、配線パターン２の一方の端に電気的に接
続された半導体チップ３と、配線パターン２の一方の端
に形成された、リードピンを挿入し接続するためのホー
ル４とで構成された半導体パッケージである。そして、
配線基板に予めリードピンを立てておき、リードピンを
半導体パッケージのホール４に挿入することによって複
数の半導体パッケージを配線基板上に積層実装する方法
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその実装方法に関し、特にメモリなどの同一のバス
ラインを有する複数のデバイスを積層実装することで基
板の高集積化を図ることができる半導体パッケージ及び
その実装方法に関する。
【０００２】
【従来の技術】従来、ＬＳＩなどの回路素子のプリント
基板への実装は、ＱＦＰ，ＰＧＡなどのパッケージを平
面的に実装していたため、システムが複雑になるにつれ
基板面積が増大する方向にあった。
【０００３】しかし、最近は半導体集積回路の高集積化
とともに基板の高集積化が要求されるようになり、様々
な半導体パッケージやその実装方法が開発されている。
一般に半導体パッケージはその平面的な大きさに比べ、
高さは低いため、半導体パッケージを積層に実装するこ
とによって、基板の高集積化を図ることができる。
【０００４】半導体パッケージを積層実装する方法とし
ては、例えば特開昭６１−１０７６７５号公報により開
示されているものがある。
【０００５】図１３及び図１４は、特開昭６１−１０７
６７５号公報に示された、半導体パッケージを積層実装
する従来例を説明するための図である。これらの図にお
いて、半導体パッケージとしてのリードレス・チップキ
ャリア４は、積層型ピンフレーム１を用いることにより
積層実装されている。リードレス・チップキャリア４は
図１４に示すように、矩形のパッケージ端面に半月状に
窪んだ電極８が多数設けられたものである。積層型ピン
フレーム１は、上面にリードレス・チップキャリアの四
隅を位置決めするガイドポスト５と、ガイドポスト５で
位置決めされるリードレスチップキャリア４の電極８に
対応した弾力性の接続ピン３を複数個垂直に支持するフ
レーム２とを備えてなる。
【０００６】このような積層型ピンフレーム１にて、多
数の接続ピン３に囲まれた中に上方からリードレス・チ
ップキャリア４を挿入し、各接続ピン３を各電極８には
め込むことにより、複数のリードレス・チップキャリア
４が支持されると共に、接続ピン３と電気的に接続され
る。そして、この積層型ピンフレーム１のフレーム２の
下方に突出した接続ピン３をプリント配線基板９のスル
ーホールに挿入することで、複数のリードレス・チップ
キャリア４がプリント配線基板９上に積層実装されるこ
ととなる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ようなリードレスチップキャリアを積層型のピンフレー
ムを用いて積層実装する方法では、必要となる積層型ピ
ンフレームが、デバイスよりも平面的に大きく厚みも持
つため、実装する配線基板上でよけいなスペースを必要
とする。
【０００８】また、実装は、弾性を有する多数の接続ピ
ンを各電極にはめ込んでデバイスと電気的に接続するた
め、はんだ付けなどの方法に比べ、接続の確実性に欠け
る点がある。
【０００９】さらにこの方法では、デバイスを弾力性の
ピンで挟み込むため、テープフィルムなどを材質とした
半導体パッケージをこの方法で実装することは、強度の
問題から困難である。
【００１０】本発明は、上記従来技術の問題点に鑑み、
基板の高集積化を図るために積層実装するもので、実装
基板の垂直方向のスペースを減少させ、電気的接続を確
実にすると共に実装時のストレスに対して柔軟に対応で
きる半導体パッケージおよびその実装方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、テープフィルム上に導電材による配線パタ
ーンを有する半導体パッケージにおいて、前記配線パタ
ーンの一方にチップとの接続部が設けられ、前記配線パ
ターンの他方にリードを挿入するホールが設けられ、リ
ードを介して外部と電気的接続を得ることを特徴とす
る。
【００１２】上記の半導体パッケージにおいて、表裏面
は前記ホールを除いて絶縁されていることが好ましい。
【００１３】また、積層実装した半導体パッケージにお
ける保護及び上下のデバイス間の安定のため、前記テー
プフィルムの外縁にプラスチック製のガードリングが設
けられ、さらには前記ガードリングの上下面に、半導体
パッケージを積層した際に係合する凹凸が設けられた半
導体パッケージが好ましい。
【００１４】上記のいずれかの半導体パッケージを配線
基板上に積層実装するには、配線基板に接続用のリード
ピンを予め立てておき、前記半導体パッケージのホール
に、前記リードピンを挿入することによって複数の半導
体パッケージを配線基板上に積層実装することを特徴と
する。
【００１５】また、カバーキャップにリードピンを付属
させておき、前記半導体パッケージのホールに、前記リ
ードピンを上から突き刺す形で挿入することによって複
数の半導体パッケージを配線基板上に積層実装する方法
であってもよい。
【００１６】（作用）本発明による半導体パッケージ
は、テープフィルム上に導電材による配線パターンを有
し、配線パターンの一方の端にチップとの接続部が設け
られ、他方にはリード挿入用のホールが設けられたもの
である。このような半導体パッケージは、配線基板に接
続用のリードピンを予め立てておき、前記半導体パッケ
ージのホールに前記リードピンを挿入したり、あるいは
カバーキャップにリードピンを付属させておき、前記半
導体パッケージのホールに前記リードピンを上から突き
刺す形で挿入したりする事により、配線基板上に積層実
装する。
【００１７】また、本発明の半導体パッケージは、テー
プフィルムからなるので、パッケージ厚が薄く、放熱性
に優れ、かつ弾力性があるものとなり、特にメモリ等の
同一のバスラインを有するデバイスに関し、配線基板上
に積層実装したときには、実装基板の垂直方向のスペー
スが少なく、配線基板のそり等による実装時のストレス
に対しても柔軟に対応できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００１９】（第１の実施形態）図１は本発明の半導体
パッケージの第１の実施形態を示す平面図、図２は図１
のＡ−Ａ線断面図、図３及び図４は、図１に示した半導
体パッケージを基板上に積層実装する際の例を示す断面
図である。
【００２０】本形態の半導体パッケージは、図１に示す
ように、矩形のテープフィルム１と、テープフィルム１
上に形成された、導電材による配線からなる配線パター
ン２と、配線パターン４の一方の端に電気的に接続され
た半導体チップ３と、配線パターン４の他方の端に形成
された、後述するリードピンを挿入し接続するためのホ
ール４とで構成されている。
【００２１】リードピン挿入用のホール４はテープフィ
ルム１の外縁に沿って一列に並べて配置されている。半
導体パッケージの表面および裏面は、積層実装時に短絡
しないように、図２に示すようにリードピン挿入用のホ
ール４の周辺部を除き、レジスト５により絶縁されてい
る。半導体チップ３の表面部分には樹脂コーティング６
が施されている。
【００２２】なお、上記の半導体チップ３は、例えばフ
ェースダウンでフィルム１上の配線パターン２と半田バ
ンプ等で電気的に接続されること等が考えられる。
【００２３】このような半導体パッケージを積層実装す
るには、図３に示すように、配線基板８に予め半導体パ
ッケージ同士を接続するためのリードピン９を垂直に立
てておき、半導体パッケージ７のホール４にリードピン
９を挿通させることにより行なわれる。その際、リード
ピン９とホール２は、はんだ付けにより接続され、その
方法には、通常のリフロでは困難なため、レーザー照射
によってはんだ付けを行なう事などが考えられる。積層
実装された半導体パッケージ７群の最上部はリードピン
９が突き出た形になるため、カバーキャップ１０により
リードピン９の保護および水平方向の固定が行なわれて
いる。
【００２４】また、図３に示したように配線基板８に予
めリードピン９を立てておくのではなく、図４に示すよ
うに、カバーキャップ１０にリードピン９を付属させて
おき、半導体パッケージ７を積層した状態で上からリー
ドピン９をホール４に挿通させて配線基板８に突き刺す
形で実装してもよい。
【００２５】上述した本例によれば、メモリなどの同一
のバスラインを有するデバイスに関し、パッケージ同士
を接続するための複数のホールにおいてアドレスライ
ン、データライン、チップセレクト信号ラインと領域を
設定し、チップのセレクト信号を入力し、デコードして
それぞれデバイスにアクセスして動作させることによ
り、デバイスを積層実装したとき同一の信号ラインを共
有することができ、基板の高集積化を図ることができ
る。そして、配線基板上の各信号ラインのパターンの引
き回しを少なくできるため、基板上の配線パターンのイ
ンダクタンスを小さくすることができる。
【００２６】さらに、リードレスチップキャリア等のプ
ラスチックモールドによる半導体パッケージに比べ、パ
ッケージ厚が薄く放熱性にも優れるテープフィルムなど
を材質とした半導体パッケージを積層実装することが可
能となる。一般に、プラスチック製のリードレス・チッ
プキャリアは厚さが２ｍｍ程度であり、テープフィルム
を材質としたパッケージの場合は１ｍｍ弱であるため、
実装基板の垂直方向のスペースが単純計算で５０％程度
削減されることとなる。放熱性に関しても、半導体チッ
プ全体を埋め込む構成の半導体パッケージではないた
め、２０％程度の改善が期待される。また、テープフィ
ルムは弾性を有するものである為、実装基板のそり等の
変形に対しても柔軟に対応できる。
【００２７】（第２の実施形態）図５は、本発明の半導
体パッケージの第２の実施形態を示す平面図である。こ
の図において、第１の実施形態と同様の構成要素には同
一符号が付してある。
【００２８】本形態の半導体パッケージは、図５に示す
ように、リードピン挿入用のホール４をテープフィルム
１の外縁部に沿って複数列並べて配置したものである。
本例によれば、第１の実施形態と同様の効果を得ること
ができ、さらには多ピンパッケージを実現することがで
きる。
【００２９】（第３の実施形態）図６は本発明の半導体
パッケージの第３の実施形態を示す平面図、図７は図６
のＢ−Ｂ線断面図、図８及び図９は図１に示した半導体
パッケージを積層実装する際の例を示す断面図である。
これらの図において、第１の実施形態と同様の構成要素
には同一符号が付してある。
【００３０】本形態の半導体パッケージは、図６に示す
ように、第１及び第２の実施形態の半導体パッケージの
テープフィルム１の外縁部分にプラスチック製のガード
リング１１を有するものである。ガードリング１１はデ
バイス間の絶縁を図るためパッケージ本体の厚さより
も、わずかに多く厚みを持たせておく。
【００３１】なお、テープフィルムの外縁部分にはガー
ドリングが種々の方法により接続されるが、例えば上下
２つに分割されたガードリングの間にテープフィルムを
挟むようにしてテープフィルムにガードリングを取り付
ける事が考えられる。
【００３２】このような半導体パッケージを積層実装す
る場合、図８及び図９に示すように、配線基板８に予め
半導体パッケージ同士を接続するためのリードピン９を
垂直に立てておき、半導体パッケージ７のホール４にリ
ードピン９を挿通させることで実装されるが、積層時は
上下の半導体パッケージ７のガードリング１１同士が当
接し、半導体パッケージ７の位置が安定する。
【００３３】このような本例によれば、第１及び第２の
実施形態の半導体パッケージと同様の効果を奏する他、
ガードリング１１を有するので、積層実装した半導体パ
ッケージにおける強度の補強、上下のデバイス間の位置
の安定を得ることが可能となる。
【００３４】（第４の実施形態）図１０は本発明の半導
体パッケージの第３の実施形態を示す縦断面図、図１１
及び図１２は図１０に示した半導体パッケージを積層実
装する際の例を示す断面図である。これらの図におい
て、第１の実施形態と同様の構成要素には同一符号が付
してある。
【００３５】本形態の半導体パッケージは、図１０に示
すように、上下面に凹凸を設けたガードリング１２をテ
ープフィルム１の外縁部に取り付けたものである。そし
て、図１１又は図１２に示すように積層実装する際、そ
の凹凸に合わせて実装することにより、水平方向の位置
の安定を得ることが可能となり、さらにパッケージの表
裏の区別を明確にし、誤実装を危険を低減することが可
能となる。
【００３６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
【００３７】請求項１に記載の発明は、テープフィルム
上に導電材による配線パターンを有する半導体パッケー
ジにおいて、前記配線パターンの一方にチップとの接続
部を設け、他方にリードを挿入するホールを設けたこと
により、メモリ等の同一のバスラインを有するデバイス
に関して、リードを用いて複数のデバイスを重ねて電気
的に接続することができるので、基板の高集積化を図る
ことができる。しかも、テープフィルムからなる為、パ
ッケージ厚が薄く、放熱性に優れ、かつ弾力性がある半
導体パッケージとなり、配線基板上に積層実装したとき
には、実装基板の垂直方向のスペースが少なく、配線基
板のそり等による実装時のストレスに対しても柔軟に対
応できるものとなる。
【００３８】請求項２に記載の発明は、半導体パッケー
ジの表裏面を前記ホールを除いて絶縁したものであるの
で、積層実装時に短絡しない。
【００３９】請求項３に記載の発明は、テープフィルム
の外縁にプラスチック製のガードリングを設けたことに
より、積層実装した半導体パッケージにおける強度の補
強、上下のデバイス間の位置の安定を得ることができ
る。
【００４０】請求項４に記載の発明は、前記ガードリン
グの上下面に、半導体パッケージを積層した際に係合す
る凹凸を設けたことにより、水平方向の位置の安定を得
ることができ、さらにパッケージの表裏の区別を明確に
し、誤実装を危険を低減することができる。
【００４１】請求項５に記載の発明は、配線基板に接続
用のリードピンを予め立てておき、半導体パッケージの
ホールにリードピンを挿入することにより、複数の半導
体パッケージを配線基板上に積層実装することができ
る。
【００４２】請求項６に記載の発明は、カバーキャップ
にリードピンを付属させておき、半導体パッケージのホ
ールにリードピンを上から突き刺す形で挿入することに
より、複数の半導体パッケージを配線基板上に積層実装
することができる。
【図面の簡単な説明】
【図１】本発明の半導体パッケージの第１の実施形態を
示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１に示した半導体パッケージを基板上に積層
実装する際の例を示す断面図である。
【図４】図１に示した半導体パッケージを基板上に積層
実装する際の例を示す断面図である。
【図５】本発明の半導体パッケージの第２の実施形態を
示す平面図である。
【図６】本発明の半導体パッケージの第３の実施形態を
示す平面図である。
【図７】図６のＢ−Ｂ線断面図である。
【図８】図６に示した半導体パッケージを積層実装する
際の例を示す断面図である。
【図９】図６に示した半導体パッケージを積層実装する
際の例を示す断面図である。
【図１０】本発明の半導体パッケージの第３の実施形態
を示す縦断面図である。
【図１１】図１０に示した半導体パッケージを積層実装
する際の例を示す断面図である。
【図１２】図１０に示した半導体パッケージを積層実装
する際の例を示す断面図である。
【図１３】特開昭６１−１０７６７５号公報に示され
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
【図１４】特開昭６１−１０７６７５号公報に示され
た、半導体パッケージを積層実装する従来例を説明する
ための図である。
【符号の説明】
１ テープフィルム ２ 配線パターン ３ 半導体チップ ４ ホール ５ レジスト ６ 樹脂コーティング ７ 半導体パッケージ ８ 配線基板 ９ リードピン １０ カバーキャップ １１，１２ ガードリング

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 テープフィルム上に導電材による配線パ
    ターンを有する半導体パッケージにおいて、 前記配線パターンの一方にチップとの接続部が設けら
    れ、前記配線パターンの他方にリードを挿入するホール
    が設けられ、リードを介して外部と電気的接続を得るこ
    とを特徴とする半導体パッケージ。
  2. 【請求項２】 請求項１に記載に記載の半導体パッケー
    ジにおいて、表裏面は前記ホールを除いて絶縁されてい
    ることを特徴とする半導体パッケージ。
  3. 【請求項３】 請求項１に記載の半導体パッケージにお
    いて、積層実装した半導体パッケージにおける保護及び
    上下のデバイス間の安定のため、前記テープフィルムの
    外縁にプラスチック製のガードリングが設けられたこと
    を特徴とする半導体パッケージ。
  4. 【請求項４】 請求項３に記載の半導体パッケージにお
    いて、前記ガードリングの上下面に、半導体パッケージ
    を積層した際に係合する凹凸が設けられたことを特徴と
    する半導体パッケージ。
  5. 【請求項５】 配線基板に接続用のリードピンを予め立
    てておき、請求項１乃至４のいずれか１項に記載の半導
    体パッケージのホールに、前記リードピンを挿入するこ
    とによって複数の半導体パッケージを配線基板上に積層
    実装することを特徴とする、半導体パッケージの実装方
    法。
  6. 【請求項６】 カバーキャップにリードピンを付属させ
    ておき、請求項１乃至４のいずれか１項に記載の半導体
    パッケージのホールに、前記リードピンを上から突き刺
    す形で挿入することによって複数の半導体パッケージを
    配線基板上に積層実装することを特徴とする、半導体パ
    ッケージの実装方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6070531A (en) * 1997-07-22 2000-06-06 Autoliv Asp, Inc. Application specific integrated circuit package and initiator employing same
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
JP3982782B2 (ja) * 1998-06-10 2007-09-26 株式会社ルネサステクノロジ 論理モジュール
US6297548B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
US6049467A (en) * 1998-08-31 2000-04-11 Unisys Corporation Stackable high density RAM modules
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
US6617671B1 (en) 1999-06-10 2003-09-09 Micron Technology, Inc. High density stackable and flexible substrate-based semiconductor device modules
DE19959023C2 (de) * 1999-12-08 2003-11-13 Bosch Gmbh Robert Anbaugehäuse für ein elektrisches Gerät
US6778404B1 (en) * 2000-06-02 2004-08-17 Micron Technology Inc Stackable ball grid array
US6486415B2 (en) * 2001-01-16 2002-11-26 International Business Machines Corporation Compliant layer for encapsulated columns
JP3999945B2 (ja) * 2001-05-18 2007-10-31 株式会社東芝 半導体装置の製造方法
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
DE10261410B4 (de) * 2002-12-30 2008-09-04 Qimonda Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
US7589406B2 (en) * 2005-06-27 2009-09-15 Micron Technology, Inc. Stacked semiconductor component
US7663232B2 (en) * 2006-03-07 2010-02-16 Micron Technology, Inc. Elongated fasteners for securing together electronic components and substrates, semiconductor device assemblies including such fasteners, and accompanying systems
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
US20100254109A1 (en) 2009-03-19 2010-10-07 Olympus Corporation Mount assembly and method for manufacturing mount assembly
JP2012008695A (ja) * 2010-06-23 2012-01-12 Elpida Memory Inc メモリシステム、メモリモジュール、モジュールソケット
CN104040715B (zh) * 2012-02-09 2017-02-22 富士电机株式会社 半导体器件
CN104882428A (zh) * 2014-02-27 2015-09-02 西安永电电气有限责任公司 塑封式ipm模块安装结构
US10729051B2 (en) * 2016-06-20 2020-07-28 Kemet Electronics Corporation Component stability structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5275981A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Multichip device
JPH01208851A (ja) * 1988-02-16 1989-08-22 Nec Corp 電子部品の実装構造
JPH04192554A (ja) * 1990-11-27 1992-07-10 Hitachi Ltd 電子部品の組立方法及び組立装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61107675A (ja) * 1984-10-29 1986-05-26 シャープ株式会社 積層型ピンフレ−ム
US4791075A (en) * 1987-10-05 1988-12-13 Motorola, Inc. Process for making a hermetic low cost pin grid array package
US5006922A (en) * 1990-02-14 1991-04-09 Motorola, Inc. Packaged semiconductor device having a low cost ceramic PGA package
US5397916A (en) * 1991-12-10 1995-03-14 Normington; Peter J. C. Semiconductor device including stacked die
US5241454A (en) * 1992-01-22 1993-08-31 International Business Machines Corporation Mutlilayered flexible circuit package
JP2894071B2 (ja) * 1992-03-09 1999-05-24 株式会社日立製作所 半導体装置
MY109101A (en) * 1992-05-25 1996-12-31 Hitachi Ltd Thin type semiconductor device, module structure using the device and method of mounting the device on board
JPH06244359A (ja) * 1993-02-19 1994-09-02 Takashi Murai 多層チップ
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5613033A (en) * 1995-01-18 1997-03-18 Dell Usa, Lp Laminated module for stacking integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5275981A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Multichip device
JPH01208851A (ja) * 1988-02-16 1989-08-22 Nec Corp 電子部品の実装構造
JPH04192554A (ja) * 1990-11-27 1992-07-10 Hitachi Ltd 電子部品の組立方法及び組立装置

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