JP2901955B1 - 回路基板、基板実装方法及び回路アセンブリ - Google Patents
回路基板、基板実装方法及び回路アセンブリInfo
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Abstract
【要約】
【課題】 エリアバンプアレイパッケージ等に係る電子
部品を回路基板に実装する際の端子接続不良を低減す
る。 【解決手段】 回路基板２２上に、導体パターン２１の
一部を取り囲み他の一部を取り囲まないよう電気絶縁層
２７をシルクスクリーン印刷等の手法により形成する。
クリーム半田２５を印刷する際、電気絶縁層２７のスク
リーン２３を押し上げるため、電気絶縁層２７によって
取り囲まれている導体パターン２１上の半田印刷厚は、
取り囲まれていない導体パターン２１上の半田印刷厚よ
りも厚くなる。電気絶縁層２７を、回路基板２２の反り
やその上に実装すべき電子部品の反りの影響を受けやす
い電子部品隅部対向部分に形成することにより、反りに
よる端子接続不良を低減する。
部品を回路基板に実装する際の端子接続不良を低減す
る。 【解決手段】 回路基板２２上に、導体パターン２１の
一部を取り囲み他の一部を取り囲まないよう電気絶縁層
２７をシルクスクリーン印刷等の手法により形成する。
クリーム半田２５を印刷する際、電気絶縁層２７のスク
リーン２３を押し上げるため、電気絶縁層２７によって
取り囲まれている導体パターン２１上の半田印刷厚は、
取り囲まれていない導体パターン２１上の半田印刷厚よ
りも厚くなる。電気絶縁層２７を、回路基板２２の反り
やその上に実装すべき電子部品の反りの影響を受けやす
い電子部品隅部対向部分に形成することにより、反りに
よる端子接続不良を低減する。
Description
【０００１】
【発明の属する技術分野】この発明は、その一表面に二
次元的に配置された複数の端子を有する電子部品が実装
される回路基板、当該電子部品を当該回路基板に実装す
るための基板実装方法、及びこの基板実装方法を実行す
ることにより得られる回路アセンブリに関する。
次元的に配置された複数の端子を有する電子部品が実装
される回路基板、当該電子部品を当該回路基板に実装す
るための基板実装方法、及びこの基板実装方法を実行す
ることにより得られる回路アセンブリに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）チップ等のチップ状部
品を収納するパッケージの構造に対しては、小型化が容
易であること、端子数を増やせること、低価格であるこ
と、信頼性が高いこと等が要請されている。従来から広
く用いられているＱＦＰ(QuadFlat Package)は、チップ
状部品を樹脂等により被覆して平板状のパッケージと
し、その端縁部から四方に端子を引き出す構造のパッケ
ージであるから、端縁部の周長を長くするかでなければ
端子の間隔を狭めるかしない限り、端子数を増やすこと
ができない。この不具合、即ち端子数が多くかつ小型の
パッケージを実現困難であるという不具合がないパッケ
ージ構造としては、既に、ＰＰＧＡ(Plastic Pin Grid
Array)が知られている。ＰＰＧＡは、チップ状部品を樹
脂等により被覆して平板状のパッケージとし、その底面
に二次元的に即ちグリッドアレイ状にピンを配置し、こ
のピンを実装先基板上のソケットに差し込むようにした
パッケージ構造である。このように、パッケージ底面を
有効に利用することで、ＱＦＰより小さいパッケージに
ＱＦＰと同数又はそれ以上の個数の端子（ピン）を設け
ることができる。
品を収納するパッケージの構造に対しては、小型化が容
易であること、端子数を増やせること、低価格であるこ
と、信頼性が高いこと等が要請されている。従来から広
く用いられているＱＦＰ(QuadFlat Package)は、チップ
状部品を樹脂等により被覆して平板状のパッケージと
し、その端縁部から四方に端子を引き出す構造のパッケ
ージであるから、端縁部の周長を長くするかでなければ
端子の間隔を狭めるかしない限り、端子数を増やすこと
ができない。この不具合、即ち端子数が多くかつ小型の
パッケージを実現困難であるという不具合がないパッケ
ージ構造としては、既に、ＰＰＧＡ(Plastic Pin Grid
Array)が知られている。ＰＰＧＡは、チップ状部品を樹
脂等により被覆して平板状のパッケージとし、その底面
に二次元的に即ちグリッドアレイ状にピンを配置し、こ
のピンを実装先基板上のソケットに差し込むようにした
パッケージ構造である。このように、パッケージ底面を
有効に利用することで、ＱＦＰより小さいパッケージに
ＱＦＰと同数又はそれ以上の個数の端子（ピン）を設け
ることができる。
【０００３】しかしながら、ＰＰＧＡはピンを端子とし
て用いているためその製造コストを低減するのに限界が
ある、という問題がある。エリアバンプアレイパッケー
ジは、ピンに代えて金属のバンプ例えば共晶半田のバン
プを端子として用いることで、ＰＰＧＡに比べ低コスト
で製造できるようにしたパッケージである。図２に、エ
リアバンプアレイパッケージの一例として、ＰＢＧＡ(P
lastic Ball Grid Array)の構造を示す。この構造で
は、チップ状部品１１が樹脂基板１２の一方の面（図２
（ｂ）では上側の面）の上に載置乃至固定されている。
チップ状部品１１は例えばＩＣチップ、樹脂基板は例え
ばＢＴレジン基板である（なお、「ＢＴレジン」は商品
名）。薄い層であるため図上は現れないが、チップ状部
品１１の表面には導体パッドが、また樹脂基板１２の表
面には導体パターンがそれぞれ形成されており、両者の
間はボンディングワイヤ１３によって電気的に接続され
ている。樹脂基板１２上の導体パターンの一部は、さら
に、樹脂基板１２の他方の面（図２（ｂ）では下側の
面）に引き出されており（図示せず）、その部位には共
晶半田から形成される球状のバンプ１５が配置・固定さ
れている。
て用いているためその製造コストを低減するのに限界が
ある、という問題がある。エリアバンプアレイパッケー
ジは、ピンに代えて金属のバンプ例えば共晶半田のバン
プを端子として用いることで、ＰＰＧＡに比べ低コスト
で製造できるようにしたパッケージである。図２に、エ
リアバンプアレイパッケージの一例として、ＰＢＧＡ(P
lastic Ball Grid Array)の構造を示す。この構造で
は、チップ状部品１１が樹脂基板１２の一方の面（図２
（ｂ）では上側の面）の上に載置乃至固定されている。
チップ状部品１１は例えばＩＣチップ、樹脂基板は例え
ばＢＴレジン基板である（なお、「ＢＴレジン」は商品
名）。薄い層であるため図上は現れないが、チップ状部
品１１の表面には導体パッドが、また樹脂基板１２の表
面には導体パターンがそれぞれ形成されており、両者の
間はボンディングワイヤ１３によって電気的に接続され
ている。樹脂基板１２上の導体パターンの一部は、さら
に、樹脂基板１２の他方の面（図２（ｂ）では下側の
面）に引き出されており（図示せず）、その部位には共
晶半田から形成される球状のバンプ１５が配置・固定さ
れている。
【０００４】ＰＢＧＡパッケージを用いた電子部品を回
路基板に実装する作業は、概略、図３に示す手順にて行
う。まず、図３（ａ）に示すように、その表面に導体パ
ターン２１が形成されている回路基板２２を準備する。
次に、図３（ｂ）に示すように、スクリーン２３及びス
キージ２４を用いて、クリーム状の共晶半田（以下単に
「クリーム半田」と呼ぶ）２５を導体パターン２１上に
印刷する。図３（ｃ）に示したのはスクリーン２３を取
り外した状態である。この状態で、印刷状態の検査、他
種部品の装着等を行う。更に、光学的位置認識等の手法
を用いてバンプ１５の位置を導体層２１上のクリーム半
田２５の位置に合わせながら、ＰＢＧＡパッケージの電
子部品を回路基板２２上に装着する。しかる後、図３
（ｄ）に示すように、リフロー炉に投入して加熱する。
図中、符号２６はリフロー炉内の加熱手段を表してい
る。このような工程を用いれば、ＰＢＧＡパッケージを
用いた電子部品を回路基板２２上に概ね成功裏に実装す
ることができる。
路基板に実装する作業は、概略、図３に示す手順にて行
う。まず、図３（ａ）に示すように、その表面に導体パ
ターン２１が形成されている回路基板２２を準備する。
次に、図３（ｂ）に示すように、スクリーン２３及びス
キージ２４を用いて、クリーム状の共晶半田（以下単に
「クリーム半田」と呼ぶ）２５を導体パターン２１上に
印刷する。図３（ｃ）に示したのはスクリーン２３を取
り外した状態である。この状態で、印刷状態の検査、他
種部品の装着等を行う。更に、光学的位置認識等の手法
を用いてバンプ１５の位置を導体層２１上のクリーム半
田２５の位置に合わせながら、ＰＢＧＡパッケージの電
子部品を回路基板２２上に装着する。しかる後、図３
（ｄ）に示すように、リフロー炉に投入して加熱する。
図中、符号２６はリフロー炉内の加熱手段を表してい
る。このような工程を用いれば、ＰＢＧＡパッケージを
用いた電子部品を回路基板２２上に概ね成功裏に実装す
ることができる。
【０００５】なお、ＰＢＧＡの技術的背景に関しては、
特開平８−２１３５０５号公報、特開平８−３２１５６
８号公報、特開平９−２７５６８号公報等も参照された
い。また、ＰＢＧＡはエリアバンプアレイパッケージの
一例にすぎず、テープを用いたパッケージであるＴＢＧ
Ａ(Tape Ball Grid Array)等も、エリアバンプアレイパ
ッケージの一種であることに、留意されたい。
特開平８−２１３５０５号公報、特開平８−３２１５６
８号公報、特開平９−２７５６８号公報等も参照された
い。また、ＰＢＧＡはエリアバンプアレイパッケージの
一例にすぎず、テープを用いたパッケージであるＴＢＧ
Ａ(Tape Ball Grid Array)等も、エリアバンプアレイパ
ッケージの一種であることに、留意されたい。
【０００６】
【発明が解決しようとする課題】エリアバンプアレイパ
ッケージには、しかしながら、回路基板に実装し終えた
後に回路基板との接続状態を修正することが困難であ
る、という問題点がある。図２及び図３に示したＰＢＧ
Ａを例としていえば、隣接するバンプ１５間の短絡（ブ
リッジ）や、バンプ１５と導体パターン２１の間の接続
不良があったとしても、バンプ１５が樹脂基板１２と回
路基板２２の間に隠れてしまっているから、半田付け作
業に熟練した作業者であってもこれを手修正することが
できない。
ッケージには、しかしながら、回路基板に実装し終えた
後に回路基板との接続状態を修正することが困難であ
る、という問題点がある。図２及び図３に示したＰＢＧ
Ａを例としていえば、隣接するバンプ１５間の短絡（ブ
リッジ）や、バンプ１５と導体パターン２１の間の接続
不良があったとしても、バンプ１５が樹脂基板１２と回
路基板２２の間に隠れてしまっているから、半田付け作
業に熟練した作業者であってもこれを手修正することが
できない。
【０００７】この発明は、上述の問題点に鑑みなされた
ものであり、エリアバンプアレイパッケージに係る電子
部品、より一般には二次元的に配置された複数の端子を
有する電子部品を、半田付けにより回路基板に実装する
に際して、バンプ、より一般には端子による接続に関す
る不良の発生を抑えることを、目的とする。
ものであり、エリアバンプアレイパッケージに係る電子
部品、より一般には二次元的に配置された複数の端子を
有する電子部品を、半田付けにより回路基板に実装する
に際して、バンプ、より一般には端子による接続に関す
る不良の発生を抑えることを、目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、この発明においては、電子部品の表面に二次
元的に配置されている複数の端子それぞれと半田付けに
より接続すべく回路基板の一表面に形成されている導体
パターンのうち、電子部品又は回路基板の反りの影響に
より対応する端子との間隔が開きやすい箇所を取り囲
み、他の箇所を取り囲まないよう、即ち、クリーム半田
印刷時にスクリーンを押し上げるよう、導体パターン形
成面と同じ面に電気絶縁層が形成された回路基板を提供
することとした。
るために、この発明においては、電子部品の表面に二次
元的に配置されている複数の端子それぞれと半田付けに
より接続すべく回路基板の一表面に形成されている導体
パターンのうち、電子部品又は回路基板の反りの影響に
より対応する端子との間隔が開きやすい箇所を取り囲
み、他の箇所を取り囲まないよう、即ち、クリーム半田
印刷時にスクリーンを押し上げるよう、導体パターン形
成面と同じ面に電気絶縁層が形成された回路基板を提供
することとした。
【０００９】この電気絶縁層は、回路基板への文字・記
号印刷と同時に電気絶縁性のインクにて形成された層と
する。
号印刷と同時に電気絶縁性のインクにて形成された層と
する。
【００１０】更に、樹脂基板上にチップ状電子部品を樹
脂モールドしその底面に端子たるバンプをグリッドアレ
イ状に配置したＰＢＧＡに係る電子部品を実装する際に
は、この電気絶縁層は、導体パターンのうち、電子部品
の底面隅部に配置されているバンプと接続されるべき箇
所を、取り囲むよう、配置する。
脂モールドしその底面に端子たるバンプをグリッドアレ
イ状に配置したＰＢＧＡに係る電子部品を実装する際に
は、この電気絶縁層は、導体パターンのうち、電子部品
の底面隅部に配置されているバンプと接続されるべき箇
所を、取り囲むよう、配置する。
【００１１】また、この発明においては、この発明に係
る回路基板に電子部品を実装する基板実装方法を提供す
ることとした。
る回路基板に電子部品を実装する基板実装方法を提供す
ることとした。
【００１２】そして、この発明においては、この発明に
係る基板実装方法により電子部品が回路基板上に実装さ
れた回路アセンブリを提供することとした。
係る基板実装方法により電子部品が回路基板上に実装さ
れた回路アセンブリを提供することとした。
【００１３】
【発明の実施の形態】実施の形態１．図１に、この発明
の実施の形態１にかかる回路基板や、この回路基板への
電子部品の実装方法の流れを示す。この実施の形態で
は、図１（ｂ）に示されているように、回路基板２２の
導体パターン２１形成面上に、電気絶縁層２７が形成さ
れている。電気絶縁層２７は、回路基板２２上に形成さ
れている導体パターン２１のうち一部を取り囲み、他の
一部を取り囲まないように配置されている。電気絶縁層
２７が配置される箇所は、回路基板２２の反りやこの回
路基板２２上に実装する電子部品の反りの影響を受けや
すく、従って図３（ｅ）に示されるようなバンプ接続不
良が発生しやすい箇所である。ＰＢＧＡに係る電子部品
を実装する場合の例としていえば、図１（ａ）に示され
ているように、当該電子部品の底面隅部に対向する部分
に、電気絶縁層２７を形成する。すなわち、図２及び図
３に示した樹脂基板１２や回路基板２２に反りが生じた
場合に、図３（ｅ）に示されるごときバンプ接続不良が
生じやすいのは、当該電子部品の隅部であるから、この
部位に、電気絶縁層２７を形成する。
の実施の形態１にかかる回路基板や、この回路基板への
電子部品の実装方法の流れを示す。この実施の形態で
は、図１（ｂ）に示されているように、回路基板２２の
導体パターン２１形成面上に、電気絶縁層２７が形成さ
れている。電気絶縁層２７は、回路基板２２上に形成さ
れている導体パターン２１のうち一部を取り囲み、他の
一部を取り囲まないように配置されている。電気絶縁層
２７が配置される箇所は、回路基板２２の反りやこの回
路基板２２上に実装する電子部品の反りの影響を受けや
すく、従って図３（ｅ）に示されるようなバンプ接続不
良が発生しやすい箇所である。ＰＢＧＡに係る電子部品
を実装する場合の例としていえば、図１（ａ）に示され
ているように、当該電子部品の底面隅部に対向する部分
に、電気絶縁層２７を形成する。すなわち、図２及び図
３に示した樹脂基板１２や回路基板２２に反りが生じた
場合に、図３（ｅ）に示されるごときバンプ接続不良が
生じやすいのは、当該電子部品の隅部であるから、この
部位に、電気絶縁層２７を形成する。
【００１４】このように、導体パターン２１とともに電
気絶縁層２７が形成されている回路基板２２上に、図３
（ｂ）〜（ｄ）に示したものと同様の工程によって電子
部品を実装した場合、図３（ｅ）に示されるごときバン
プ接続不良を生じにくくなる。これは、図１（ｃ）に示
されるように、電気絶縁層２７が形成されている部位で
は、この電気絶縁層２７によってスクリーン２３が図中
上方向に押し上げられる結果、電気絶縁層２７によって
取り囲まれている導体パターン２１上のクリーム半田２
５の印刷厚が、取り囲まれていない導体パターン２１上
のクリーム半田２５の印刷厚に比べ厚くなることによる
（図１（ｄ））。このようにして、電子部品の底面隅部
に対向する部位に関しては、クリーム半田印刷厚を厚く
しているため、図３（ｄ）に示したリフロー工程を経て
形成されるバンプ接続においては、図３（ｅ）に示した
接続不良が従来に比べ生じにくくなる。
気絶縁層２７が形成されている回路基板２２上に、図３
（ｂ）〜（ｄ）に示したものと同様の工程によって電子
部品を実装した場合、図３（ｅ）に示されるごときバン
プ接続不良を生じにくくなる。これは、図１（ｃ）に示
されるように、電気絶縁層２７が形成されている部位で
は、この電気絶縁層２７によってスクリーン２３が図中
上方向に押し上げられる結果、電気絶縁層２７によって
取り囲まれている導体パターン２１上のクリーム半田２
５の印刷厚が、取り囲まれていない導体パターン２１上
のクリーム半田２５の印刷厚に比べ厚くなることによる
（図１（ｄ））。このようにして、電子部品の底面隅部
に対向する部位に関しては、クリーム半田印刷厚を厚く
しているため、図３（ｄ）に示したリフロー工程を経て
形成されるバンプ接続においては、図３（ｅ）に示した
接続不良が従来に比べ生じにくくなる。
【００１５】また、電気絶縁層２７は、格別の製造工程
を付加することなく、形成することができる。すなわ
ち、従来から、回路基板２２上に各種の文字・記号を電
気絶縁層のインクによってシルクスクリーン印刷するこ
とが行われており、この工程を実行する際、同時に当該
電気絶縁性のインクによって電気絶縁層２７を形成する
ことができるため、追加工程が発生せず、製造工程をお
さえることができる。
を付加することなく、形成することができる。すなわ
ち、従来から、回路基板２２上に各種の文字・記号を電
気絶縁層のインクによってシルクスクリーン印刷するこ
とが行われており、この工程を実行する際、同時に当該
電気絶縁性のインクによって電気絶縁層２７を形成する
ことができるため、追加工程が発生せず、製造工程をお
さえることができる。
【００１６】このように、この実施の形態においては、
従来と同程度の製造コストによって、従来よりもバンプ
接続不良が少なく、従って信頼性の高い実装状態を実現
することができる。なお、この発明は、エリアバンプア
レイパッケージ、例えばＰＢＧＡに限定適用されるべき
ものではなく、その少なくとも一表面に端子たとえばバ
ンプが２次元的に配置されたパッケージにかかる電子部
品を実装するための回路基板であれば、適用することが
できる。
従来と同程度の製造コストによって、従来よりもバンプ
接続不良が少なく、従って信頼性の高い実装状態を実現
することができる。なお、この発明は、エリアバンプア
レイパッケージ、例えばＰＢＧＡに限定適用されるべき
ものではなく、その少なくとも一表面に端子たとえばバ
ンプが２次元的に配置されたパッケージにかかる電子部
品を実装するための回路基板であれば、適用することが
できる。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、電子部品の表面に二次元的に配置されている複数の
端子それぞれと半田付けにより接続すべく回路基板の一
表面に形成されている導体パターンのうち、電子部品又
は回路基板の反りの影響により対応する端子との間隔が
開きやすい箇所を取り囲み、他の箇所を取り囲まないよ
う、即ち、クリーム半田印刷時にスクリーンを押し上げ
るよう、導体パターン形成面と同じ面に電気絶縁層を形
成することとしたため、スクリーン印刷等公知の手法に
より半田印刷を行った場合、ほぼ電気絶縁層の厚みに相
当する分だけ、上述の反りの影響を受けやすい箇所にお
ける半田高さが他の箇所に比べ高くなり、従って、上述
の反りによって生じる端子・導体パターン間接続不良が
発生しにくくなるため、従来に比べ不良発生率を低減で
きる。
ば、電子部品の表面に二次元的に配置されている複数の
端子それぞれと半田付けにより接続すべく回路基板の一
表面に形成されている導体パターンのうち、電子部品又
は回路基板の反りの影響により対応する端子との間隔が
開きやすい箇所を取り囲み、他の箇所を取り囲まないよ
う、即ち、クリーム半田印刷時にスクリーンを押し上げ
るよう、導体パターン形成面と同じ面に電気絶縁層を形
成することとしたため、スクリーン印刷等公知の手法に
より半田印刷を行った場合、ほぼ電気絶縁層の厚みに相
当する分だけ、上述の反りの影響を受けやすい箇所にお
ける半田高さが他の箇所に比べ高くなり、従って、上述
の反りによって生じる端子・導体パターン間接続不良が
発生しにくくなるため、従来に比べ不良発生率を低減で
きる。
【００１８】特に、回路基板への文字・記号印刷に使用
可能な電気絶縁性のインクを以て同時に電気絶縁層を形
成することにより、回路基板の製造手順を増やすことな
く従って経済的に、上記効果を実現できる。
可能な電気絶縁性のインクを以て同時に電気絶縁層を形
成することにより、回路基板の製造手順を増やすことな
く従って経済的に、上記効果を実現できる。
【００１９】更に、導体パターンのうち電子部品の底面
隅部に配置されているバンプと接続されるべき箇所を取
り囲むよう電気絶縁層を配置することにより、ＰＢＧＡ
に係る電子部品を実装する際にＰＢＧＡの樹脂基板や回
路基板等の反りにより生じるバンプ接続不良を抑えるこ
とができる。
隅部に配置されているバンプと接続されるべき箇所を取
り囲むよう電気絶縁層を配置することにより、ＰＢＧＡ
に係る電子部品を実装する際にＰＢＧＡの樹脂基板や回
路基板等の反りにより生じるバンプ接続不良を抑えるこ
とができる。
【００２０】また、この発明によれば、端子・導体パタ
ーン間接続不良が発生しにくい基板実装方法を提供する
ことができる。
ーン間接続不良が発生しにくい基板実装方法を提供する
ことができる。
【００２１】そして、この発明によれば、端子・導体パ
ターン間接続不良が発生しにくい基板実装方法により、
従来よりも低コスト・高信頼性の回路アセンブリを提供
できる。
ターン間接続不良が発生しにくい基板実装方法により、
従来よりも低コスト・高信頼性の回路アセンブリを提供
できる。
【図１】 この発明の実施形態１を示す図であり、特に
図１（ａ）は実施の形態１における電気絶縁層の配置を
示す概略平面図、図１（ｂ）は実施の形態１における電
気絶縁層の配置形態を示す概略断面図、図１（ｃ）はク
リーム半田印刷工程における電気絶縁層の作用を示す概
略断面図、図１（ｄ）は電気絶縁層の効果を示す概略断
面図である。
図１（ａ）は実施の形態１における電気絶縁層の配置を
示す概略平面図、図１（ｂ）は実施の形態１における電
気絶縁層の配置形態を示す概略断面図、図１（ｃ）はク
リーム半田印刷工程における電気絶縁層の作用を示す概
略断面図、図１（ｄ）は電気絶縁層の効果を示す概略断
面図である。
【図２】 従来におけるＰＢＧＡの構造を示す図であ
り、特に図２（ａ）は上面図、図２（ｂ）はＡＡ断面
図、図２（ｃ）は底面図である。
り、特に図２（ａ）は上面図、図２（ｂ）はＡＡ断面
図、図２（ｃ）は底面図である。
【図３】 従来のＰＢＧＡにおける回路基板への実施の
手順を示す図であり、特に図３（ａ）は回路基板を示す
概略断面図、図３（ｂ）は回路基板の表面の導体パター
ン上にクリーム半田を印刷する工程を示す概略断面図、
図３（ｃ）はクリーム半田印刷後の回路基板の状態を示
す概略断面図、図３（ｄ）は回路基板上にＰＢＧＡにか
かる電子部品を位置決め・装着しリフロー炉に投入した
状態を示す概略側面図、図３（ｅ）は従来のＰＢＧＡに
て生じていたバンプ接続不良を示す概略断面図である。
手順を示す図であり、特に図３（ａ）は回路基板を示す
概略断面図、図３（ｂ）は回路基板の表面の導体パター
ン上にクリーム半田を印刷する工程を示す概略断面図、
図３（ｃ）はクリーム半田印刷後の回路基板の状態を示
す概略断面図、図３（ｄ）は回路基板上にＰＢＧＡにか
かる電子部品を位置決め・装着しリフロー炉に投入した
状態を示す概略側面図、図３（ｅ）は従来のＰＢＧＡに
て生じていたバンプ接続不良を示す概略断面図である。
１２ 樹脂基板、１５ バンプ、２１ 導体パターン、
２２ 回路基板、２５ クリーム半田、２７ 電気絶縁
層。
２２ 回路基板、２５ クリーム半田、２７ 電気絶縁
層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/34 H01L 23/12 H05K 3/28 H01L 21/60
Claims (4)
- 【請求項１】 その表面に二次元的に配置された複数の
端子を有する電子部品が実装される回路基板において、
上記複数の端子それぞれと半田付けにより接続すべく上
記回路基板の一表面に形成されている導体パターンと、
上記導体パターンが形成されている面と同じ面に当該導
体パターンの一部を取り囲むよう形成されクリーム半田
印刷時にスクリーンを押し上げる電気絶縁層とを備え、
上記電気絶縁層が、上記電子部品又は上記回路基板に反
りが生じたときに導体パターンとこれに対応する端子の
間隔が開きやすい箇所に配置されており、上記電気絶縁
層と、上記回路基板に印すべき文字・記号とが、電気絶
縁性のインクの印刷により同時に形成された層であるこ
とを特徴とする回路基板。 - 【請求項２】 上記電子部品が、樹脂基板上にチップ状
電子部品を樹脂モールドしその底面に端子たるバンプを
グリッドアレイ状に配置したＰＢＧＡに係る電子部品で
あり、上記電気絶縁層が、上記電子部品の底面隅部と対
向する箇所に配置されていることを特徴とする請求項１
記載の回路基板。 - 【請求項３】 その表面に二次元的に配置された複数の
端子を有する電子部品とこの電子部品が実装される回路
基板とを準備するステップと、上記回路基板の一表面に
形成されている導体パターンの上にクリーム半田をスク
リーン印刷するステップと、上記電子部品の各端子を上
記導体パターン中の接続先の箇所に位置決めしつつ上記
電子部品を上記回路基板上に載置し更に熱を加えること
により上記各端子をその接続先の箇所に半田付けするス
テップとを有する基板実装方法において、上記回路基板
が請求項１又は２に記載の回路基板であることを特徴と
する基板実装方法。 - 【請求項４】 上記回路基板と、請求項３記載の基板実
装方法により上記回路基板上に実装された上記電子部品
とを備えることを特徴とする回路アセンブリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062393A JP2901955B1 (ja) | 1998-03-13 | 1998-03-13 | 回路基板、基板実装方法及び回路アセンブリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10062393A JP2901955B1 (ja) | 1998-03-13 | 1998-03-13 | 回路基板、基板実装方法及び回路アセンブリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2901955B1 true JP2901955B1 (ja) | 1999-06-07 |
| JPH11261206A JPH11261206A (ja) | 1999-09-24 |
Family
ID=13198854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10062393A Expired - Lifetime JP2901955B1 (ja) | 1998-03-13 | 1998-03-13 | 回路基板、基板実装方法及び回路アセンブリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901955B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465572B (zh) * | 2013-09-12 | 2017-06-06 | 日月光半导体制造股份有限公司 | 封装结构 |
| JP2021034585A (ja) * | 2019-08-26 | 2021-03-01 | 株式会社デンソー | 基板の製造方法及び電子機器の製造方法 |
-
1998
- 1998-03-13 JP JP10062393A patent/JP2901955B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11261206A (ja) | 1999-09-24 |
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