JP3370498B2 - 半導体装置用基板 - Google Patents
半導体装置用基板Info
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
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- Non-Metallic Protective Coatings For Printed Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＢＧＡ（Ball Grid Arra
y)パッケージ等を用いた半導体装置の半導体素子を搭載
する基板に用いる半導体装置用基板に関する。
y)パッケージ等を用いた半導体装置の半導体素子を搭載
する基板に用いる半導体装置用基板に関する。
【０００２】
【従来の技術】ＢＧＡパッケージやＰＧＡ（Pin Grid A
rray) パッケージを用いた半導体装置の半導体素子を搭
載する基板として、近年、製造コスト等の理由からプリ
ント配線基板が用いられるようになってきた。図６(a)
、(b) はＢＧＡパッケージで用いられている基板の従
来例の上面図、底面図である。この基板１０は上面の中
央部に半導体素子を搭載するためのダイアタッチ部１２
が設けられ、底面にはんだボール等の外部接続端子を接
合するためのランド部１４が設けられている。
rray) パッケージを用いた半導体装置の半導体素子を搭
載する基板として、近年、製造コスト等の理由からプリ
ント配線基板が用いられるようになってきた。図６(a)
、(b) はＢＧＡパッケージで用いられている基板の従
来例の上面図、底面図である。この基板１０は上面の中
央部に半導体素子を搭載するためのダイアタッチ部１２
が設けられ、底面にはんだボール等の外部接続端子を接
合するためのランド部１４が設けられている。
【０００３】基板１０の上面には配線パターン１６が設
けられるが、この配線パターン１６は基板の一方の面に
搭載される半導体素子と、基板の他方の面に接合される
はんだボール等の外部接続端子とを電気的に接続するた
めのものである。配線パターン１６の一端には半導体素
子と電気的に接続するためのボンディング部１６ａが設
けられ、配線パターン１６の他端はビア（プリント基板
でのスルーホールの意を含む）に接続して基板の底面に
設けられるランド部１４に電気的に接続する。
けられるが、この配線パターン１６は基板の一方の面に
搭載される半導体素子と、基板の他方の面に接合される
はんだボール等の外部接続端子とを電気的に接続するた
めのものである。配線パターン１６の一端には半導体素
子と電気的に接続するためのボンディング部１６ａが設
けられ、配線パターン１６の他端はビア（プリント基板
でのスルーホールの意を含む）に接続して基板の底面に
設けられるランド部１４に電気的に接続する。
【０００４】基板１０の表裏面には配線パターン１６の
ボンディング部１６ａとランド部１４を除き配線パター
ンやビア部分を保護するソルダレジスト１８が被覆され
る。図６(a) に示すように基板１０の一方の面でダイア
タッチ部１２の周囲で枠状にソルダレジスト１８を被覆
しない領域は配線パターン１６のボンディング部１６ａ
を露出する部分（露出部２０ａ）である。図７に従来の
基板１０の断面図を示す。ボンディング部１６ａとラン
ド部１４を除いてソルダレジスト１８が被覆されてい
る。なお、基板１０の他方の面でダイアタッチ部１２に
対応する領域に配置するランド部１４ａ搭載した半導体
素子の放熱性を向上させるために設けたサーマルビアと
接続している。
ボンディング部１６ａとランド部１４を除き配線パター
ンやビア部分を保護するソルダレジスト１８が被覆され
る。図６(a) に示すように基板１０の一方の面でダイア
タッチ部１２の周囲で枠状にソルダレジスト１８を被覆
しない領域は配線パターン１６のボンディング部１６ａ
を露出する部分（露出部２０ａ）である。図７に従来の
基板１０の断面図を示す。ボンディング部１６ａとラン
ド部１４を除いてソルダレジスト１８が被覆されてい
る。なお、基板１０の他方の面でダイアタッチ部１２に
対応する領域に配置するランド部１４ａ搭載した半導体
素子の放熱性を向上させるために設けたサーマルビアと
接続している。
【０００５】
【発明が解決しようとする課題】ところで、半導体装置
に用いるプリント配線基板では、半導体装置の小型化、
薄型化の要請から０．２ｍｍ厚といった非常に薄い基板
が使用されるようになってきたことから、基板に反りが
あらわれることが問題になっている。本発明者はこの基
板の反りについて検討した結果、基板１０の両面に塗布
したソルダレジスト１８に起因するものであることを見
いだした。すなわち、半導体装置に用いるプリント配線
基板では上記のように基板の一方の面と他方の面とでソ
ルダレジスト１８の被覆領域が異なることとソルダレジ
スト１８を同じ厚さ（５０〜７０μｍ）としていること
から、ソルダレジスト１８を塗布した後に熱硬化させた
際の収縮度が基板の一方の面と他方の面とで異なり、こ
れによって基板の反りが生じる。
に用いるプリント配線基板では、半導体装置の小型化、
薄型化の要請から０．２ｍｍ厚といった非常に薄い基板
が使用されるようになってきたことから、基板に反りが
あらわれることが問題になっている。本発明者はこの基
板の反りについて検討した結果、基板１０の両面に塗布
したソルダレジスト１８に起因するものであることを見
いだした。すなわち、半導体装置に用いるプリント配線
基板では上記のように基板の一方の面と他方の面とでソ
ルダレジスト１８の被覆領域が異なることとソルダレジ
スト１８を同じ厚さ（５０〜７０μｍ）としていること
から、ソルダレジスト１８を塗布した後に熱硬化させた
際の収縮度が基板の一方の面と他方の面とで異なり、こ
れによって基板の反りが生じる。
【０００６】図６(a) 、(b) に示す従来の基板１０で、
半導体素子を搭載する一方の面と外部接続端子を接合す
る他方の面でのソルダレジスト１８の被覆面積を比較す
ると、基板の一方の面を１として他方の面ではランド部
１４、１４ａの設置数によって若干ばらつき約１．３〜
１．５となる。基板の他方の面ではランド部１４、１４
ａが露出するが、基板の一方の面ではボンディング部１
６ａが比較的大きく露出する結果、全体としてのソルダ
レジスト１８の被覆面積は基板の一方の面の方が小さく
なる。
半導体素子を搭載する一方の面と外部接続端子を接合す
る他方の面でのソルダレジスト１８の被覆面積を比較す
ると、基板の一方の面を１として他方の面ではランド部
１４、１４ａの設置数によって若干ばらつき約１．３〜
１．５となる。基板の他方の面ではランド部１４、１４
ａが露出するが、基板の一方の面ではボンディング部１
６ａが比較的大きく露出する結果、全体としてのソルダ
レジスト１８の被覆面積は基板の一方の面の方が小さく
なる。
【０００７】半導体装置用基板として用いるプリント配
線基板は従来は比較的厚いもの（１．２〜１．６ｍｍ厚
程度）が使用されており、一定の強度があったことから
基板の反りが大きくあらわれることがなく、さほど問題
とされなかったのに対し、最近は半導体装置の小型化の
要請から板厚の薄いプリント配線基板（０．３〜０．６
ｍｍ厚程度）が使用されるようになってきたことから、
基板の強度が低下し、基板の反りが生じやすく、その結
果、基板の反りが問題になってきたものである。
線基板は従来は比較的厚いもの（１．２〜１．６ｍｍ厚
程度）が使用されており、一定の強度があったことから
基板の反りが大きくあらわれることがなく、さほど問題
とされなかったのに対し、最近は半導体装置の小型化の
要請から板厚の薄いプリント配線基板（０．３〜０．６
ｍｍ厚程度）が使用されるようになってきたことから、
基板の強度が低下し、基板の反りが生じやすく、その結
果、基板の反りが問題になってきたものである。
【０００８】このような半導体装置用基板の反りは、基
板と半導体素子との密着性を低下させ、基板から半導体
素子が剥離しやすくなったり、基板に搭載した半導体素
子に応力を作用させて、半導体装置としての信頼性を阻
害させるという問題がある。本発明は、このような半導
体装置の基板として用いる半導体装置用基板の反りの問
題を解消することを目的とするものである。
板と半導体素子との密着性を低下させ、基板から半導体
素子が剥離しやすくなったり、基板に搭載した半導体素
子に応力を作用させて、半導体装置としての信頼性を阻
害させるという問題がある。本発明は、このような半導
体装置の基板として用いる半導体装置用基板の反りの問
題を解消することを目的とするものである。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、基板の一方の面
に、半導体素子を搭載するダイアタッチ部と、該ダイア
タッチ部の周囲に一端が前記半導体素子と電気的に接続
するボンディング部が形成された配線パターンとが設け
られ、基板の他方の面に、外部接続端子を設けるための
ランド部がビア又はスルーホールを介して前記配線パタ
ーンと電気的に接続して設けられ、前記ボンディング部
を含むダイアタッチ部の周囲及び前記ランド部を露出し
て、前記ダイアタッチ部を含む基板の両面がソルダレジ
ストによって被覆され、前記基板の一方の面の前記ソル
ダレジストの被覆面積と前記基板の他方の面の前記ソル
ダレジストの被覆面積との比率が約１：１．３〜１：
１．７の範囲であり、かつ、前記基板の一方の面を被覆
するソルダレジストの厚さと前記基板の他方の面を被覆
するソルダレジストの厚さとの比率が３：１〜１．５：
１の範囲であることを特徴とする。また、前記基板の一
方の面の前記ソルダレジストの被覆面積と前記基板の他
方の面の前記ソルダレジストの被覆面積との比率が、約
１：１．５であることを特徴とする。また、前記ボンデ
ィング部が、前記ダイアタッチ部の近傍に設けられてい
ることを特徴とする。また、基板の一方の面に、半導体
素子を搭載するダイアタッチ部と、該ダイアタッチ部の
周囲に一端が前記半導体素子と電気的に接続するボンデ
ィング部が形成された配線パターンとが設けられ、基板
の他方の面に、外部接続端子を設けるためのランド部が
ビア又はスルーホールを介して前記配線パターンと電気
的に接続して設けられ、前記ボンディング部を含むダイ
アタッチ部の周囲及び前記ランド部を露出して、前記ダ
イアタッチ部を含む基板の両面がソルダレジストによっ
て被覆され、前記基板の一方の面を被覆するソルダレジ
ストの被覆領域と、前記基板の他方の面を被覆するソル
ダレジストの被覆領域とを一致させ、前記基板の一方の
面のソルダレジストの厚さと他方の面のソルダレジスト
の厚さを同一に設けたことを特徴とする。また、前記基
板の一方の面を被覆するソルダレジストの領域が、複数
の独立した領域に分割されていることを特徴とする。ま
た、前記基板の厚さが、０．２〜０．６ｍｍであること
を特徴とする。
するため次の構成を備える。すなわち、基板の一方の面
に、半導体素子を搭載するダイアタッチ部と、該ダイア
タッチ部の周囲に一端が前記半導体素子と電気的に接続
するボンディング部が形成された配線パターンとが設け
られ、基板の他方の面に、外部接続端子を設けるための
ランド部がビア又はスルーホールを介して前記配線パタ
ーンと電気的に接続して設けられ、前記ボンディング部
を含むダイアタッチ部の周囲及び前記ランド部を露出し
て、前記ダイアタッチ部を含む基板の両面がソルダレジ
ストによって被覆され、前記基板の一方の面の前記ソル
ダレジストの被覆面積と前記基板の他方の面の前記ソル
ダレジストの被覆面積との比率が約１：１．３〜１：
１．７の範囲であり、かつ、前記基板の一方の面を被覆
するソルダレジストの厚さと前記基板の他方の面を被覆
するソルダレジストの厚さとの比率が３：１〜１．５：
１の範囲であることを特徴とする。また、前記基板の一
方の面の前記ソルダレジストの被覆面積と前記基板の他
方の面の前記ソルダレジストの被覆面積との比率が、約
１：１．５であることを特徴とする。また、前記ボンデ
ィング部が、前記ダイアタッチ部の近傍に設けられてい
ることを特徴とする。また、基板の一方の面に、半導体
素子を搭載するダイアタッチ部と、該ダイアタッチ部の
周囲に一端が前記半導体素子と電気的に接続するボンデ
ィング部が形成された配線パターンとが設けられ、基板
の他方の面に、外部接続端子を設けるためのランド部が
ビア又はスルーホールを介して前記配線パターンと電気
的に接続して設けられ、前記ボンディング部を含むダイ
アタッチ部の周囲及び前記ランド部を露出して、前記ダ
イアタッチ部を含む基板の両面がソルダレジストによっ
て被覆され、前記基板の一方の面を被覆するソルダレジ
ストの被覆領域と、前記基板の他方の面を被覆するソル
ダレジストの被覆領域とを一致させ、前記基板の一方の
面のソルダレジストの厚さと他方の面のソルダレジスト
の厚さを同一に設けたことを特徴とする。また、前記基
板の一方の面を被覆するソルダレジストの領域が、複数
の独立した領域に分割されていることを特徴とする。ま
た、前記基板の厚さが、０．２〜０．６ｍｍであること
を特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面に基づいて詳細に説明する。本発明に係る半導
体装置用基板の第１の実施形態は、基板の一方の面と他
方の面を被覆するソルダレジストを異なる厚さに設定す
ることによって基板の反りを抑えるものである。すなわ
ち、本実施形態の半導体装置用基板はソルダレジストの
被覆領域を図６に示す従来例と同様に、基板の一方の面
ではダイアタッチ部１２の周囲に配置されるボンディン
グ部１６ａの領域と基板の他方の面ではランド部１４を
除く部分とし、基板の一方の面と他方の面のソルダレジ
スト１８の厚さを変えるようにすることを特徴とする。
添付図面に基づいて詳細に説明する。本発明に係る半導
体装置用基板の第１の実施形態は、基板の一方の面と他
方の面を被覆するソルダレジストを異なる厚さに設定す
ることによって基板の反りを抑えるものである。すなわ
ち、本実施形態の半導体装置用基板はソルダレジストの
被覆領域を図６に示す従来例と同様に、基板の一方の面
ではダイアタッチ部１２の周囲に配置されるボンディン
グ部１６ａの領域と基板の他方の面ではランド部１４を
除く部分とし、基板の一方の面と他方の面のソルダレジ
スト１８の厚さを変えるようにすることを特徴とする。
【００１１】なお、基板の一方の面でダイアタッチ部１
２の周囲に配線パターン１６のボンディング部１６ａを
配置する構成はワイヤボンディング法によって半導体素
子と配線パターンとを接続する場合で、たとえばフリッ
プチップボンディング法によって半導体素子と配線パタ
ーンとを接続する場合はダイアタッチ部１２の領域内で
半導体素子とボンディングする領域部分を除いてソルダ
レジスト１８をコーティングする。このように半導体素
子と配線パターン１６との電気的接続はワイヤボンディ
ング法に限るものではない。
２の周囲に配線パターン１６のボンディング部１６ａを
配置する構成はワイヤボンディング法によって半導体素
子と配線パターンとを接続する場合で、たとえばフリッ
プチップボンディング法によって半導体素子と配線パタ
ーンとを接続する場合はダイアタッチ部１２の領域内で
半導体素子とボンディングする領域部分を除いてソルダ
レジスト１８をコーティングする。このように半導体素
子と配線パターン１６との電気的接続はワイヤボンディ
ング法に限るものではない。
【００１２】図１に本実施形態での基板１０の断面図を
示す。基板１０上でのソルダレジスト１８の被覆領域は
図７に示す従来例と同様であるが、基板１０の一方の面
を被覆するソルダレジスト１８の厚さが他方の面での厚
さよりも厚く形成されている。１４ａは基板１０の他方
の面でダイアタッチ部１２に対応する領域に配置するラ
ンド部で、ダイアタッチ部１２に接続するサーマルビア
と接続している。配線パターン１６に電気的に接続する
ランド部１４は、基板１０の他方の面でダイアタッチ部
１２に対応する領域を除く領域に配置する。
示す。基板１０上でのソルダレジスト１８の被覆領域は
図７に示す従来例と同様であるが、基板１０の一方の面
を被覆するソルダレジスト１８の厚さが他方の面での厚
さよりも厚く形成されている。１４ａは基板１０の他方
の面でダイアタッチ部１２に対応する領域に配置するラ
ンド部で、ダイアタッチ部１２に接続するサーマルビア
と接続している。配線パターン１６に電気的に接続する
ランド部１４は、基板１０の他方の面でダイアタッチ部
１２に対応する領域を除く領域に配置する。
【００１３】本実施形態の半導体装置用基板は基板１０
で半導体素子を搭載する面を被覆するソルダレジスト１
８の厚さを基板１０でランド部１４、１４ａを設けた他
方の面を被覆するソルダレジスト１８の厚さよりも厚く
することにより、基板１０の反りを抑えたものである。
すなわち、本実施形態の半導体装置用基板では基板の両
面を被覆するソルダレジスト１８の厚さを調節すること
により、基板の両面でのソルダレジスト１８の収縮度を
バランスさせ、これによって基板の反り防止を図ってい
る。
で半導体素子を搭載する面を被覆するソルダレジスト１
８の厚さを基板１０でランド部１４、１４ａを設けた他
方の面を被覆するソルダレジスト１８の厚さよりも厚く
することにより、基板１０の反りを抑えたものである。
すなわち、本実施形態の半導体装置用基板では基板の両
面を被覆するソルダレジスト１８の厚さを調節すること
により、基板の両面でのソルダレジスト１８の収縮度を
バランスさせ、これによって基板の反り防止を図ってい
る。
【００１４】表１に、基板の一方の面と他方の面を被覆
するソルダレジスト１８の厚さを変えた場合に、基板の
反りがどのようにあらわれるかを実験した結果を示す。
サンプルの基板は３０ｍｍ角で、図６に示す従来例と同
様に、基板の一方の面では矩形のダイアタッチ部１２の
周囲に露出部２０ａを設け、他方の面ではランド部１
４、１４ａを除いてソルダレジスト１８を塗布する。表
１で示した値は、各々１０個のサンプルについて測定し
た結果である。なお、基板１０に塗布するソルダレジス
ト１８は配線パターン１６を被覆した際にソルダレジス
ト１８の表面が平坦になるように厚さを設定する必要が
ある。従来の半導体装置用基板ではこのことを考慮して
ソルダレジスト１８の厚さを５０〜７０μｍとしてい
る。実験ではソルダレジスト１８の基準となる厚さを７
０μｍとした。表でAVG.は基板の平均反り量、MAX.は基
板の最大反り量、MIN.は基板の最小反り量を示す。
するソルダレジスト１８の厚さを変えた場合に、基板の
反りがどのようにあらわれるかを実験した結果を示す。
サンプルの基板は３０ｍｍ角で、図６に示す従来例と同
様に、基板の一方の面では矩形のダイアタッチ部１２の
周囲に露出部２０ａを設け、他方の面ではランド部１
４、１４ａを除いてソルダレジスト１８を塗布する。表
１で示した値は、各々１０個のサンプルについて測定し
た結果である。なお、基板１０に塗布するソルダレジス
ト１８は配線パターン１６を被覆した際にソルダレジス
ト１８の表面が平坦になるように厚さを設定する必要が
ある。従来の半導体装置用基板ではこのことを考慮して
ソルダレジスト１８の厚さを５０〜７０μｍとしてい
る。実験ではソルダレジスト１８の基準となる厚さを７
０μｍとした。表でAVG.は基板の平均反り量、MAX.は基
板の最大反り量、MIN.は基板の最小反り量を示す。
【００１５】
【表１】
【００１６】表１では、基板の一方の面と他方の面に被
覆したソルダレジストの厚さを、ソルダレジスト表／裏
の欄で示している。たとえば、ソルダレジスト表／裏が
７０／４０とは基板の一方の面と他方の面のソルダレジ
ストの厚さを各々７０μｍ、４０μｍとしたことを意味
する。基板の両面に塗布したソルダレジスト１８の被覆
面積の比率は従来の基板と同様で（基板の一方の面のソ
ルダレジストの被覆面積）：（基板の他方の面のソルダ
レジストの被覆面積）＝１：１．５である。表中で反り
方向が凸とあるのは当該サンプルで基板の一方の面が外
側に凸となる向きに反ったことを示す。
覆したソルダレジストの厚さを、ソルダレジスト表／裏
の欄で示している。たとえば、ソルダレジスト表／裏が
７０／４０とは基板の一方の面と他方の面のソルダレジ
ストの厚さを各々７０μｍ、４０μｍとしたことを意味
する。基板の両面に塗布したソルダレジスト１８の被覆
面積の比率は従来の基板と同様で（基板の一方の面のソ
ルダレジストの被覆面積）：（基板の他方の面のソルダ
レジストの被覆面積）＝１：１．５である。表中で反り
方向が凸とあるのは当該サンプルで基板の一方の面が外
側に凸となる向きに反ったことを示す。
【００１７】表１で、Ｎｏ．１、６、８は本実施形態の
半導体装置用基板の比較例としての実験結果であり、基
板の両面でソルダレジスト１８の厚さを同じくした基板
で、基板の厚さが異なるサンプルについての結果であ
る。これらの測定結果は半導体装置を薄型にするため厚
さの薄い基板を使用すると、基板の反りが問題になるこ
とを示している。
半導体装置用基板の比較例としての実験結果であり、基
板の両面でソルダレジスト１８の厚さを同じくした基板
で、基板の厚さが異なるサンプルについての結果であ
る。これらの測定結果は半導体装置を薄型にするため厚
さの薄い基板を使用すると、基板の反りが問題になるこ
とを示している。
【００１８】Ｎｏ．２、３、４、５は本実施形態に対応
する測定結果で、基板の厚さが０．２ｍｍの基板に対
し、基板の一方の面と他方の面で異なる厚さにソルダレ
ジスト１８を塗布した場合の反り量を測定した結果を示
す。この実験結果からはＮｏ．４の場合が反りを抑える
のにもっとも有効で、次いで、Ｎｏ．３、Ｎｏ．２の順
に有効であることがわかる。Ｎｏ．４の場合は従来品
（Ｎｏ．１）とくらべて基板の反り量が１／５程度まで
減少し、Ｎｏ．３、Ｎｏ．２の場合は従来品の基板の反
り量の１／２程度まで減少している。Ｎｏ．５のサンプ
ルは他のサンプルとは逆向きに反り、反り量は従来品の
３／４程度である。Ｎｏ．７は基板の厚さが０．４ｍｍ
の基板に対しての実験結果で、Ｎｏ．６の比較例とくら
べて基板の反り量が１／２程度まで減少している。
する測定結果で、基板の厚さが０．２ｍｍの基板に対
し、基板の一方の面と他方の面で異なる厚さにソルダレ
ジスト１８を塗布した場合の反り量を測定した結果を示
す。この実験結果からはＮｏ．４の場合が反りを抑える
のにもっとも有効で、次いで、Ｎｏ．３、Ｎｏ．２の順
に有効であることがわかる。Ｎｏ．４の場合は従来品
（Ｎｏ．１）とくらべて基板の反り量が１／５程度まで
減少し、Ｎｏ．３、Ｎｏ．２の場合は従来品の基板の反
り量の１／２程度まで減少している。Ｎｏ．５のサンプ
ルは他のサンプルとは逆向きに反り、反り量は従来品の
３／４程度である。Ｎｏ．７は基板の厚さが０．４ｍｍ
の基板に対しての実験結果で、Ｎｏ．６の比較例とくら
べて基板の反り量が１／２程度まで減少している。
【００１９】これらの実験結果は、基板の一方の面と他
方の面に塗布するソルダレジスト１８の厚さの比率を約
３：１〜１．５：１に設定することによって基板の反り
を有効に抑えることができることを示す。なお、本実験
結果は基板の一方の面と他方の面でのソルダレジスト１
８の被覆面積の比率が１：１．５の場合であるが、ラン
ド部の配置数によってソルダレジストの被覆面積が１：
１．３〜１：１．７程度の基板についても同様に有効と
考えられる。
方の面に塗布するソルダレジスト１８の厚さの比率を約
３：１〜１．５：１に設定することによって基板の反り
を有効に抑えることができることを示す。なお、本実験
結果は基板の一方の面と他方の面でのソルダレジスト１
８の被覆面積の比率が１：１．５の場合であるが、ラン
ド部の配置数によってソルダレジストの被覆面積が１：
１．３〜１：１．７程度の基板についても同様に有効と
考えられる。
【００２０】上記実施形態では基板の一方の面と他方の
面のソルダレジスト１８の厚さを変えて基板の反りを抑
えたが、別の方法として、基板の両面に塗布するソルダ
レジスト１８の厚さを同じくし、図２、３に示すように
基板の両面でのソルダレジスト１８の被覆領域を同じく
することによって基板の反りを抑える方法がある。
面のソルダレジスト１８の厚さを変えて基板の反りを抑
えたが、別の方法として、基板の両面に塗布するソルダ
レジスト１８の厚さを同じくし、図２、３に示すように
基板の両面でのソルダレジスト１８の被覆領域を同じく
することによって基板の反りを抑える方法がある。
【００２１】図２は本発明に係る半導体装置用基板の第
２実施形態を示す。図２(a) は基板１０の半導体素子を
搭載する面の平面図、図２(b) は外部接続端子を接合す
る面の平面図である。基板の一方の面でのソルダレジス
ト１８の被覆領域は図６に示す従来例と同様でダイアタ
ッチ部１２の周囲のボンディング部１６ａを枠状に露出
させている。一方、基板の他方の面のソルダレジスト１
８の被覆領域は、ランド部１４、１４ａと、基板１０の
一方の面の露出部２０ａに対応して設けた露出部２０ｂ
を除いた領域である。露出部２０ｂは基板の一方の面に
設けた露出部２０ａと同一配置で同一形状に設けるもの
である。
２実施形態を示す。図２(a) は基板１０の半導体素子を
搭載する面の平面図、図２(b) は外部接続端子を接合す
る面の平面図である。基板の一方の面でのソルダレジス
ト１８の被覆領域は図６に示す従来例と同様でダイアタ
ッチ部１２の周囲のボンディング部１６ａを枠状に露出
させている。一方、基板の他方の面のソルダレジスト１
８の被覆領域は、ランド部１４、１４ａと、基板１０の
一方の面の露出部２０ａに対応して設けた露出部２０ｂ
を除いた領域である。露出部２０ｂは基板の一方の面に
設けた露出部２０ａと同一配置で同一形状に設けるもの
である。
【００２２】図３に上記実施形態の基板１０の断面図を
示す。基板１０の一方の面でダイアタッチ部１２の周囲
のボンディング部１６ａが露出して露出部２０ａとなっ
ており、この露出部２０ａに対応して基板１０の他方の
面に露出部２０ｂが設けられている。１４は配線パター
ン１６と電気的に接続されたランド部、１４ａはダイア
タッチ部１２に接続するサーマルビアと接続するランド
部である。露出部２０ｂは基板１０が露出する領域で、
この領域内にはランド部１４を配置しない。
示す。基板１０の一方の面でダイアタッチ部１２の周囲
のボンディング部１６ａが露出して露出部２０ａとなっ
ており、この露出部２０ａに対応して基板１０の他方の
面に露出部２０ｂが設けられている。１４は配線パター
ン１６と電気的に接続されたランド部、１４ａはダイア
タッチ部１２に接続するサーマルビアと接続するランド
部である。露出部２０ｂは基板１０が露出する領域で、
この領域内にはランド部１４を配置しない。
【００２３】図４は基板の一方の面の露出部２０ａと他
方の面の露出部２０ｂを対応して設けた実施形態で、基
板１０の両面を被覆するソルダレジスト１８の被覆領域
を複数の独立した領域に分割した実施形態を示す。この
実施形態の半導体装置用基板も第２実施形態と同様に基
板の一方の面と他方の面を被覆するソルダレジスト１８
の厚さを同一にするとともに、基板の一方の面に設ける
露出部２０ａと同一形状の露出部２０ｂを基板の他方の
面に対応させて設けてソルダレジスト１８を塗布する。
方の面の露出部２０ｂを対応して設けた実施形態で、基
板１０の両面を被覆するソルダレジスト１８の被覆領域
を複数の独立した領域に分割した実施形態を示す。この
実施形態の半導体装置用基板も第２実施形態と同様に基
板の一方の面と他方の面を被覆するソルダレジスト１８
の厚さを同一にするとともに、基板の一方の面に設ける
露出部２０ａと同一形状の露出部２０ｂを基板の他方の
面に対応させて設けてソルダレジスト１８を塗布する。
【００２４】図４(a) は基板１０の一方の面の平面図、
図４(b) は基板１０の他方の面の平面図である。この実
施形態の基板１０ではダイアタッチ部１２の周囲を枠状
に露出してボンディング部１６ａを露出させるととも
に、この枠状に設けた露出部のコーナー部と基板のコー
ナー部との間を一定幅で露出させてソルダレジスト１８
を被覆している。基板１０の他方の面では、図４(b) に
示すように露出部２０ａと対応する領域に同一形状で露
出部２０ｂを設ける。ランド部１４、１４ａは露出部２
０ｂを除く範囲に配置する。
図４(b) は基板１０の他方の面の平面図である。この実
施形態の基板１０ではダイアタッチ部１２の周囲を枠状
に露出してボンディング部１６ａを露出させるととも
に、この枠状に設けた露出部のコーナー部と基板のコー
ナー部との間を一定幅で露出させてソルダレジスト１８
を被覆している。基板１０の他方の面では、図４(b) に
示すように露出部２０ａと対応する領域に同一形状で露
出部２０ｂを設ける。ランド部１４、１４ａは露出部２
０ｂを除く範囲に配置する。
【００２５】表２は基板の一方の面と他方の面を被覆す
るソルダレジスト１８の被覆領域を一致させた場合に基
板１０の反りがどのように生じるかを実験した結果を示
す。サンプルで用いた基板１０のソルダレジスト１８の
被覆領域は図２に示した実施形態と同様である。使用し
た基板は表１での実験で使用したものと同じものであ
り、測定方法および測定条件は前述した表１の場合と同
様である。この測定では基板の一方の面と他方の面での
ソルダレジスト１８の被覆領域を一致させるから、基板
の一方の面と他方の面でのソルダレジスト１８の被覆領
域の比率は１：１となる。
るソルダレジスト１８の被覆領域を一致させた場合に基
板１０の反りがどのように生じるかを実験した結果を示
す。サンプルで用いた基板１０のソルダレジスト１８の
被覆領域は図２に示した実施形態と同様である。使用し
た基板は表１での実験で使用したものと同じものであ
り、測定方法および測定条件は前述した表１の場合と同
様である。この測定では基板の一方の面と他方の面での
ソルダレジスト１８の被覆領域を一致させるから、基板
の一方の面と他方の面でのソルダレジスト１８の被覆領
域の比率は１：１となる。
【００２６】
【表２】
【００２７】表２で、Ｎｏ．９の測定結果はソルダレジ
スト１８の被覆領域を基板の一方の面と他方の面で一致
させ、かつ一方の面と他方の面のソルダレジスト１８の
厚さを一致させた場合、Ｎｏ．１０の測定結果はソルダ
レジスト１８の被覆領域を一致させ、かつ基板の一方の
面のソルダレジスト１８の厚さを他方の面のソルダレジ
スト１８の厚さよりも厚くした場合である。実験結果
は、ソルダレジストの厚さを基板の両面で一致させた場
合に有効で、基板の両面での厚さを変えると反りが大き
くあらわれることを示す。Ｎｏ．９の測定結果は従来品
（Ｎｏ．１）の反り量に比較して、１／３程度の反り量
となっている。
スト１８の被覆領域を基板の一方の面と他方の面で一致
させ、かつ一方の面と他方の面のソルダレジスト１８の
厚さを一致させた場合、Ｎｏ．１０の測定結果はソルダ
レジスト１８の被覆領域を一致させ、かつ基板の一方の
面のソルダレジスト１８の厚さを他方の面のソルダレジ
スト１８の厚さよりも厚くした場合である。実験結果
は、ソルダレジストの厚さを基板の両面で一致させた場
合に有効で、基板の両面での厚さを変えると反りが大き
くあらわれることを示す。Ｎｏ．９の測定結果は従来品
（Ｎｏ．１）の反り量に比較して、１／３程度の反り量
となっている。
【００２８】本実験結果は、基板の他方の面におけるソ
ルダレジスト１８の被覆領域を基板の一方の面でのソル
ダレジスト１８の被覆領域と対応させて同一形状とし、
基板の両面を被覆するソルダレジスト１８の厚さを一致
させることによって基板の反りを有効に抑えることがで
きることを示す。なお、この実施形態の場合は基板の他
方の面に設けるランド部１４はソルダレジスト１８の露
出部２０ｂを避けて配置する必要がある。
ルダレジスト１８の被覆領域を基板の一方の面でのソル
ダレジスト１８の被覆領域と対応させて同一形状とし、
基板の両面を被覆するソルダレジスト１８の厚さを一致
させることによって基板の反りを有効に抑えることがで
きることを示す。なお、この実施形態の場合は基板の他
方の面に設けるランド部１４はソルダレジスト１８の露
出部２０ｂを避けて配置する必要がある。
【００２９】図４に示したように基板１０の表面をソル
ダレジスト１８で被覆する際に、基板面を露出部で複数
の領域に分割するようにすると、ソルダレジスト１８を
硬化させる際の収縮を分散させることができ、基板１０
の反りを抑えるという効果がある。図５はこのように基
板１０をソルダレジスト１８で被覆する際に基板面を複
数の領域に分割する他の例として示すものである。図５
では、基板のランド部１４を形成する面で対角線方向に
一定幅で露出部２０ｂを設け、基板面を４つの領域に分
割してソルダレジスト１８を被覆している。このよう
に、基板１０をソルダレジスト１８で被覆する際に複数
の領域に分割することにより、ソルダレジスト１８は各
領域ごとに収縮するから基板の全面にソルダレジスト１
８を塗布した場合にくらべて基板の反りを抑えることが
可能になる。
ダレジスト１８で被覆する際に、基板面を露出部で複数
の領域に分割するようにすると、ソルダレジスト１８を
硬化させる際の収縮を分散させることができ、基板１０
の反りを抑えるという効果がある。図５はこのように基
板１０をソルダレジスト１８で被覆する際に基板面を複
数の領域に分割する他の例として示すものである。図５
では、基板のランド部１４を形成する面で対角線方向に
一定幅で露出部２０ｂを設け、基板面を４つの領域に分
割してソルダレジスト１８を被覆している。このよう
に、基板１０をソルダレジスト１８で被覆する際に複数
の領域に分割することにより、ソルダレジスト１８は各
領域ごとに収縮するから基板の全面にソルダレジスト１
８を塗布した場合にくらべて基板の反りを抑えることが
可能になる。
【００３０】
【発明の効果】本発明に係る半導体装置用基板によれ
ば、上述したように、基板の一方の面と他方の面でのソ
ルダレジストの被覆面積が異なる場合には、基板の一方
の面と他方の面で異なる厚さにソルダレジストを被覆す
ること、あるいは基板の一方の面と他方の面を被覆する
ソルダレジストの被覆領域を一致させた場合には、基板
の一方の面と他方の面で同一の厚さにソルダレジストを
被覆することによって、従来の半導体装置用基板で生じ
た反り量を１／２以下に抑えることが可能になった。こ
れにより、半導体装置用基板に半導体素子を搭載した際
に半導体素子が基板から剥離したり、半導体素子に余分
の応力が加わることを抑制することができ、より信頼性
の高い半導体装置用基板として提供することができる等
の著効を奏する。
ば、上述したように、基板の一方の面と他方の面でのソ
ルダレジストの被覆面積が異なる場合には、基板の一方
の面と他方の面で異なる厚さにソルダレジストを被覆す
ること、あるいは基板の一方の面と他方の面を被覆する
ソルダレジストの被覆領域を一致させた場合には、基板
の一方の面と他方の面で同一の厚さにソルダレジストを
被覆することによって、従来の半導体装置用基板で生じ
た反り量を１／２以下に抑えることが可能になった。こ
れにより、半導体装置用基板に半導体素子を搭載した際
に半導体素子が基板から剥離したり、半導体素子に余分
の応力が加わることを抑制することができ、より信頼性
の高い半導体装置用基板として提供することができる等
の著効を奏する。
【図１】半導体装置用基板の第１実施形態の断面図であ
る。
る。
【図２】半導体装置用基板の第２実施形態の上下面の平
面図である。
面図である。
【図３】半導体装置用基板の第２実施形態の断面図であ
る。
る。
【図４】半導体装置用基板の第３実施形態の上下面の平
面図である。
面図である。
【図５】半導体装置用基板の第４実施形態の底面図であ
る。
る。
【図６】半導体装置用基板の従来例の上下面の平面図で
ある。
ある。
【図７】半導体装置用基板の従来例の断面図である。
１０ 基板
１２ ダイアタッチ部
１４ ランド部
１４ａ ランド部
１６ 配線パターン
１６ａ ボンディング部
１８ ソルダレジスト
２０ａ、２０ｂ 露出部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
Claims (6)
- 【請求項１】 基板の一方の面に、半導体素子を搭載す
るダイアタッチ部と、該ダイアタッチ部の周囲に一端が
前記半導体素子と電気的に接続するボンディング部が形
成された配線パターンとが設けられ、基板の他方の面
に、外部接続端子を設けるためのランド部がビア又はス
ルーホールを介して前記配線パターンと電気的に接続し
て設けられ、前記ボンディング部を含むダイアタッチ部
の周囲及び前記ランド部を露出して、前記ダイアタッチ
部を含む基板の両面がソルダレジストによって被覆さ
れ、前記基板の一方の面の前記ソルダレジストの被覆面
積と前記基板の他方の面の前記ソルダレジストの被覆面
積との比率が約１：１．３〜１：１．７の範囲であり、
かつ、 前記基板の一方の面を被覆するソルダレジストの厚さと
前記基板の他方の面を被覆するソルダレジストの厚さと
の比率が３：１〜１．５：１の範囲であることを特徴と
する半導体装置用基板。 - 【請求項２】 基板の一方の面の前記ソルダレジストの
被覆面積と前記基板の他方の面の前記ソルダレジストの
被覆面積との比率が、約１：１．５であることを特徴と
する請求項１記載の半導体装置用基板。 - 【請求項３】 ボンディング部が、前記ダイアタッチ部
の近傍に設けられていることを特徴とする請求項１また
は２記載の半導体装置用基板。 - 【請求項４】 基板の一方の面に、半導体素子を搭載す
るダイアタッチ部と、該ダイアタッチ部の周囲に一端が
前記半導体素子と電気的に接続するボンディング部が形
成された配線パターンとが設けられ、基板の他方の面
に、外部接続端子を設けるためのランド部がビア又はス
ルーホールを介して前記配線パターンと電気的に接続し
て設けられ、前記ボンディング部を含むダイアタッチ部
の周囲及び前記ランド部を露出して、前記ダイアタッチ
部を含む基板の両面がソルダレジストによって被覆さ
れ、前記基板の一方の面を被覆するソルダレジストの被覆領
域と、前記基板の他方の面を被覆するソルダレジストの
被覆領域とを一致させ、 前記基板の一方の面のソルダレジストの厚さと他方の面
のソルダレジストの厚さを同一に設けたことを特徴とす
る半導体装置用基板。 - 【請求項５】 基板の一方の面を被覆するソルダレジス
トの領域が、複数の独立した領域に分割されていること
を特徴とする請求項４記載の半導体装置用基板。 - 【請求項６】 基板の厚さが、０．２〜０．６ｍｍであ
ることを特徴とする請求項１、２、３、４または５記載
の半導体装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33044795A JP3370498B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33044795A JP3370498B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172104A JPH09172104A (ja) | 1997-06-30 |
| JP3370498B2 true JP3370498B2 (ja) | 2003-01-27 |
Family
ID=18232726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33044795A Expired - Fee Related JP3370498B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370498B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104661444A (zh) * | 2015-02-16 | 2015-05-27 | 深圳华麟电路技术有限公司 | 一种高平整度回字型油墨开窗软硬结合板及制造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400672B1 (ko) * | 1999-08-24 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지용 회로기판 |
| TW200638812A (en) * | 2004-11-18 | 2006-11-01 | Matsushita Electric Industrial Co Ltd | Wiring board, method for manufacturing same and semiconductor device |
| JP4764731B2 (ja) | 2006-01-30 | 2011-09-07 | 富士通株式会社 | 多層構造のプリント配線基板 |
| JP4901384B2 (ja) * | 2006-09-14 | 2012-03-21 | パナソニック株式会社 | 樹脂配線基板とそれを用いた半導体装置および積層型の半導体装置 |
| JP2009194079A (ja) | 2008-02-13 | 2009-08-27 | Panasonic Corp | 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置 |
| KR101156896B1 (ko) * | 2010-07-09 | 2012-06-21 | 삼성전기주식회사 | 반도체 패키지 기판 및 그 제조방법 |
| CN104022085B (zh) * | 2013-03-01 | 2019-04-09 | 超威半导体(上海)有限公司 | 一种基板 |
| FR3009475A1 (fr) | 2013-07-30 | 2015-02-06 | St Microelectronics Grenoble 2 | Dispositif electronique comprenant une plaque de substrat munie d'une couche locale de renforcement ou d'equilibrage |
| JP6375121B2 (ja) * | 2014-02-27 | 2018-08-15 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| CN105451458B (zh) * | 2014-08-19 | 2018-10-30 | 宁波舜宇光电信息有限公司 | 一种控制软硬结合板微量变形的方法及pcb基板半成品 |
| CN110351959B (zh) * | 2019-07-17 | 2025-01-21 | 高德(苏州)电子有限公司 | 改善不对称压合线路板板翘的方法以及控制结构 |
| CN113517202A (zh) * | 2021-05-27 | 2021-10-19 | 日月光半导体(上海)有限公司 | 集成电路装置及其制造方法 |
-
1995
- 1995-12-19 JP JP33044795A patent/JP3370498B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104661444A (zh) * | 2015-02-16 | 2015-05-27 | 深圳华麟电路技术有限公司 | 一种高平整度回字型油墨开窗软硬结合板及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172104A (ja) | 1997-06-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |