KR101096438B1 - 반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조방법 - Google Patents

반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조방법 Download PDF

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Abstract

반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조 방법이 개시되어 있다. 이들 중 반도체 패캐지는 범프들이 배열된 상부면, 상부면과 마주보는 방향에 위치하는 하부면 및 상부면과 하부면을 연결시키는 측면들을 포함하는 제 1 및 제 2 반도체 칩, 제 1 및 제 2반도체 칩 사이에 배치되고, 제 1반도체 칩의 하부면이 부착되는 제 1면, 제 2반도체 칩의 하부면이 부착되는 제 2면 및 제 1면과 제 2면을 연결시키는 측면을 포함하는 적층 기판, 제 1반도체 칩의 상부면에 배치되고 범프들과 전기적으로 연결되는 제 1회로기판, 제 2 반도체 칩의 상부면에 배치되고, 범프들과 전기적으로 연결되는 제 2회로기판 및 외부로 노출된 제 1회로기판의 일면 소정부분부터 적층기판의 측면을 따라 외부로 노출된 제 2회로기판의 일면 소정부분까지를 감싸 제 1반도체 칩과 제 2반도체 칩을 전기적으로 연결시키는 가이드 클램프를 포함한다. 이러한 구성을 갖는 반도체 패키지는 크기가 서로 동일한 반도체 칩 및 크기가 서로 다른 반도체 칩의 적층이 가능하고, 반도체 패키지의 실장밀도를 향상시킬 수 있다.

Description

반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING STACKED SEMICONDUCTOR PACKAGE USING THE SAME}
도 1은 종래의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2는 종래의 제 2실시예에 의한 적층 반도체 패키지의 단면도이다.
도 3은 본 발명의 제 1실시예에 의한 반도체 패키지의 단면도이다.
도 4는 도 3에 나타난 가이드 클램프를 좀더 상세히 도시한 단면도이다.
도 5는 본 발명의 제 2실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제 3실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제 4실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
본 발명은 반도체 패키지 및 이를 이용한 적층 반도체 패키지의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 실장밀도를 향상시키고, 크기가 서로 다른 반도체 칩을 적층시킨 반도체 패키지 및 이를 이용한 적층 반도체 패키지의 제 조 방법에 관한 것이다.
최근에는 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 칩 스캐일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 배가시키기 위해서 복수개의 반도체 칩들을 상호 적층시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
반도체 칩들을 상호 적층시켜 형성한 적층 반도체 패키지는 일반적으로, 적층된 복수개의 반도체 칩에 동일한 정보를 입력하거나 출력하는 입출력 단자들을 볼 형태로 형성한 볼 그리드 어레이 타입으로 제작된다.
도 1은 종래의 제 1실시예에 의한 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 볼 그리드 어레이 타입의 적층 반도체 패키지(1)는 복수개의 반도체 칩(2)들, 베이스 기판(10), 와이어(20), 밀봉부(21) 및 솔더볼(23)을 포함한다.
복수개의 반도체 칩(2)들은 베이스 기판(10)의 상부면에 수직방향으로 적층되며, 각각의 반도체 칩(2)의 상부면에는 본딩패드(3)들이 형성된다. 도 1에서는 3개의 반도체 칩(2)이 수직방향으로 적층된 것을 도시하였지만 더 많은 반도체 칩들이 적층될 수 있다.
반도체 칩(2)들이 적층되는 베이스 기판(10)의 상부면에는 접속패드(11)들 및 회로패턴(도시 안됨)들이 형성된다. 접속패드(11)들은 반도체 칩(2)들이 부착되는 영역의 바깥 쪽에 형성되는데, 반도체 칩(2)들이 부착되는 영역의 양쪽에 본딩패드(3)와 동일한 방향으로 배열된다.
설명의 편의상, 베이스 기판(10)의 상부면에 부착되는 첫번째 반도체 칩(4)과 전기적으로 연결되는 접속패드(12)들을 "제 1 접속패드 그룹"이라 정의하고, 첫번째 반도체 칩(4)의 상부면에 적층되는 두번째 반도체 칩(5)과 전기적으로 연결되는 접속패드(13)들을 "제 2 접속패드 그룹"이라 정의하며, 두번째 반도체 칩(5)의 상부면에 적층되는 세번째 반도체 칩(6)과 전기적으로 연결되는 접속패드(14)들을 "제 3접속패드 그룹"이라 정의한다.
베이스 기판(10)의 하부면에는 비아홀(도시 안됨)에 의해 접속패드(11)들과 전기적으로 연결되는 볼 랜드(15)들이 형성된다.
와이어(20)는 각 반도체 칩(2)의 본딩패드(3)들과 이에 대응하는 그룹에 배열된 접속 패드(11)들을 전기적으로 연결시키고, 밀봉부(21)는 적층된 반도체 칩(2)들과 와이어(20)를 감싸 이들을 외부환경으로부터 보호한다. 솔더볼(23)들은 각각의 볼 랜드(15)에 부착되어 각 반도체 칩(2)의 입출력 단자 역할을 한다.
그러나, 도 1에 도시된 적층 반도체 패키지(1)는 적층되는 반도체 칩(2)의 개수가 늘어날수록 접속패드(11)들이 배열된 접속패드 그룹들도 늘어나기 때문에 적층 반도체 패키지(1)의 가로방향 길이가 증가되고, 이는 실장밀도를 저하시키는 문제점이 있다.
또한, 접속패드(11)들과 반도체 칩(2)의 본딩패드(3)들을 와이어(20)로 연결시키기 위해서는 상부에 적층되는 반도체 칩(2)의 외부로 본딩 패드(3)들이 노출되어야 한다. 따라서, 첫번째 반도체 칩(4)의 위로 올라갈수록 적층되는 반도체 칩(2)의 크기가 줄어들고, 이로 인해 첫번째 반도체 칩(4)의 크기에 따라 적층 가 능한 반도체 칩(2)의 개수가 한정된다는 문제점이 있다.
도 2는 종래의 제 2실시예에 의한 적층 반도체 패키지의 단면도이다.
도 2에 도시된 적층 반도체 패키지(50)는 크기가 서로 동일한 반도체 칩(52)들을 수직방향으로 적층시켜 적층 가능한 반도체 칩(52)의 개수의 제한을 없앴다.
도 2를 참조하면, 적층 반도체 패키지(50)는 접속패드(61), 회로 패턴(도시 안됨) 및 볼 랜드(65)들이 전기적으로 연결된 베이스 기판(60), 크기가 서로 동일하고 베이스 기판(60)의 상부면에 수직방향으로 적층되며 일면에 솔더 범프(도시 안됨)들이 형성된 복수개의 반도체 칩(52), 각 반도체 칩(52)들 사이에 배치되고 솔더 범프와 마주보는 면에 회로배선이 형성되어 솔더 범프와 접속패드(61)들을 전기적으로 연결시키는 메탈 필름 테이프(70), 반도체 칩(52)들과 메탈 필름 테이프(70)들을 감싸는 밀봉부(72) 및 볼 랜드(65)에 부착되어 반도체 칩(52)들의 입출력 단자 역할을 하는 솔더볼(73)을 포함한다.
그러나, 종래의 제 2실시예에 의한 적층 반도체 패키지(50)도 적층되는 반도체 칩(52)의 개수가 늘어날수록 접속패드(61)의 길이가 길어지기 때문에 적층 반도체 패키지(50)의 가로방향 길이가 증가되고 실장밀도를 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 실장밀도를 향상시키고, 모든 크기의 반도체 칩이 적층이 가능한 반도체 패키지를 제공한다.
본 발명의 다른 목적은 실장밀도를 향상시키고, 모든 크기의 반도체 칩이 적층이 가능한 적층 반도체 패키지의 제조 방법을 제공한다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 범프들이 배열된 상부면, 상부면과 마주보는 방향에 위치하는 하부면 및 상부면과 하부면을 연결시키는 측면들을 포함하는 제 1 및 제 2 반도체 칩, 제 1 및 제 2반도체 칩 사이에 배치되고, 제 1반도체 칩의 하부면이 부착되는 제 1면, 제 2반도체 칩의 하부면이 부착되는 제 2면 및 제 1면과 제 2면을 연결시키는 측면을 포함하는 적층 기판, 제 1반도체 칩의 상부면에 배치되고 범프들과 전기적으로 연결되는 제 1회로기판, 제 2 반도체 칩의 상부면에 배치되고, 범프들과 전기적으로 연결되는 제 2회로기판 및 외부로 노출된 제 1회로기판의 일면 소정부분부터 적층기판의 측면을 따라 외부로 노출된 제 2회로기판의 일면 소정부분까지를 감싸 제 1반도체 칩과 제 2반도체 칩을 전기적으로 연결시키는 가이드 클렘프를 포함한다.
바람직하게, 가이드 클램프의 일면에 제 1 및 제 2반도체 칩의 입출력 단자 역할을 하는 솔더볼들을 포함하는 베이스 기판이 더 배치되며, 베이스 기판은 가이드 클램프와 전기적으로 연결된다.
또한, 적층기판의 제 1면과 제 2면의 가장자리에는 제 1 및 제 2반도체 칩의 크기에 대응하는 수납공간을 형성하고, 제 1 및 제 2반도체 칩을 보호하기 위한 보조 기판이 더 설치된다.
또한, 본 발명의 다른 목적을 구현하기 위한 적층 반도체 패캐지의 제조 방법은 범프가 형성된 상부면과 대향되는 제 1 반도체 칩의 하부면을 적층 기판의 제 1면에 부착하고, 범프가 형성된 상부면과 대향되는 제 2반도체 칩의 하부면을 제 1 면과 대향하는 적층기판의 제 2면에 부착하는 단계, 제 1 및 제 2반도체 칩의 상부면에 제 1 및 제 2회로기판을 배치시켜 제 1 및 제 2반도체 칩의 범프와 제 1 및 제 2회로기판의 범프 접속패드를 전기적으로 연결시키는 단계, 외부로 노출된 제 1회로기판의 일면 소정부분부터 적층기판의 측면을 따라 외부로 노출된 제 2회로기판의 일면 소정부분까지를 감싸도록 가이드 클램프를 배치시켜 제 1반도체 칩과 제 2 반도체 칩을 전기적으로 도통시키는 단계, 제 1 및 제 2 반도체 칩, 적층기판, 제 1 및 제 2회로기판 및 가이드 클렘프를 포함하는 반도체 패키지를 2개이상 적층시키고, 적층된 2개 이상의 반도체 패키지들을 전기적으로 연결시키는 단계 및 두 개이상의 반도체 패키지들 중 선택된 어느 하나의 반도체 패키지의 일면에 솔더볼을 포함하는 베이스 기판을 설치하고, 가이드 클램프와 베이스 기판을 전기적으로 연결시키는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지 및 이를 이용한 적층 반도체 패키지 제조 방법에 대하여 상세하게 설명한다.
반도체 패키지
실시예 1
도 3은 본 발명의 제 1실시예에 의한 반도체 패키지의 단면도이다.
도 3을 참조하면, 반도체 패키지(200)는 제 1 및 제 2 반도체 칩(100a,100b), 적층 기판(120), 제 1회로기판(130), 제 2회로기판(140) 및 가이드 클램프(guide clamp;150)를 포함한다.
제 1 및 제 2 반도체 칩(100a,100b)은 순도 높은 실리콘 상에 형성되고, 평면상에서 보았을 때 사각형상을 갖는다. 이러한 형상을 갖는 제 1 및 제 2 반도체 칩(100a,100b)은 상부면(101a,101b), 상부면(101a,101b)에 대향되는 하부면(102a,102b) 및 상부면(101a,101b)과 하부면(102a,102b)을 연결시키는 측면(103a,103b)들을 갖는다. 제 1 및 제 2 반도체 칩(100a,100b)은 크게 순도 높은 실리콘 기판 상에 형성되어 외부에서 입력된 각종 정보를 저장하는 회로부(110a,110b), 금속배선(도시 안됨)에 의해 회로부(110a,110b)와 전기적으로 연결되는 범프 랜드(111a,111b) 및 범프 랜드(111a,111b)에 연결되고 외부에서 인가된 소정의 입출력 신호를 회로부(110a,110b)에 전달하는 솔더 범프(112a,112b)들을 포함한다.
적층 기판(120)은 제 1 및 제 2반도체 칩(100a,100b)과 동일한 형상으로 제작되며, 제 1 및 제 2반도체 칩(100a,100b)을 서로 대향되는 면에 부착시켜 적층시킨다. 이러한 적층기판(120)은 제 1반도체 칩(100a)의 하부면(102a)이 부착되는 제 1면(121), 제 2반도체 칩(100b)의 하부면(102b)이 부착되는 제 2면(122) 및 제 1면(121)과 제 2면(122)을 연결시키는 측면(123)들을 포함한다.
바람직하게, 적층기판(120)의 제 1면(121)과 제 2면(122)에는 제 1 및 제 2반도체 칩(100a,100b)의 크기에 맞는 수납공간을 형성하고 제 1 및 제 2반도체 칩(100a,100b)을 보호하기 위한 보조 기판(125)들이 배치된다. 보조 기판(125)은 적층 기판(120)과 동일한 크기로 형성되고, 보조 기판(125)들의 중앙에는 제 1 및 제 2반도체 칩(100a,100b)의 크기에 맞는 개구가 형성되어 적층 기판(120) 및 보조 기판(125) 사이에 수납공간을 형성한다. 그리고, 보조 기판(125)은 적층 기판(120)과 동일한 재질로 형성된다.
제 1회로기판(130)은 제 1반도체 칩(100a)의 상부면(101a)에 배치되고, 솔더 범프(112a)를 통해 제 1반도체 칩(100a)과 전기적으로 연결된다. 그리고, 제 2회로기판(140)은 제 2반도체 칩(100b)의 상부면(101b)에 배치되고, 솔더 범프(112b)를 통해 제 2반도체 칩(100b)과 전기적으로 연결된다. 도 3에 도시된 바와 같이 반도체 패키지(200) 전체로 보았을 때, 제 1회로기판(130)은 반도체 패키지(200)의 하부면에 배치되고, 제 2회로기판(140)은 제 1회로기판(130)과 마주보도록 반도체 패키지(200)의 상부면에 부착된다. 여기서, 제 1 및 제 2회로기판(130, 140)은 적층기판(120)과 동일한 크기를 갖는다.
구체적으로, 제 1 및 제 2회로기판(130, 140)의 각각은 보호 필름(131, 141), 범프 접속패드(132, 142)들, 제 1커넥터(133, 143)들 및 회로패턴(134, 144)들을 포함한다. 보호 필름(131, 141)은 유연성을 갖는 얇은 필름으로, 범프 접속패드(132, 142)들, 제 1커넥터(133, 143)들 및 회로 패턴(134, 144)들을 보호하고 이들을 지지한다.
범프 접속패드들(132, 142)은 솔더 범프(112a,112b)들과 대응되는 위치에 각각 형성되며, 각각의 범프 접속패드(132, 142b)들을 대응하는 솔더 범프(112a,112b)에 접속시키기 위해 보호 필름(132, 142) 중 범프 접속패드(132, 142)들이 형성된 부분을 개구시켜 보호 필름(131, 141)의 외부로 범프 접속패드(132, 142)들을 노출시킨다.
제 1커넥터(133, 143)들은 제 1 및 제 2반도체 칩(100a,100b)과 가이드 클램프(150)를 전기적으로 연결시키는 것으로, 보호 필름(131, 141) 중 보조 기판(125)과 대응되는 보호 필름(131, 141)의 가장자리에 일정간격으로 배열된다. 그리고, 보호 필름(131, 141) 중 제 1커넥터(133, 143)와 대응되는 부분은 개구되어 제 1커넥터(33, 143)가 보호 필름(131, 141)의 외부로 노출된다. 여기서, 제 1커넥터(133, 143)들을 노출시키는 개구는 가이드 클램프(150)와 마주보는 일면에 형성되고, 범프 접속패드(132, 142)들을 노출시키는 개구는 보호 필름(131, 141)에서 제 1 및 제 2 반도체 칩(100a,100b)과 마주보는 이면에 형성된다.
회로패턴(134, 144)들은 범프 접속패드(132, 142)와 제 1커넥터(133, 143) 사이에 배치되어 범프 접속패드(132, 142)와 제 1커넥터 (133, 143)를 전기적으로 연결시킨다. 회로패턴들(134, 144)은 보호필름(131, 141)의 내부에 형성된다.
바람직하게, 제 1 및 제 2회로기판(130, 140)은 연질 인쇄회로기판(FPCB;Flexible Printed Circuits Board)으로 제작된다.
가이드 클램프(150)는 외부로 노출된 제 1회로기판(130)의 일면 소정부분에서부터 보조 기판(125) 및 적층 기판(120)의 측면(123)을 따라 외부로 노출된 제 2회로기판(140)의 일면 소정부분까지를 감싸 제 1반도체 칩(100a)과 제 2반도체 칩(100b)을 전기적으로 연결시킨다. 가이드 클램프(150)는 제 1반도체 칩(100a)과 제 2반도체 칩(100b)을 전기적으로 연결시킬 뿐만 아니라 본 실시예에 의한 반도체 패키지(200)의 상부에 상술한 구성을 갖는 다른 반도체 패키지가 적층될 경우 반도체 패키지들을 전기적으로 상호 연결시킨다(도 7 참조).
도 4는 도 3에 나타난 가이드 클램프를 좀더 상세히 도시한 단면도이다.
도 3 및 도 4를 참조하면, 본 실시예에 의한 가이드 클램프(150)는 몸체(151), 제 2커넥터(154), 제 3커넥터(155) 및 연결배선(156)을 포함한다.
몸체(151)는 적층 기판(120)을 기준으로 두개로 분할되는데, 설명의 편의상 제 1회로기판(130) 쪽에 설치되는 몸체를 "제 1몸체(152)"라 정의하고 , 제 2회로기판(140) 쪽에 설치되는 몸체를 "제 2몸체(153)"라 정의한다.
제 1몸체(152)와 제 2몸체(153)의 고정을 위해서 제 1몸체(152)와 마주보는 제 2몸체(153)의 단부에는 일정간격 이격되어 한쌍의 고정용 돌기(153a)가 형성되고, 제 2몸체(153)와 마주보는 제 1몸체(152)의 단부에는 고정용 돌기(153a)에 삽입되는 한쌍의 삽입 홈(152a)이 형성된다.
제 2커넥터(154)들은 제 1몸체(152) 중 제 1회로기판(130)에 형성된 제 1커넥터(133)들과 대응되는 위치에 각각 형성되어 형성되고, 제 1회로기판(130)의 제 1커넥터(133)와 전기적으로 연결된다.
제 3커넥터(155)들은 제 2몸체(153) 중 제 2회로기판(140)에 형성된 제 1커넥터(143)들과 대응되는 위치에 각각 형성되어 형성되고, 제 2회로기판(140)의 제 1커넥터(143)와 전기적으로 연결된다.
바람직하게 제 2커넥터(154)와 제 3커넥터(155)는 각각의 제 1커넥터(133, 143)와 접속되기 위해 몸체(151)의 외부로 돌출 형성된다.
연결배선(156)은 몸체(151)의 내부에 형성되며 제 2 및 제 3커넥터(154, 155)를 전기적으로 연결시킨다. 연결배선(156)은 적층 기판(120)의 제 1면(121)과 동일한 수평방향으로 형성되어 제 2 및 제 3커넥터(154,155)를 연결시키는 제 1연결배선(157)과, 적층 기판(120)의 측면(123)과 동일한 수직방향으로 형성되고, 제 1몸체(152)와 제 2몸체(153)를 관통하여 양측단부가 제 1 및 제 2몸체(152, 153)의 외부로 노출되며, 제 1몸체(152)에 형성된 제 1연결배선(157)과 제 2몸체(153)에 형성된 제 1연결배선(157)을 상호 연결시키는 제 2연결배선(158)으로 구성된다.
여기서, 제 1몸체(152)와 제 2몸체(153)가 고정용 돌기(153a) 및 삽입 홈(152a)에 의해 결합되면, 제 1몸체(152)와 제 2몸체(153) 사이에서 제 2연결배선들(158)은 솔더 페이스트에 의해서 전기적으로 접속된다.
도 3에서 미설명 부호 160은 적층 기판(120) 및 보조 기판(125), 보조기판(125)과 제 1 및 제 2 회로기판(130,140), 제 1 및 제 2 반도체 칩(100a,100b)과 적층기판(120)을 상호 접착시키는 접착부재들이다.
본 실시예의 의한 반도체 패키지는 크기가 서로 동일한 반도체 칩의 적층이 가능하다. 그리고, 두개의 반도체 칩을 적층하고, 각각의 회로기판과 각각의 반도체 칩들을 직접적으로 연결하고, 가이드 클램프를 이용하여 적층된 두개의 반도체 칩을 전기적으로 연결시킴으로써, 반도체 패키지의 실장밀도를 향상시킬 수 있다.
또한, 반도체 칩과 회로기판을 와이어로 연결하는 방식보다 전기적으로 연결되는 모든 배선의 길이가 짧기 때문에 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
실시예 2
도 5는 본 발명의 제 2실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 제 2실시예에 의한 반도체 패키지는 제 1반도체 칩의 크기와 제 2반도체 칩의 크기가 서로 다른 것을 제외하면 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 5를 참조하면, 반도체 패키지(300)는 크기가 서로 다른 제 1 및 제 2 반도체 칩(100a,100b), 적층 기판(120), 제 1회로기판(130), 제 2회로기판(140) 및 가이드 클램프(150)를 포함한다.
제 1 및 제 2 반도체 칩(100a,100b)은 순도 높은 실리콘 상에 형성되고, 평면상에서 보았을 때 사각형상을 갖는다. 본 실시예의 의하면 제 1반도체 칩(100a)의 크기는 제 2반도체 칩(100b)의 크기보다 작다. 이러한, 제 1 및 제 2 반도체 칩(100a,100b)은 상부면(101a,101b), 상부면(101a,101b)에 대향되는 하부면(102a,102b) 및 상부면(101a,101b)과 하부면(102a,102b)을 연결시키는 측면(103a,103b)들을 갖는다. 제 1 및 제 2 반도체 칩(100a,100b)은 크게 순도 높은 실리콘 기판 상에 형성되어 외부에서 입력된 각종 정보를 저장하는 회로부(110a,110b), 금속배선(도시 안됨)에 의해 회로부(110a,110b)와 전기적으로 연결되는 범프 랜드(111a,111b) 및 범프 랜드(111a,111b)에 연결되고 외부에서 인가된 소정의 입출력 신호를 회로부(110a,110b)에 전달하는 솔더 범프(112a,112b)들을 포함한다.
적층 기판(120)은 제 1 및 제 2반도체 칩(100a,100b)과 동일한 형상으로 제 작되며, 제 1 및 제 2반도체 칩(100a,100b)을 서로 대향되는 면에 부착시켜 적층시킨다. 이러한 적층기판(120)은 제 1반도체 칩(100a)의 하부면(102a)이 부착되는 제 1면(121), 제 2반도체 칩(100b)의 하부면(102b)이 부착되는 제 2면(122) 및 제 1면(121)과 제 2면(122)을 연결시키는 측면(123)들을 포함한다.
바람직하게, 적층기판(120)의 제 1면(121)과 제 2면(122)에는 제 1 및 제 2반도체 칩(100a,100b)의 크기에 맞는 수납공간을 형성하고 제 1 및 제 2반도체 칩(100a,100b)을 보호하기 위한 보조 기판(126, 127)들이 배치된다. 보조 기판(126, 127)은 적층 기판(120)과 동일한 크기로 형성되고, 보조 기판(126, 127)들의 중앙에는 제 1 및 제 2반도체 칩(100a,100b)의 크기에 맞는 개구가 형성되어 적층 기판(120) 및 보조기판(126, 127) 사이에 수납공간을 형성한다. 앞에서 설명한 바와 같이 제 1 반도체 칩(100a)의 크기가 제 2 반도체 칩(100b)의 크기보다 작기 때문에 적층 기판(120)의 제 1면(121)에 부착되는 보조 기판(126)의 개구의 크기는 적층 기판(120)의 제 2면(122)에 부착되는 보조 기판(127)의 개구 크기보다 작게 형성된다.
본 실시예에 의한 제 1회로기판(130), 제 2회로기판(140) 및 가이드 클램프(150)의 구조는 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조를 가지므로 상세한 설명은 생략하기로 한다.
본 실시예의 의한 반도체 패키지는 크기가 서로 다른 반도체 칩의 적층이 가능하다. 그리고, 두개의 반도체 칩을 적층하고, 각각의 회로기판과 각각의 반도체 칩들을 직접적으로 연결하고, 가이드 클램프를 이용하여 적층된 두개의 반도체 칩 을 전기적으로 연결시킴으로써, 반도체 패키지의 실장밀도를 향상시킬 수 있다.
또한, 반도체 칩과 회로기판을 와이어로 연결하는 방식보다 전기적으로 연결되는 모든 배선의 길이가 짧기 때문에 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
실시예 3
도 6은 본 발명의 제 3실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 제 3실시예에 의한 반도체 패키지는 실시예 1에서 설명한 반도체 패키지에 솔더볼을 갖는 베이스 기판이 더 설치되는 것을 제외하면 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조 및 구성을 갖는다. 따라서, 동일한 구성 요소에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 6을 참조하면, 반도체 패키지(400)는 제 1 및 제 2 반도체 칩(100a,100b), 적층 기판(120), 제 1회로기판(130), 제 2회로기판(140), 가이드 클램프(150), 베이스 기판(170) 및 솔더볼(180)을 포함한다.
본 실시예에 의한 제 1 및 제 2 반도체 칩(100a,100b), 적층 기판(120), 제 1회로기판(130), 제 2회로기판(140) 및 가이드 클램프(150)의 구조는 앞서 설명한 실시예 1의 반도체 패키지와 실질적으로 동일한 구조를 가지므로 상세한 설명은 생략하기로 한다.
본 실시예에 의한 베이스 기판(170) 및 솔더볼(180)들은 반도체 패키지(400)를 적층 반도체 패키지가 아닌 반도체 패키지(400)를 단품으로 사용할 경우에 솔더볼(180)들이 연결된 베이스 기판(170)을 제 1몸체(152)와 전기적으로 연결시킨다.
베이스 기판(170)은 경질의 인쇄회로기판으로 형성되며, 가이드 클램프(150)와 마주보는 일면에는 제 2연결배선(158)들이 접속되는 접속패드(171)들 및 회로배선(도시 안됨)들이 형성되고, 솔더볼(180)들이 연결되는 이면에는 솔더랜드(172)들이 형성되며, 회로배선들과 솔더랜드(172)들은 비아홀(도시 안됨)에 의해 전기적으로 연결된다.
한편, 납땜에 의해 솔더 랜드(172)들에 전기적으로 연결되는 솔더볼(180)들은 제 1 및 제 2반도체 칩지(100a, 100b)의 입출력 단자 역할을 한다.
적층 반도체 패키지의 제조 방법
실시예 4
도 7은 본 발명의 제 4실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 7을 참조하면, 적층 반도체 패키지(500)는 실시예 1 내지 실시예 3에서 설명한 단품의 반도체 패키지들을 2개 이상 수직으로 적층시켜 형성한 것으로서, 제 1 반도체 패키지(300), 제 2 반도체 패키지(200), 베이스 기판(170) 및 솔더볼(180)을 포함한다.
제 1반도체 패키지(300)는 실시예 2에서 설명한 반도체 패키지와 동일한 구성을 가지고, 제 2반도체 패키지(200)는 실시예 1에서 설명한 반도체 패키지와 동일한 구성을 갖는다.
따라서, 제 1반도체 패키지(300) 및 제 2반도체 패키지(200)의 구성에 대한 상세한 설명은 생략하고, 적층 반도체 패키지(500)의 제조 방법에 대해 도 7을 참조하여 설명하기로 한다.
적층 기판(120)의 제 1면(121)에 제 1반도체 칩(100a)의 크기와 대응하는 개구를 갖는 보조 기판(125, 126)을 부착하여 적층기판(120)의 제 1면(121)에 수납공간을 마련한다. 또한, 적층 기판(120)의 제 2면(122)에는 제 2반도체 칩(100b)의 크기와 대응하는 개구를 갖는 보조 기판(125,127)을 부착하여 적층기판(120)의 제 2면(122)에 수납공간을 마련한다. 보조기판(125,126,127)들은 접착부재(160)에 의해 적층기판(120)의 제 1면(121)과 제 2면(122) 각각에 부착된다.
여기서, 제 1반도체 패키지(300)의 경우 적층기판(120)의 제 1면(121)과 제 2면(122)에 부착되는 제 1 및 제 2반도체 칩(100a, 100b)의 크기가 서로 다르기 때문에 적층기판(120)의 제 1면(121)과 제 2면(122)에 마련된 수납공간의 크기도 서로 다르다. 즉, 적층기판(120)의 제 1면(121)에 부착된 보조기판(126)의 개구의 크기가 적층기판(120)의 제 2면(122)에 부착된 보조기판(127)의 개구의 크기보다 작다.
적층 기판(120)의 제 1면(121)과 제 2면(122)에 보조 기판(125),(126,127)이 부착되면, 적층 기판(120)의 제 1면(121)에 마련된 수납공간에 제 1반도체 칩(100a)의 하부면(102a)을 부착하고, 적층 기판(120)의 제 2면(122)에 마련된 수납공간에 제 2반도체 칩(100b)의 하부면(102b)을 부착한다. 제 1 및 제 2 반도체 칩은 접착부재(160)에 의해 적층기판(120)의 제 1면(121)과 제 2면(122) 각각에 부착된다.
이후, 제 1반도체 칩(100a)의 상부면(101a)에 제 1회로기판(130)을 배치시키고, 서로 대응되는 위치에 형성된 제 1회로기판(130)의 범프 접속패드(132)들과 제 1반도체 칩(100a)의 솔더 범프(112a)들을 전기적으로 연결시킨다. 그리고, 제 2반도체 칩(100b)의 상부면(101b)에 제 2회로기판(140)을 배치시키고, 서로 대응되는 위치에 형성된 제 2회로기판(140)의 범프 접속패드(142)들과 제 2반도체 칩(100b)의 솔더 범프(112b)들을 전기적으로 연결시킨다.
이어, 외부로 노출된 제 2회로기판(140)의 일면 가장자리에서부터 보조기판(125, 127) 및 적층기판(120)의 측면(123) 소정부분까지 가이드 클램프(150)의 제 2몸체(153)를 위치시키고, 외부로 노출된 제 1회로기판(130)의 일면 가장자리에서부터 보조기판(125, 126) 및 적층기판(120)의 측면(123) 소정부분까지 가이드 클램프(150)의 제 1몸체(152)를 위치시킨다. 이후, 제 2몸체(153)에 형성된 고정용 돌기(153a)를 제 1몸체(152)에 형성된 삽입 홈(152a; 도 4참조)에 끼워 제 1몸체(152)와 제 2몸체(153)를 연결시키고, 제1 몸체(152)와 제 2몸체(153) 사이를 접착부재(160)를 이용하여 부착시킴으로써, 제 1몸체(152)와 제 2몸체(153)를 견고히 고정시킨다. 한편, 제 1몸체(152)와 제 2몸체(153) 사이에서 서로 접촉된 제 2연결배선(158)들은 솔더 페이스트를 이용하여 전기적으로 연결시켜 준다.
그러면, 가이드 클램프(150)는 외부로 노출된 제 2회로기판(140)의 일면 가장자리에서부터 보조기판(125, 127) 및 적층기판(120)의 측면(123)을 따라 외부로 노출된 제 1회로기판(130)의 일면 가장자리에서부터 보조기판(125),(126, 127) 및 적층기판(120)의 측면(123) 소정부분까지 감싸도록 배치된다.
상술한 공정을 거치면 제 1반도체 패키지(300) 및 제 2반도체 패키지(200)이 제조된다.
제 1반도체 패키지(300) 및 제 2 반도체 패키지(200)가 제조되면, 제 1반도체 패키지(300)의 상부에 제 2반도체 패키지(200)를 적층시킨다. 이를 좀더 상세히 설명하면 다음과 같다.
제 1반도체 패키지(300) 중 가이드 클램프(150)의 제 2몸체(153)의 상부면에 제 2반도체 패키지(200)를 위치시킨다. 그러면, 도 7에 도시된 바와 같이 제 1반도체 패키지(300)의 가이드 클램프(150) 중 제 2몸체(153)와 제 2반도체 패키지(200)의 가이드 클램프(150) 중 제 1몸체(152)가 서로 접촉된다.
이후, 제 1반도체 패키지(300)의 가이드 클램프(150)와 제 2반도체 패키지(200)의 가이드 클램프(150) 사이에서 서로 접촉되는 제 2연결배선(158)들은 솔더 페이스트를 이용하여 전기적으로 연결시켜 준다.
그러면, 제 1반도체 패키지(300)와 제 2반도체 패키지(200)는 각각의 제 1 및 제 2회로기판(130, 140) 및 각각의 가이드 클램프(150)들에 의해서 각각의 반도체 칩(100a, 100b)들과 전기적으로 연결된다.
이와 같이 제 1반도체 패키지(300)의 상부에 제 2반도체 패키지(200)가 적층되고, 가이드 클램프(150)에 의해 제 1반도체 패키지(300)와 제 2반도체 패키지(200)가 전기적으로 연결되면, 접속패드(171)들, 볼 랜드(172)들 및 접속패드(171)와 볼 랜드(172)를 연결시키는 회로배선들 및 비아홀들이 형성된 베이스 기판(170)을 제 1반도체 패키지(300)의 하부에 위치시킨다. 즉, 접속패드(171)들이 형성된 베이스 기판(170)의 일면과 제 1반도체 패키지(300)의 제 1몸체(152) 및 제 1회로기판(130)이 서로 마주보도록 위치시킨다. 이때, 접속패드(171)들은 제 1몸체(152)의 외부로 노출된 제 2연결배선(158)들 연결되고, 솔더 페이스트에 의해서 서로 대응되는 접속패드(171)들과 제 2연결배선(158)들이 전기적으로 연결된다.
이후, 리플로우 공정을 진행하여 적층된 제 1반도체 패키지(300) 및 제 2반도체 패키지(200)의 입출력 단자 역할을 하는 솔더볼(180)들을 볼 랜드(172)에 전기적으로 연결시킨다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바에 의하면, 본 발명에 의한 반도체 패키지는 크기에 상관없이 두개의 반도체 칩을 적층하고, 각각의 회로기판과 각각의 반도체 칩들을 직접적으로 연결하고, 가이드 클램프를 이용하여 적층된 두개의 반도체 칩을 전기적으로 연결시킴으로써, 반도체 패키지의 실장밀도를 향상시킬 수 있다.
또한, 본 발명에 의한 반도체 패키지는 크기가 서로 동일한 반도체 칩 및 크기가 서로 다른 반도체 칩의 적층이 가능한 효과가 있다.
게다가, 본 발명에 의한 반도체 패키지는 반도체 칩과 회로기판을 와이어로 연결하는 방식보다 전기적으로 연결되는 모든 배선의 길이가 짧기 때문에 반도체 패키지 및 적층 반도체 패키지의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 범프들이 배열된 상부면, 상기 상부면과 마주보는 방향에 위치하는 하부면 및 상기 상부면과 상기 하부면을 연결시키는 측면들을 포함하는 제 1 및 제 2 반도체 칩;
    상기 제 1 및 제 2반도체 칩 사이에 배치되고, 상기 제 1반도체 칩의 하부면이 부착되는 제 1면, 상기 제 2반도체 칩의 하부면이 부착되는 제 2면 및 상기 제 1면과 상기 제 2면을 연결시키는 측면을 포함하는 적층 기판;
    상기 제 1반도체 칩의 상부면에 배치되고 상기 범프들과 전기적으로 연결되는 제 1회로기판;
    상기 제 2 반도체 칩의 상부면에 배치되고, 상기 범프들과 전기적으로 연결되는 제 2회로기판; 및
    외부로 노출된 상기 제 1회로기판의 일면 소정부분부터 상기 적층기판의 측면을 따라 외부로 노출된 상기 제 2회로기판의 일면 소정부분까지를 감싸 상기 제 1반도체 칩과 상기 제 2반도체 칩을 전기적으로 연결시키는 가이드 클렘프를 포함하는 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 가이드 클램프의 일면에 상기 제 1 및 제 2반도체 칩의 입출력 단자 역할을 하는 솔더볼들을 포함하는 베이스 기판이 더 배치되며, 상기 가이드 클램프와 상기 베이스 기판은 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 적층기판의 제 1면과 제 2면의 가장자리에는 상기 제 1 및 제 2반도체 칩의 크기에 대응하는 수납공간을 형성하고, 상기 제 1 및 제 2반도체 칩을 보호하기 위한 보조 기판이 더 설치되는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 및 제 2회로기판에는
    상기 범프들과 대응하는 위치에 각각 형성되고, 상기 범프들이 접속되는 범프 접속패드들;
    상기 가이드 클렘프에 접속되도록 상기 제 1 및 상기 제 2회로기판의 가장자리에 형성되고, 상기 범프 접속패드와 전기전으로 연결되는 제 1커넥터들; 및
    상기 범프 접속패드와 상기 제 1커넥터 사이에 형성되어 상기 범프 접속패드와 상기 제 1커넥터를 전기적으로 연결시키는 회로패턴들이 형성되는 것을 특징으로 하는 반도체 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 제 1 및 제 2회로기판은 연질 인쇄회로기판(flexible printed circuits board)인 것을 특징으로 하는 적층 반도체 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 가이드 클램프는 몸체;
    상기 몸체 중 상기 제 1회로기판의 제 1커넥터와 대응되는 위치에 형성되고 상기 제 1회로기판의 제 1커넥터와 접속되는 제 2커넥터들;
    상기 몸체 중 상기 제 2회로기판의 제 1커넥터와 대응되는 위치에 형성되고 상기 제 2회로기판의 제 1커넥터와 접속되는 제 3커넥터들; 및
    상기 몸체를 관통하여 상기 제 2커넥터와 상기 제 2커넥터를 각각 연결시키는 연결배선들을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 범프가 형성된 상부면과 대향되는 제 1 반도체 칩의 하부면을 적층 기판의 제 1면에 부착하고, 범프가 형성된 상부면과 대향되는 제 2반도체 칩의 하부면을 상기 제 1면과 대향하는 상기 적층기판의 제 2면에 부착하는 단계;
    상기 제 1 및 제 2반도체 칩의 상부면에 제 1 및 제 2회로기판을 배치시켜 상기 제 1 및 제 2반도체 칩의 범프와 상기 제 1 및 제 2회로기판의 범프 접속패드를 전기적으로 연결시키는 단계;
    외부로 노출된 상기 제 1회로기판의 일면 소정부분부터 상기 적층기판의 측면을 따라 외부로 노출된 상기 제 2회로기판의 일면 소정부분까지를 감싸도록 가이드 클램프를 배치시켜 상기 제 1반도체 칩과 상기 제 2 반도체 칩을 전기적으로 도통시키는 단계;
    상기 제 1 및 제 2 반도체 칩, 상기 적층기판, 상기 제 1 및 제 2회로기판 및 가이드 클렘프를 포함하는 반도체 패키지를 2개이상 적층시키고, 적층된 2개 이상의 반도체 패키지들을 전기적으로 연결시키는 단계; 및
    상기 두 개이상의 반도체 패키지들 중 선택된 어느 하나의 반도체 패키지의 일면에 솔더볼을 포함하는 베이스 기판을 설치하고, 상기 가이드 클램프와 상기 베이스 기판을 전기적으로 연결시키는 단계를 포함하는 적층 반도체 패키지의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7 항에 있어서,
    상기 적층된 2개 이상의 반도체 패키지들의 전기적 연결은 상기 가이드 클램프에 의해 이루어지는 것을 특징으로 하는 적층 반도체 패키지 제조 방법
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