JP2857380B2 - 積層リードフレームを用いたチップスケールパッケージの製造方法 - Google Patents
積層リードフレームを用いたチップスケールパッケージの製造方法Info
- Publication number
- JP2857380B2 JP2857380B2 JP9125283A JP12528397A JP2857380B2 JP 2857380 B2 JP2857380 B2 JP 2857380B2 JP 9125283 A JP9125283 A JP 9125283A JP 12528397 A JP12528397 A JP 12528397A JP 2857380 B2 JP2857380 B2 JP 2857380B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- external connection
- connection means
- leads
- chip scale
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title description 28
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000007789 sealing Methods 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 238000000034 method Methods 0.000 description 15
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229920006336 epoxy molding compound Polymers 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 238000004080 punching Methods 0.000 description 4
- GLGNXYJARSMNGJ-VKTIVEEGSA-N (1s,2s,3r,4r)-3-[[5-chloro-2-[(1-ethyl-6-methoxy-2-oxo-4,5-dihydro-3h-1-benzazepin-7-yl)amino]pyrimidin-4-yl]amino]bicyclo[2.2.1]hept-5-ene-2-carboxamide Chemical compound CCN1C(=O)CCCC2=C(OC)C(NC=3N=C(C(=CN=3)Cl)N[C@H]3[C@H]([C@@]4([H])C[C@@]3(C=C4)[H])C(N)=O)=CC=C21 GLGNXYJARSMNGJ-VKTIVEEGSA-N 0.000 description 3
- 229940125758 compound 15 Drugs 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000002390 adhesive tape Substances 0.000 description 2
- ONBQEOIKXPHGMB-VBSBHUPXSA-N 1-[2-[(2s,3r,4s,5r)-3,4-dihydroxy-5-(hydroxymethyl)oxolan-2-yl]oxy-4,6-dihydroxyphenyl]-3-(4-hydroxyphenyl)propan-1-one Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1OC1=CC(O)=CC(O)=C1C(=O)CCC1=CC=C(O)C=C1 ONBQEOIKXPHGMB-VBSBHUPXSA-N 0.000 description 1
- 229940126142 compound 16 Drugs 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- YGBMCLDVRUGXOV-UHFFFAOYSA-N n-[6-[6-chloro-5-[(4-fluorophenyl)sulfonylamino]pyridin-3-yl]-1,3-benzothiazol-2-yl]acetamide Chemical compound C1=C2SC(NC(=O)C)=NC2=CC=C1C(C=1)=CN=C(Cl)C=1NS(=O)(=O)C1=CC=C(F)C=C1 YGBMCLDVRUGXOV-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップパッ
ケージの製造方法に関し、より詳細には、積層リードフ
レームを用いたチップスケールパッケージの製造方法に
関する。
ケージの製造方法に関し、より詳細には、積層リードフ
レームを用いたチップスケールパッケージの製造方法に
関する。
【０００２】
【従来の技術】電子機器の小型化及び多機能化は、半導
体素子の製造技術を発展させた。半導体素子の製造技術
の発展は、パッケージング技術の高密度化、高速化、小
型化及び薄形化を可能にした。また、パッケージの構造
がピン挿入型から表面実装型に変化されることにより、
基板に対する実装密度は増加されてきた。前記パッケー
ジの高密度化に応じて、パッケージの種類が、ＤＩＰ(D
ual Inline Package)からＳＯＰ(Small Outline Packag
e)に変わり、さらに、パッケージの厚さが、従来のＳＯ
Ｐの約１／２の薄形パッケージ（ＴＳＯＰ）が開発され
ている。
体素子の製造技術を発展させた。半導体素子の製造技術
の発展は、パッケージング技術の高密度化、高速化、小
型化及び薄形化を可能にした。また、パッケージの構造
がピン挿入型から表面実装型に変化されることにより、
基板に対する実装密度は増加されてきた。前記パッケー
ジの高密度化に応じて、パッケージの種類が、ＤＩＰ(D
ual Inline Package)からＳＯＰ(Small Outline Packag
e)に変わり、さらに、パッケージの厚さが、従来のＳＯ
Ｐの約１／２の薄形パッケージ（ＴＳＯＰ）が開発され
ている。
【０００３】特に、メモリ半導体チップの場合、容量が
増加するのにともない、半導体チップのサイズが増加す
る。前記半導体チップのサイズが増加すると、従来のプ
ラスチックパッケージ技術によってはパッケージの信頼
性を確保しがたい。従って、チップ自体のサイズより若
干大きいか、同一であるチップスケールパッケージに対
する研究が進行されている。
増加するのにともない、半導体チップのサイズが増加す
る。前記半導体チップのサイズが増加すると、従来のプ
ラスチックパッケージ技術によってはパッケージの信頼
性を確保しがたい。従って、チップ自体のサイズより若
干大きいか、同一であるチップスケールパッケージに対
する研究が進行されている。
【０００４】前記チップスケールパッケージは、他のパ
ッケージに比べて小型で、薄形である点から次のような
利点を有する。つまり、リードが短くてリードインダク
タンスが低いため、大部分のＳＭＴ（表面実装型）パッ
ケージに比べて改善された電気的性能を有する。また、
ベアチップより取り扱いやすい。
ッケージに比べて小型で、薄形である点から次のような
利点を有する。つまり、リードが短くてリードインダク
タンスが低いため、大部分のＳＭＴ（表面実装型）パッ
ケージに比べて改善された電気的性能を有する。また、
ベアチップより取り扱いやすい。
【０００５】更に、多くの半導体製造会社は、固有な形
態のチップスケールパッケージを開発している。このよ
うなチップスケールパッケージとしては、フレックス回
路インタポーザー(Flex circuit interposer)、剛基板
インタポーザー(rigid substrate interposer)、トラン
スファモルディング、カスタムリードフレーム、ウェー
ハレベル組立、ＴＣＰリードフレームタイプのパッケー
ジを挙げることができる。これらのチップスケールパッ
ケージのうち、パッケージの高密度に対する要求を充足
させることができるリードオンチップ（ＬＯＣ）技術を
用いたチップスケールパッケージが開発されている。
態のチップスケールパッケージを開発している。このよ
うなチップスケールパッケージとしては、フレックス回
路インタポーザー(Flex circuit interposer)、剛基板
インタポーザー(rigid substrate interposer)、トラン
スファモルディング、カスタムリードフレーム、ウェー
ハレベル組立、ＴＣＰリードフレームタイプのパッケー
ジを挙げることができる。これらのチップスケールパッ
ケージのうち、パッケージの高密度に対する要求を充足
させることができるリードオンチップ（ＬＯＣ）技術を
用いたチップスケールパッケージが開発されている。
【０００６】前記ＬＯＣ技術を用いたチップスケールパ
ッケージの一例を下記に示す。
ッケージの一例を下記に示す。
【０００７】図１０は、従来のチップスケールパッケー
ジであって、ＤＮＰ社のチップスケールパッケージを示
す断面図であり、図１１は、図１０のチップスケールパ
ッケージのリード部分を示す部分斜視図である。
ジであって、ＤＮＰ社のチップスケールパッケージを示
す断面図であり、図１１は、図１０のチップスケールパ
ッケージのリード部分を示す部分斜視図である。
【０００８】図１０及び図１１を参照すると、チップス
ケールパッケージ７０では、半導体チップ７２の活性面
が両面接着性テープ７８によりリード７６の下面に取り
付けられている構造である。この際、リード７６の上面
は、リードフレームの製造段階でハーフエッチングによ
り部分的にエッチングされたので、リード７６の内側部
がへこみ、リード７６の外側部が突出する。そこで、リ
ード７６は、Ｌ字形状を有する。
ケールパッケージ７０では、半導体チップ７２の活性面
が両面接着性テープ７８によりリード７６の下面に取り
付けられている構造である。この際、リード７６の上面
は、リードフレームの製造段階でハーフエッチングによ
り部分的にエッチングされたので、リード７６の内側部
がへこみ、リード７６の外側部が突出する。そこで、リ
ード７６は、Ｌ字形状を有する。
【０００９】また、リード７６のへこみ部分の上面と半
導体チップ７２のボンディングパッド７４とが、金線８
０にて電気的に連結される。前記半導体チップ７２及び
金線８０を外部環境から保護するとともに、リード７６
の突出部分の上面が外部素子との電気的連結のために外
部に露出されるようにするため、半導体チップ７２とリ
ード７６及び電気的連結部分をエポキシモルディングコ
ンパウンド８２で封止する。
導体チップ７２のボンディングパッド７４とが、金線８
０にて電気的に連結される。前記半導体チップ７２及び
金線８０を外部環境から保護するとともに、リード７６
の突出部分の上面が外部素子との電気的連結のために外
部に露出されるようにするため、半導体チップ７２とリ
ード７６及び電気的連結部分をエポキシモルディングコ
ンパウンド８２で封止する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たハーフエッチングにより製造されるリードフレームを
用いた従来のチップスケールパッケージの場合は、スタ
ンピング法により製造されるリードフレームに比べて、
リードフレームの製造工程が複雑で、製造費用も高いも
のであった。
たハーフエッチングにより製造されるリードフレームを
用いた従来のチップスケールパッケージの場合は、スタ
ンピング法により製造されるリードフレームに比べて、
リードフレームの製造工程が複雑で、製造費用も高いも
のであった。
【００１１】従って、本発明の目的は、リードフレーム
がスタンピング法により製造されることにより、製造工
程を簡素化することができ、製造費用を節減することが
できるチップスケールパッケージの製造方法を提供する
ことにある。
がスタンピング法により製造されることにより、製造工
程を簡素化することができ、製造費用を節減することが
できるチップスケールパッケージの製造方法を提供する
ことにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の第１の発明は、複数の列で配列され
た複数のリードを有し、当該リードと一体に安着部が形
成され、長手方向において対向する２縁部に所定間隔に
ガイドホールが形成されたサイドレールが形成された第
１リードフレームと、前記第１リードフレームの前記安
着部のサイズより大きいか、同一である複数の列で配列
された複数の外部接続手段と、各々の外部接続手段と連
結されて一体に形成されるタイバーと、長手方向におい
て対向する２縁部に所定間隔に形成されたガイドホール
が形成されたサイドレールとを有する第２リードフレー
ムを準備する段階と、前記第２リードフレームの前記外
部接続手段が前記第１リードフレームの対応する各々の
安着部に位置するとともに、当該第１リードフレームの
ガイドホールと対応する第２リードフレームのガイドホ
ールとを各々一致させることにより、当該第２リードフ
レームの外部接続手段を第１リードフレームの対応する
各々の安着部上に整列して、当該第１リードフレームと
第２リードフレームとを整列する段階と、前記第２リー
ドフレームの前記タイバーを切断する段階と、活性面上
に複数のボンディングパッドが形成された半導体チップ
を接着手段により前記第１リードフレームのリードに取
り付ける段階と、各々の前記ボンディングパッドと当該
ボンディングパッドに対応する前記第１リードフレーム
の前記リードの末端を電気的に連結する段階と、前記外
部接続手段の上面が外部に露出されるようにして、前記
半導体チップと第１リードフレームと第２リードフレー
ム及び電気的連結部分を封止手段により封止する段階
と、前記第１リードフレーム及び第２リードフレームの
不要な部分を切断した後、前記外部接続手段の露出面に
ソルダボールを取り付ける段階とを含むことを要旨とす
る。従って、リードフレームがスタンピング法により製
造されることにより、製造工程を簡素化できる。
に、請求項１記載の第１の発明は、複数の列で配列され
た複数のリードを有し、当該リードと一体に安着部が形
成され、長手方向において対向する２縁部に所定間隔に
ガイドホールが形成されたサイドレールが形成された第
１リードフレームと、前記第１リードフレームの前記安
着部のサイズより大きいか、同一である複数の列で配列
された複数の外部接続手段と、各々の外部接続手段と連
結されて一体に形成されるタイバーと、長手方向におい
て対向する２縁部に所定間隔に形成されたガイドホール
が形成されたサイドレールとを有する第２リードフレー
ムを準備する段階と、前記第２リードフレームの前記外
部接続手段が前記第１リードフレームの対応する各々の
安着部に位置するとともに、当該第１リードフレームの
ガイドホールと対応する第２リードフレームのガイドホ
ールとを各々一致させることにより、当該第２リードフ
レームの外部接続手段を第１リードフレームの対応する
各々の安着部上に整列して、当該第１リードフレームと
第２リードフレームとを整列する段階と、前記第２リー
ドフレームの前記タイバーを切断する段階と、活性面上
に複数のボンディングパッドが形成された半導体チップ
を接着手段により前記第１リードフレームのリードに取
り付ける段階と、各々の前記ボンディングパッドと当該
ボンディングパッドに対応する前記第１リードフレーム
の前記リードの末端を電気的に連結する段階と、前記外
部接続手段の上面が外部に露出されるようにして、前記
半導体チップと第１リードフレームと第２リードフレー
ム及び電気的連結部分を封止手段により封止する段階
と、前記第１リードフレーム及び第２リードフレームの
不要な部分を切断した後、前記外部接続手段の露出面に
ソルダボールを取り付ける段階とを含むことを要旨とす
る。従って、リードフレームがスタンピング法により製
造されることにより、製造工程を簡素化できる。
【００１３】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照してより詳細に説明する。
態について、図面を参照してより詳細に説明する。
【００１４】図１乃至図９は、本発明によるチップスケ
ールパッケージの製造工程を示す図である。
ールパッケージの製造工程を示す図である。
【００１５】まず、第１リードフレーム及び第２リード
フレームを用意する。図１及び図２を参照すると、第１
リードフレーム２０には、複数のリード２２が所定の間
隔をおいて配列されている。リード２２は、図中に示す
ごとく２列で配列され、一方の列に配列されたリード２
２の先端は、他方の列に配列されたリード２２の先端か
ら所定の距離で離隔されている。各々のリードは、その
基端側が第１リードフレーム２０の縁部に連結され支持
されている。また、リード２２は、リード２２の略中間
に位置する円形状の安着部２４と一体に形成されてい
る。サイドレール２６は、第１リードフレーム２０の長
手方向において対向する２縁部に形成され、サイドレー
ル２６には、ガイドホール２７が形成されている。ま
た、図１に示したように、両サイドレール２６には、ダ
ミータイバー２８が連結されている。
フレームを用意する。図１及び図２を参照すると、第１
リードフレーム２０には、複数のリード２２が所定の間
隔をおいて配列されている。リード２２は、図中に示す
ごとく２列で配列され、一方の列に配列されたリード２
２の先端は、他方の列に配列されたリード２２の先端か
ら所定の距離で離隔されている。各々のリードは、その
基端側が第１リードフレーム２０の縁部に連結され支持
されている。また、リード２２は、リード２２の略中間
に位置する円形状の安着部２４と一体に形成されてい
る。サイドレール２６は、第１リードフレーム２０の長
手方向において対向する２縁部に形成され、サイドレー
ル２６には、ガイドホール２７が形成されている。ま
た、図１に示したように、両サイドレール２６には、ダ
ミータイバー２８が連結されている。
【００１６】第２リードフレーム３０は、上述した第１
リードフレーム２０と同様のサイズを有し、第１リード
フレーム２０の安着部２４と対応する位置に外部接続手
段３４が形成される。サイドレール３６は、第２リード
フレーム３０の長手方向において対向する２縁部に形成
され、サイドレール３６には、ガイドホール３７が形成
されている。各々の外部接続手段３４は、タイバー３８
によりお互いに連結され、タイバー３８の両端は、第２
リードフレーム３０のサイドレール３６と連結され支持
される。この際、外部接続手段３４のサイズは、以後に
進行されるタイバー切断時にパンチング手段（図示せ
ず）により第１リードフレーム２０の安着部２４に損傷
を与えないように、第１リードフレーム２０の安着部２
４より大きいか、同一であるようになっている。また、
外部接続手段３４間の距離は、それに対応する第１リー
ドフレーム２０のリード２２間の距離と同一である。な
お、外部接続手段３４は、円状を有する。更に、第２リ
ードフレーム３０の縁部のサイドレール３６には、前記
第１リードフレーム２０のガイドホール２７に対応する
位置に、当該ガイドホール２７と同一のサイズと形態を
有するガイドホール３７が形成されている。第２リード
フレーム３０は、スタンピング法により容易に製作する
ことができる。
リードフレーム２０と同様のサイズを有し、第１リード
フレーム２０の安着部２４と対応する位置に外部接続手
段３４が形成される。サイドレール３６は、第２リード
フレーム３０の長手方向において対向する２縁部に形成
され、サイドレール３６には、ガイドホール３７が形成
されている。各々の外部接続手段３４は、タイバー３８
によりお互いに連結され、タイバー３８の両端は、第２
リードフレーム３０のサイドレール３６と連結され支持
される。この際、外部接続手段３４のサイズは、以後に
進行されるタイバー切断時にパンチング手段（図示せ
ず）により第１リードフレーム２０の安着部２４に損傷
を与えないように、第１リードフレーム２０の安着部２
４より大きいか、同一であるようになっている。また、
外部接続手段３４間の距離は、それに対応する第１リー
ドフレーム２０のリード２２間の距離と同一である。な
お、外部接続手段３４は、円状を有する。更に、第２リ
ードフレーム３０の縁部のサイドレール３６には、前記
第１リードフレーム２０のガイドホール２７に対応する
位置に、当該ガイドホール２７と同一のサイズと形態を
有するガイドホール３７が形成されている。第２リード
フレーム３０は、スタンピング法により容易に製作する
ことができる。
【００１７】次に、第１リードフレームと第２リードフ
レームとを結合させる。図３を参照すると、第２リード
フレーム３０の外部接続手段３４が第１リードフレーム
２０に対応する各安着部上に位置するように、ウェルデ
ィング法又はソルダリング法により第１リードフレーム
２０と第２リードフレーム３０とを結合させる。この
際、第１リードフレーム２０及び第２リードフレーム３
０のガイドホール２７及び３７を各々一致させると、第
１リードフレーム２０の安着部２４上に第２リードフレ
ーム３０の外部接続手段３４が位置することになる。
レームとを結合させる。図３を参照すると、第２リード
フレーム３０の外部接続手段３４が第１リードフレーム
２０に対応する各安着部上に位置するように、ウェルデ
ィング法又はソルダリング法により第１リードフレーム
２０と第２リードフレーム３０とを結合させる。この
際、第１リードフレーム２０及び第２リードフレーム３
０のガイドホール２７及び３７を各々一致させると、第
１リードフレーム２０の安着部２４上に第２リードフレ
ーム３０の外部接続手段３４が位置することになる。
【００１８】次に、第２リードフレーム３０からタイバ
ー３８を切断する。図４を参照すると、第１リードフレ
ーム２０と第２リードフレーム３０とが結合された状態
で、第２リードフレーム３０のタイバー３８を、所定の
パンチング手段（図示せず）によりハンチングして切断
する。前記第１リードフレーム２０の安着部２４が第２
リードフレーム３０の外部接続手段３４より大きいか、
同一に形成されているので、パンチング手段（図示せ
ず）によりタイバー３８を切断するとき、第１リードフ
レーム２０の安着部２４には損傷を与えない。前記タイ
バー３８が切断されると、第１リードフレーム２０の各
々の安着部２４に第２リードフレーム３０の外部接続手
段３４が安着されている状態になる。
ー３８を切断する。図４を参照すると、第１リードフレ
ーム２０と第２リードフレーム３０とが結合された状態
で、第２リードフレーム３０のタイバー３８を、所定の
パンチング手段（図示せず）によりハンチングして切断
する。前記第１リードフレーム２０の安着部２４が第２
リードフレーム３０の外部接続手段３４より大きいか、
同一に形成されているので、パンチング手段（図示せ
ず）によりタイバー３８を切断するとき、第１リードフ
レーム２０の安着部２４には損傷を与えない。前記タイ
バー３８が切断されると、第１リードフレーム２０の各
々の安着部２４に第２リードフレーム３０の外部接続手
段３４が安着されている状態になる。
【００１９】次に、接着手段を用いて半導体チップを第
１リードフレームに取り付ける。図５を参照すると、例
えば、両面接着性ポリイミドテープ１３のような接着手
段を用いて、第１リードフレーム２０に半導体チップ１
１を取り付ける。前記半導体チップ１１には、半導体チ
ップの活性面の中央に２列のボンディングパッド１２が
形成されている。前記両面接着性ポリイミドテープ１３
の一面を、第１リードフレーム２０の下面に熱圧着によ
り取り付ける。その後、両面接着性テープ１３の他面
を、ボンディングパッド１２が露出されるように、熱圧
着により半導体チップ１１の活性面に取り付ける。この
際、両面接着性ポリイミドテープ１３の代わりに非導電
性接着剤を使用してもよい。
１リードフレームに取り付ける。図５を参照すると、例
えば、両面接着性ポリイミドテープ１３のような接着手
段を用いて、第１リードフレーム２０に半導体チップ１
１を取り付ける。前記半導体チップ１１には、半導体チ
ップの活性面の中央に２列のボンディングパッド１２が
形成されている。前記両面接着性ポリイミドテープ１３
の一面を、第１リードフレーム２０の下面に熱圧着によ
り取り付ける。その後、両面接着性テープ１３の他面
を、ボンディングパッド１２が露出されるように、熱圧
着により半導体チップ１１の活性面に取り付ける。この
際、両面接着性ポリイミドテープ１３の代わりに非導電
性接着剤を使用してもよい。
【００２０】次に、ワイヤボンディングする。図６を参
照すると、半導体チップ１１の活性面の中央部に配列さ
れているボンディングパッド１２と、それに対応するリ
ード２２の内側末端部とを、ボンディングワイヤ、例え
ば、金線１４にてワイヤボンディングする。このような
ワイヤボンディングにより半導体チップ１１のボンディ
ングパッド１２と第２リードフレーム３０の外部接続手
段３４とが電気的に連結される。ここで、ボンデイング
パッド１２と第１リードフレーム２０間の電気的連結方
法は、ＴＡＢ(Tape Automated bonding)技術又はフリッ
プチップ(flipchip)技術等を適用することができる。
照すると、半導体チップ１１の活性面の中央部に配列さ
れているボンディングパッド１２と、それに対応するリ
ード２２の内側末端部とを、ボンディングワイヤ、例え
ば、金線１４にてワイヤボンディングする。このような
ワイヤボンディングにより半導体チップ１１のボンディ
ングパッド１２と第２リードフレーム３０の外部接続手
段３４とが電気的に連結される。ここで、ボンデイング
パッド１２と第１リードフレーム２０間の電気的連結方
法は、ＴＡＢ(Tape Automated bonding)技術又はフリッ
プチップ(flipchip)技術等を適用することができる。
【００２１】次に、第２リードフレームの外部接続手段
の上面が外部素子との電気的連結のために外部に露出さ
れるように封止する。図７を参照すると、半導体チップ
１１と、第１リードフレーム２０と第２リードフレーム
３０及び電気的連結部分を外部環境から保護するため、
エポキシモルディングコンパウンド１５のような封止手
段にて封止する。
の上面が外部素子との電気的連結のために外部に露出さ
れるように封止する。図７を参照すると、半導体チップ
１１と、第１リードフレーム２０と第２リードフレーム
３０及び電気的連結部分を外部環境から保護するため、
エポキシモルディングコンパウンド１５のような封止手
段にて封止する。
【００２２】次に、第１リードフレーム２０及び第２リ
ードフレーム３０の不要な部分を切断する。図８を参照
すると、エポキシモルディングコンパウンド１５にて封
止した後、パッケージ胴体から突出する第１リードフレ
ーム（図７の２０）のリード部分を、所定のパンチング
手段でハンチングして除去する。この際、第１リードフ
レーム（図７の２０）と結合されている第２リードフレ
ーム３０の突出部分も除去される。その結果、外部接続
手段３４の上面だけが外部に露出された状態で、他の素
子はエポキシモルディングコンパウンド１５で封止され
ている状態である。
ードフレーム３０の不要な部分を切断する。図８を参照
すると、エポキシモルディングコンパウンド１５にて封
止した後、パッケージ胴体から突出する第１リードフレ
ーム（図７の２０）のリード部分を、所定のパンチング
手段でハンチングして除去する。この際、第１リードフ
レーム（図７の２０）と結合されている第２リードフレ
ーム３０の突出部分も除去される。その結果、外部接続
手段３４の上面だけが外部に露出された状態で、他の素
子はエポキシモルディングコンパウンド１５で封止され
ている状態である。
【００２３】次に、ソルダボールを取り付ける。図９を
参照すると、第２リードフレーム３０の外部接続手段３
４の露出された上面に、基板（図示せず）への実装を容
易にするため、金属ボール、例えば、ソルダボール１６
を取り付ける。
参照すると、第２リードフレーム３０の外部接続手段３
４の露出された上面に、基板（図示せず）への実装を容
易にするため、金属ボール、例えば、ソルダボール１６
を取り付ける。
【００２４】
【発明の効果】以上説明したように、第１の発明は、複
数の列で配列された複数のリードを有し、当該リードと
一体に安着部が形成され、長手方向において対向する２
縁部に所定間隔にガイドホールが形成されたサイドレー
ルが形成された第１リードフレームと、前記第１リード
フレームの前記安着部のサイズより大きいか、同一であ
る複数の列で配列された複数の外部接続手段と、各々の
外部接続手段と連結されて一体に形成されるタイバー
と、長手方向において対向する２縁部に所定間隔に形成
されたガイドホールが形成されたサイドレールとを有す
る第２リードフレームを準備する段階と、前記第２リー
ドフレームの前記外部接続手段が前記第１リードフレー
ムの対応する各々の安着部に位置するとともに、当該第
１リードフレームのガイドホールと対応する第２リード
フレームのガイドホールとを各々一致させることによ
り、当該第２リードフレームの外部接続手段を第１リー
ドフレームの対応する各々の安着部上に整列して、当該
第１リードフレームと第２リードフレームとを整列する
段階と、前記第２リードフレームの前記タイバーを切断
する段階と、活性面上に複数のボンディングパッドが形
成された半導体チップを接着手段により前記第１リード
フレームのリードに取り付ける段階と、各々の前記ボン
ディングパッドと前記ボンディングパッドに対応する前
記第１リードフレームの前記リードの末端を電気的に連
結する段階と、前記外部接続手段の上面が外部に露出さ
れるようにして、前記半導体チップと第１リードフレー
ムと第２リードフレーム及び電気的連結部分を封止手段
により封止する段階と、前記第１リードフレーム及び第
２リードフレームの不要な部分を切断した後、前記外部
接続手段の露出面にソルダボールを取り付ける段階とを
含むので、パッケージの製造工程を簡素化させることが
でき、パッケージを製造するに際して既存の装備を使用
することができる。また、スタンピング法が、リードフ
レームの製造費用面から、エッチング法より一層有利で
あるので、パッケージの製造費用を節減することができ
る。したがって、既存の装備を用いて簡単に、定価でチ
ップスケールパッケージを製造することができるという
利点を有する。
数の列で配列された複数のリードを有し、当該リードと
一体に安着部が形成され、長手方向において対向する２
縁部に所定間隔にガイドホールが形成されたサイドレー
ルが形成された第１リードフレームと、前記第１リード
フレームの前記安着部のサイズより大きいか、同一であ
る複数の列で配列された複数の外部接続手段と、各々の
外部接続手段と連結されて一体に形成されるタイバー
と、長手方向において対向する２縁部に所定間隔に形成
されたガイドホールが形成されたサイドレールとを有す
る第２リードフレームを準備する段階と、前記第２リー
ドフレームの前記外部接続手段が前記第１リードフレー
ムの対応する各々の安着部に位置するとともに、当該第
１リードフレームのガイドホールと対応する第２リード
フレームのガイドホールとを各々一致させることによ
り、当該第２リードフレームの外部接続手段を第１リー
ドフレームの対応する各々の安着部上に整列して、当該
第１リードフレームと第２リードフレームとを整列する
段階と、前記第２リードフレームの前記タイバーを切断
する段階と、活性面上に複数のボンディングパッドが形
成された半導体チップを接着手段により前記第１リード
フレームのリードに取り付ける段階と、各々の前記ボン
ディングパッドと前記ボンディングパッドに対応する前
記第１リードフレームの前記リードの末端を電気的に連
結する段階と、前記外部接続手段の上面が外部に露出さ
れるようにして、前記半導体チップと第１リードフレー
ムと第２リードフレーム及び電気的連結部分を封止手段
により封止する段階と、前記第１リードフレーム及び第
２リードフレームの不要な部分を切断した後、前記外部
接続手段の露出面にソルダボールを取り付ける段階とを
含むので、パッケージの製造工程を簡素化させることが
でき、パッケージを製造するに際して既存の装備を使用
することができる。また、スタンピング法が、リードフ
レームの製造費用面から、エッチング法より一層有利で
あるので、パッケージの製造費用を節減することができ
る。したがって、既存の装備を用いて簡単に、定価でチ
ップスケールパッケージを製造することができるという
利点を有する。
【図１】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図２】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図３】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図４】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図５】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図６】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図７】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図８】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図９】本発明によるチップスケールパッケージの製造
工程を示す図である。
工程を示す図である。
【図１０】従来のチップスケールパッケージであって、
ＤＮＰ社のチップスケールパッケージを示す断面図であ
る。
ＤＮＰ社のチップスケールパッケージを示す断面図であ
る。
【図１１】図１０のチップスケールパッケージのリード
部分を示す部分斜視図である。
部分を示す部分斜視図である。
１０ チップスケールパッケージ １１ 半導体チップ １２ ボンディングパッド １３ 両面接着性ポリイミドテープ １４ 金線 １５ エポキシモルディングコンパウンド １６ ソルダボール ２０ 第１リードフレーム ２２ リード ２４ 安着部 ２６、３６ サイドレール ２７、３７ ガイドホール ２８ ダミータイバー ３０ 第２リードフレーム ３４ 外部接続手段 ３８ タイバー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鄭 泰 敬 大韓民国京畿道水原市長安区亭子洞洞神 アパート205洞502号 (56)参考文献 特開 平８−116015（ＪＰ，Ａ) 特開 平２−143449（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50
Claims (1)
- 【請求項１】 複数の列で配列された複数のリードを有
し、当該リードと一体に安着部が形成され、長手方向に
おいて対向する２縁部に所定間隔にガイドホールが形成
されたサイドレールが形成された第１リードフレーム
と、 前記第１リードフレームの前記安着部のサイズより大き
いか、同一である複数の列で配列された複数の外部接続
手段と、各々の外部接続手段と連結されて一体に形成さ
れるタイバーと、長手方向において対向する２縁部に所
定間隔に形成されたガイドホールが形成されたサイドレ
ールとを有する第２リードフレームを準備する段階と、 前記第２リードフレームの前記外部接続手段が前記第１
リードフレームの対応する各々の安着部に位置するとと
もに、当該第１リードフレームのガイドホールと対応す
る第２リードフレームのガイドホールとを各々一致させ
ることにより、当該第２リードフレームの外部接続手段
を第１リードフレームの対応する各々の安着部上に整列
して、当該第１リードフレームと第２リードフレームと
を整列する段階と、 前記第２リードフレームの前記タイバーを切断する段階
と、 活性面上に複数のボンディングパッドが形成された半導
体チップを接着手段により前記第１リードフレームのリ
ードに取り付ける段階と、 各々の前記ボンディングパッドと当該ボンディングパッ
ドに対応する前記第１リードフレームの前記リードの末
端を電気的に連結する段階と、 前記外部接続手段の上面が外部に露出されるようにし
て、前記半導体チップと第１リードフレームと第２リー
ドフレーム及び電気的連結部分を封止手段により封止す
る段階と、 前記第１リードフレーム及び第２リードフレームの不要
な部分を切断した後、前記外部接続手段の露出面にソル
ダボールを取り付ける段階とを含むことを特徴とするチ
ップスケールパッケージの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-34274 | 1996-08-19 | ||
| KR1019960034274A KR100187715B1 (ko) | 1996-08-19 | 1996-08-19 | 리드 프레임을 이용한 칩 스케일 패키지 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084071A JPH1084071A (ja) | 1998-03-31 |
| JP2857380B2 true JP2857380B2 (ja) | 1999-02-17 |
Family
ID=19469952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9125283A Expired - Fee Related JP2857380B2 (ja) | 1996-08-19 | 1997-05-15 | 積層リードフレームを用いたチップスケールパッケージの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894107A (ja) |
| JP (1) | JP2857380B2 (ja) |
| KR (1) | KR100187715B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
| KR100214544B1 (ko) * | 1996-12-28 | 1999-08-02 | 구본준 | 볼 그리드 어레이 반도체 패키지 |
| JP3655069B2 (ja) * | 1997-10-27 | 2005-06-02 | 沖電気工業株式会社 | 樹脂封止型半導体装置とその製造方法 |
| US5899705A (en) | 1997-11-20 | 1999-05-04 | Akram; Salman | Stacked leads-over chip multi-chip module |
| JPH11284007A (ja) * | 1998-03-31 | 1999-10-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| SG75958A1 (en) | 1998-06-01 | 2000-10-24 | Hitachi Ulsi Sys Co Ltd | Semiconductor device and a method of producing semiconductor device |
| KR100340060B1 (ko) | 1998-06-02 | 2002-07-18 | 박종섭 | 티에스오피와호환성이있는씨에스피핀배치방법및그에의한핀배치구조 |
| US6893900B1 (en) * | 1998-06-24 | 2005-05-17 | Amkor Technology, Inc. | Method of making an integrated circuit package |
| KR100578660B1 (ko) * | 1999-03-25 | 2006-05-11 | 주식회사 하이닉스반도체 | 반도체 패키지의 구조 및 그 제조방법 |
| KR100629678B1 (ko) * | 1999-08-30 | 2006-09-29 | 삼성전자주식회사 | 칩 스케일 패키지 제조 방법 |
| US6271469B1 (en) * | 1999-11-12 | 2001-08-07 | Intel Corporation | Direct build-up layer on an encapsulated die package |
| US6639308B1 (en) * | 1999-12-16 | 2003-10-28 | Amkor Technology, Inc. | Near chip size semiconductor package |
| US20020125568A1 (en) * | 2000-01-14 | 2002-09-12 | Tongbi Jiang | Method Of Fabricating Chip-Scale Packages And Resulting Structures |
| JP3654116B2 (ja) * | 2000-03-10 | 2005-06-02 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| KR100608608B1 (ko) * | 2000-06-23 | 2006-08-09 | 삼성전자주식회사 | 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법 |
| US6762502B1 (en) * | 2000-08-31 | 2004-07-13 | Micron Technology, Inc. | Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof |
| US7498196B2 (en) * | 2001-03-30 | 2009-03-03 | Megica Corporation | Structure and manufacturing method of chip scale package |
| US6891276B1 (en) | 2002-01-09 | 2005-05-10 | Bridge Semiconductor Corporation | Semiconductor package device |
| US7190060B1 (en) | 2002-01-09 | 2007-03-13 | Bridge Semiconductor Corporation | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same |
| US6936495B1 (en) | 2002-01-09 | 2005-08-30 | Bridge Semiconductor Corporation | Method of making an optoelectronic semiconductor package device |
| US6987034B1 (en) | 2002-01-09 | 2006-01-17 | Bridge Semiconductor Corporation | Method of making a semiconductor package device that includes singulating and trimming a lead |
| US6921860B2 (en) | 2003-03-18 | 2005-07-26 | Micron Technology, Inc. | Microelectronic component assemblies having exposed contacts |
| JP4467903B2 (ja) * | 2003-04-17 | 2010-05-26 | 大日本印刷株式会社 | 樹脂封止型半導体装置 |
| US7368810B2 (en) * | 2003-08-29 | 2008-05-06 | Micron Technology, Inc. | Invertible microfeature device packages |
| SG144693A1 (en) * | 2003-09-05 | 2008-08-28 | Micron Technology Inc | Invertible microfeature device packages and associated methods |
| US7030472B2 (en) * | 2004-04-01 | 2006-04-18 | Agere Systems Inc. | Integrated circuit device having flexible leadframe |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157480A (en) * | 1991-02-06 | 1992-10-20 | Motorola, Inc. | Semiconductor device having dual electrical contact sites |
| JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
| JPH08148603A (ja) * | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
| US5677566A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Semiconductor chip package |
-
1996
- 1996-08-19 KR KR1019960034274A patent/KR100187715B1/ko not_active IP Right Cessation
-
1997
- 1997-05-15 JP JP9125283A patent/JP2857380B2/ja not_active Expired - Fee Related
- 1997-08-01 US US08/904,756 patent/US5894107A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1084071A (ja) | 1998-03-31 |
| US5894107A (en) | 1999-04-13 |
| KR19980015059A (ko) | 1998-05-25 |
| KR100187715B1 (ko) | 1999-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2857380B2 (ja) | 積層リードフレームを用いたチップスケールパッケージの製造方法 | |
| US7115977B2 (en) | Multi-chip package type semiconductor device | |
| US6972214B2 (en) | Method for fabricating a semiconductor package with multi layered leadframe | |
| US6878570B2 (en) | Thin stacked package and manufacturing method thereof | |
| US7378298B2 (en) | Method of making stacked die package | |
| US7489021B2 (en) | Lead frame with included passive devices | |
| US7115441B2 (en) | Semiconductor package with semiconductor chips stacked therein and method of making the package | |
| US20080164586A1 (en) | Thin semiconductor package having stackable lead frame and method of manufacturing the same | |
| US20070210422A1 (en) | Semiconductor package system with substrate having different bondable heights at lead finger tips | |
| US6753599B2 (en) | Semiconductor package and mounting structure on substrate thereof and stack structure thereof | |
| JPH0661406A (ja) | 半導体装置及び半導体装置の製造方法及びテ−プキャリア | |
| CN111863762A (zh) | 半导体封装件中的引线稳定化 | |
| US5559305A (en) | Semiconductor package having adjacently arranged semiconductor chips | |
| JP2001177005A (ja) | 半導体装置及びその製造方法 | |
| JP3203200B2 (ja) | 半導体装置 | |
| KR200159861Y1 (ko) | 반도체 패키지 | |
| KR100702967B1 (ko) | 솔더 볼 부착 홈이 형성된 리드 프레임을 포함하는 반도체패키지 및 그를 이용한 적층 패키지 | |
| KR100440789B1 (ko) | 반도체 패키지와 이것의 제조방법 | |
| KR100321149B1 (ko) | 칩사이즈 패키지 | |
| KR19980022527A (ko) | 클립 리드를 갖는 칩 스케일 패키지 | |
| JPH0514516Y2 (ja) | ||
| US20030037947A1 (en) | Chip scale package with a small surface mounting area | |
| JP2002280493A (ja) | 半導体装置および装置の製造方法並びに実装構造体 | |
| JPH05102380A (ja) | 半導体集積回路装置およびその実装構造 | |
| JPH1154537A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071127 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081127 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |