KR100440789B1 - 반도체 패키지와 이것의 제조방법 - Google Patents

반도체 패키지와 이것의 제조방법 Download PDF

Info

Publication number
KR100440789B1
KR100440789B1 KR10-1999-0066152A KR19990066152A KR100440789B1 KR 100440789 B1 KR100440789 B1 KR 100440789B1 KR 19990066152 A KR19990066152 A KR 19990066152A KR 100440789 B1 KR100440789 B1 KR 100440789B1
Authority
KR
South Korea
Prior art keywords
semiconductor package
lead
row
lead frame
leads
Prior art date
Application number
KR10-1999-0066152A
Other languages
English (en)
Other versions
KR20010058789A (ko
Inventor
이길진
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-1999-0066152A priority Critical patent/KR100440789B1/ko
Publication of KR20010058789A publication Critical patent/KR20010058789A/ko
Application granted granted Critical
Publication of KR100440789B1 publication Critical patent/KR100440789B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지 및 이것의 제조방법에 관한 것으로서, 특히 웨이퍼를 소잉하지 않고 직접 이용한 반도체 패키지 및 이것의 제조방법을 제공하고자 한 것으로서, 가로세로 방향으로 다수의 패키지 영역을 갖도록 제작된 리드프레임을 웨이퍼상에 접착수단으로 부착하여, 웨이퍼의 칩과 리드프레임의 리드간에 와이어본딩을 하고 수지로 몰딩한 다음, 낱개의 반도체 패키지가 되도록 소잉함으로써, 칩과 리드프레임의 리드가 외부로 노출된 구조로 반도체 패키지로 제조되어 칩으로부터 발생된 열을 외부로 방출시킬 수 있는 효과를 극대화시킬 수 있고, 웨이퍼를 직접 부착하여 반도체 패키지를 제조함에 따라 보다 경박단소화를 실현할 수 있도록 한 반도체 패키지 및 이것의 제조방법을 제공하고자 한 것이다.

Description

반도체 패키지와 이것의 제조방법{Semiconductor package and manufacturing method the same}
본 발명은 반도체 패키지 및 이것의 제조방법에 관한 것으로서, 더욱 상세하게는 웨이퍼에 리드프레임을 직접 부착하여 제조되어진 반도체 패키지와 이것의 제조방법에 관한 것이다.
통상적으로 전자기기의 집약적 발달과 소형화 경향으로 인하여 고집적화, 소형화, 고기능화의 추세에 병행하여, 상기 반도체 칩탑재판의 저면이 외부로 노출된 구조로 제조된 반도체 패키지, 솔더볼과 같은 인출단자를 포한하는 볼 그리드 어레이 반도체 패키지 그리고, 리드프레임, 인쇄회로기판, 필름등의 부재를 이용한 반도체 패키지등 다양한 종류의 패기키가 경박단소화로 개발되어 왔고, 개발중에 있다.
한편, 상기와 같은 반도체 패키지를 제조하기 위한 반도체 칩은 집적회로를 만들기 위해 반도체 물질의 단결점을 성장시킨 기둥모양의 잉곳(Ingot)을 얇게 잘라서 만든 원판 모양의 웨이퍼로부터 낱개로 소잉(Sawing)되어 제공되어진다.
이에, 상기 웨이퍼로부터 반도체칩을 낱개로 소잉하지 않고, 직접 웨이퍼를이용한 반도체 패키지가 제조되어 왔고, 개발중에 있다.
따라서, 본 발명은 상기와 같이 웨이퍼를 소잉하지 않고 직접 이용한 반도체패키지 및 이것의 제조방법을 제공하고자 한 것으로서, 가로세로 방향으로 다수의 패키지 영역을 갖도록 제작된 리드프레임을 웨이퍼상에 접착수단으로 부착하여, 웨이퍼의 칩과 리드프레임의 리드간에 와이어본딩을 하고 수지로 몰딩하여 제조한 다음, 낱개의 반도체 패키지가 되도록 소잉함으로써, 칩과 리드프레임의 리드가 외부로 노출된 구조로 반도체 패키지로 제조되어 칩으로부터 발생된 열을 외부로 방출시킬 수 있는 효과를 극대화시킬 수 있고, 웨이퍼를 직접 부착하여 반도체 패키지를 제조함에 따라 보다 경박단소화를 실현할 수 있도록 한 반도체 패키지 및 이것의 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지에 적용되는 리드프레임을 나타내는 평면도,
도 2a에서 도 2f 까지는 본 발명에 따른 반도체 패키지의 제조 방법의 일실시예를 순서대로 나타낸 사시도,
도 3a에서 도 3f 까지는 본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예를 순서대로 나타낸 사시도,
도 4a는 본 발명에 따른 반도체 패키지의 일실시예를 나타내는 단면도,
도 4b는 본 발명에 따른 반도체 패키지의 다른 실시예를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 패키지 12 : 리드프레임
14 : 웨이퍼 16 : 칩
18 : 가로열 리드 20 : 세로열 리드
22 : 연결단 24 : 와이어
26 : 펀칭라인 28 : 접착수단
30 : 접지면 32 : 인출단자
34 : 수지 36 : 프레임
38 : 펀칭영역
이하 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.
본 발명의 반도체 패키지는 접지면(30)을 갖는 다수의 가로열 리드(18)와, 이 가로열 리드(18)의 중앙부에 서로 수직 교차되며 펀칭영역(38)으로 형성되는 2열의 세로열 리드(20)를 포함하는 다수의 반도체 패키지 영역과, 가장 외곽쪽에 위치된 상기 반도체 패키지 영역과 일체로 성형되는 고리형의 프레임(36)으로 이루어진 리드프레임(12)과; 상기 리드프레임(12)의 일면 전체에 부착되는 접착수단(28)과; 상기 리드프레임(12)이 일면에 부착된 접착수단(28)의 반대쪽면에 부착되어지는 웨이퍼(14)와; 상기 리드프레임(12)의 반도체 패키지 영역에서 2열의 세로열 리드(20)가 펀칭되어 노출된 웨이퍼(14)의 칩(16)과 다수의 가로열리드(18) 상면간을 연결하는 와이어(24)와; 상기 웨이퍼(14)의 노출된 칩(16)과 가로열 리드(18)의 상면 일부와 이들을 연결하는 상기 와이어(24)를 보호하기 위하여 몰딩시킨 수지(34)로 구성된 것을 특징으로 한다.
특히, 상기 리드프레임(12)의 반도체 패키지 영역간에는 낱개의 반도체 패키지(10)로 분리되도록 한 펀칭라인(26)이 형성된다.
또한, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결은 반도체 패키지 영역의 상하끝에 위치한 가로열리드(18)간에 일체 성형된 연결단(22)에 의하여 이루어지고, 좌우방향 연결은 반도체 패키지 영역간에 가로열리드(18)가 일체로 연장되어 이루어진다.
또한, 상기 리드프레임(12)의 가장 외곽쪽 반도체 패키지 영역과 프레임(36)간의 상하방향 연결은 가장 바깥쪽에 위치한 반도체패키지 영역의 가로열리드(18)와 프레임(36)간에 일체 성형된 연결단(22)에 의하여 이루어지고, 좌우방향 연결은 가로열리드(18)가 프레임(36)까지 일체가 되게 연장되어 이루어진다.
한편, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결은 상기 세로열리드(20)를 서로 일체가 되게 연장시켜 이루어진다.
상기 리드프레임(12)의 다수의 가로열 리드(18)에 성형된 접지면(30)은 서로 엇갈리게 형성되고 리드의 폭보다 큰 면적을 갖도록 성형된다.
상기 리드프레임(12)의 가로열 리드(18)는 접지면(30)의 돌출된 형상이 되돌고 하프에칭 처리된다
상기 하프에칭으로 돌출 형성된 접지면(30)을 갖는 리드프레임(12)을 사용하여 반도체 패키지(10)를 제조하는 경우에는 접지면(30)의 상면만이 외부로 노출되도록 수지(34)로 몰딩된다.
상기 수지(34)로 몰딩되어 외부로 노출된 접지면(30)에는 인출단자(32)를 부착시키게 된다.
본 발명의 반도체 패키지 제조 방법은 웨이퍼(14)와 같은 면적으로 리드프레임이 될 전도체의 원판을 구비하는 단계와; 프레임(36)과, 접지면(30)을 갖는 다수의 가로열 리드(18)와 이 가로열 리드(18)의 중앙부에 일체로 교차된 2열의 세로열 리드(20)로 구성된 다수의 반도체 패키지 영역으로 구성된 리드프레임(12)이 되도록 상기 전도체 원판을 펀칭하는 단계와; 상기 리드프레임(12)의 일면 전체에 접착수단(28)을 부착하는 단계와; 펀칭영역(38)으로 성형된 상기 2열의 세로열 리드(20) 부위를 펀칭하는 단계와; 상기 리드프레임(12)이 부착된 접착수단(28)의 반대면에 웨이퍼(14)를 부착하는 단계와; 상기 리드프레임(12)의 펀칭 처리된 펀칭영역(38)으로 노출된 웨이퍼(14)상의 칩(16)의 본딩패드와 가로열 리드(18)의 상면간에 와이어(24)를 연결하는 단계와; 상기 펀칭 처리된 펀칭영역(38)으로 노출된 반도체 칩(16)과 와이어(24)와 가로열 리드(18)의 와이어 본딩된 영역을 수지(34)로 몰딩하는 단계와; 몰딩된 수지의 경화후에 상기 리드프레임의 반도체 패키지 영역간에 형성된 펀칭라인을 따라 소잉하여 낱개의 반도체 패키지가 되도록하는 단계로 이루어진 것을 특징으로 한다.
상기 리드프레임(12)의 펀칭 제작전에 가로열 리드(18)의 접지면(30)이 돌출된 형상이 되도록 하프에칭 단계가 진행된다.
특히, 상기 리드프레임(12)의 다수의 가로열 리드(18)에 하프에칭으로 돌출성형된 접지면(30)에 인출단자(32)를 부착하는 단계가 추가로 진행되어진다.
여기서 상기와 같은 특징을 갖는 본 발명을 실시예로서, 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지에 적용되는 리드프레임을 나타내는 평면도로서, 도면부호 12는 본 발명의 반도체 패키지를 제조하기 위해서는 우선적으로 제작되어야 할 리드프레임을 나타낸다.
우선, 상기 리드프레임(12)을 제작하기 위하여 웨이퍼(14)와 동일한 면적의 전도성 금속원판을 구비하여 다음과 같은 구조가 되도록 펀칭을 하게 된다.
상기 리드프레임(12)의 안쪽은 접지면(30)을 갖는 다수의 가로열 리드(18)와, 이 가로열 리드(18)의 중앙부에 서로 수직 교차되며 일체로 성형되는 2열의 세로열 리드(20)로 구성된 다수의 반도체 패키지 영역이 가로세로 등간격으로 성형되어진다.
또한, 상기 리드프레임(12)의 바깥쪽에는 가장 외곽의 반도체 패키지 영역과 일체로 연결되어져 상기 각 리드(18,20)를 지지하는 환형 고리 형상의 프레임(36)으로 성형되어진다.
특히, 상기 리드프레임(12)의 각각의 반도체 패키지 영역에서 상기 세로열리드(20)는 펀칭영역(38)으로 형성되고, 각각의 반도체패키지 영역간은 반도체패키지의 제조를 최종적으로 마친후에 낱개의 반도체 패키지(10)로 분리시킬 수 있도록 한 펀칭라인(26)으로 형성된다.
이때, 상기 리드프레임(12)의 반도체 패키지 영역간은 서로 일체로 성형된 것으로서, 그 일체로 연결된 상태를 살펴보면, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결은 각각의 반도체 패키지 영역의 상하끝에 위치한 가로열리드(18)의 양끝과 세로열리드(20) 사이에 연결단(22)이 일체로 성형되어 이루어지고, 좌우방향 연결은 반도체 패키지 영역간에 가로열리드(18)가 서로 일체로 연장되어 이루어진다.
또한, 상기 리드프레임(12)의 가장 외곽쪽 반도체 패키지 영역과 상기 프레임(36)간의 상하방향 연결은 가장 바깥쪽에 위치한 반도체패키지 영역의 가로열리드(18)의 양끝과 세로열리드(20) 사이에 연결단(22)의 일측단이 일체 성형되고 타단은 상기 프레임(36)에 일체로 성형되어 이루어지고, 또한 좌우방향 연결은 가로열리드(18)가 프레임(36)까지 일체가 되게 연장되어 이루어진다.
한편, 상기 리드프레임(12)의 반도체 패키지 영역간의 상하방향 연결의 다른 방법은 각 반도체 패키지 영역간의 세로열리드(20)를 서로 일체가 되게 그대로 연장시켜 이루어지게 할 수 있다.
상기 리드프레임(12)의 각각 가로열리드(18)에 형성된 접지면(30)은 간섭을 없애기 위하여 서로 엇갈리게 성형하는 것이 바람직하고, 하프에칭(Half-etching)처리를 하여 접지면(30)만이 돌출되는 형상이 되도록 할 수 있다.
여기서 상기와 같은 구조로 제작된 리드프레임(12)를 이용하여 반도체 패키지를 제조하는 방법의 일실시예를 첨부한 도 2a에서 도 2f를 참조로 설명하면 다음과 같다.
우선, 상기와 같이 제작 구비된 리드프레임(12)의 일면 전체에 도 2a에 도시한 바와 같이, 양면테이프와 같은 접착수단(28)을 부착시키는 단계를 진행시키게 된다.
다음으로, 상기 접착수단(28)이 부착된 리드프레임(12)의 세로열리드(20)가 포함된 펀칭영역(38)에 대하여 펀칭을 하여, 첨부한 도 2b에 도시한 바와 같이, 펀칭영역(38)내의 세로열리드(20)가 분리되도록 한 단계를 진행시킨다.
이어서, 상기 리드프레임(12)이 부착된 접착수단(28)의 반대쪽 면에는 웨이퍼(14)를 부착시키는 단계를 첨부한 도2c에 도시한 바와 같이 진행시키게 되는데, 상기 웨이퍼(14)상의 형성된 각각의 반도체 칩(16)은 리드프레임(12)의 각각의 반도체 패키지 영역과 일치되도록 한다.
이때, 상기 접착수단(28)을 중심으로 일면에는 리드프레임(12)이 부착되어 있고, 반대쪽면에는 웨이퍼(14)가 부착되어 있는 상태로서, 상기 리드프레임(12)의 펀칭되어 분리된 펀칭영역(38)으로 본딩패드를 포함하는 반도체 칩(16)의 중앙부 일부면이 노출되어진 상태가 된다.
상기와 같은 상태에서, 첨부한 도 2d에 도시한 바와 같이 상기 반도체 칩(16)의 본딩패드와 리드프레임(12)의 가로열리드(18)의 상면간에 와이어(24)를 본딩시키는 단계가 진행되어진다.
다음으로, 상기 펀칭된 펀칭영역(38)으로 노출된 반도체 칩(16)과, 가로열리드(18)의 상면 일부와, 상기 반도체 칩(16)과 가로열리드(18)의 상면을 연결하는 와이어(24)를 외부로부터 보호하기 위하여 수지(34)로 몰딩하는 단계가 첨부한 도 2e에 도시한 바와 같이 진행되어진다.
상기 몰딩수지(34)의 경화후에, 상기 리드프레임(12)의 각각 반도체 패키지 영역간에 형성된 펀칭라인(26)을 따라 펀칭을 함으로써, 첨부한 도 2f에 도시한 바와 같은 개개의 반도체 패키지(10)가 완성되어진다.
상기와 같이 완성된 반도체 패키지(10)의 구조를 도 4a를 참조로 보다 상세하게 설명하면, 반도체 칩(16)의 저면과 사방 측면이 외부로 노출되고, 가로열리드(18)도 와이어 본딩되어 몰딩된 일부 영역을 제외하고 상면이 외부로 노출된 상태가 되어, 칩(16)에서 발생된 열의 방출을 극대화시킬 수 있게 된다.
여기서, 첨부한 도 3a에서 3f를 참조로 본 발명에 따른 반도체 패키지의 제조방법의 다른 실시예를 설명하면 다음과 같다.
다른 실시예로서의 반도체 패키지 제조용 리드프레임(12)은 상술한 일실시예로서의 반도체 패키지 제조용 리드프레임의 구조와 동일하고, 단지 접지면(30)이 일방향으로 돌출되게 하프에칭처리된 구조이다.
또한, 다른 실시예로서의 반도체 패키지 제조방법은 일실시예의 제조방법과 동일하나, 그 제조공정중 몰딩공정과 인출단자 부착공정이 다르다.
이에, 상기 리드프레임(12)의 가로열리드(18)에 형성된 접지면(30)이 하프에칭으로 돌출 형성된 경우에는, 첨부한 도 3e에 도시한 바와 같이 수지(34)의 몰딩공정시 돌출된 접지면(30)의 상면만을 제외한 가로열리드(18)의 전체가 수지(34)로 몰딩되어진다.
따라서, 외부로 노출되어진 상기 접지면(30)의 상면에 솔더볼과 같은 인출단자(32)를 부착시키게 되어 첨부한 도 3f에 도시한 바와 같은 구조의 반도체 패키지(10)가 완성되어진다.
마찬가지로, 다른 실시예로서의 반도체 패키지는 첨부한 도 4b에 도시한 바와 같이, 반도체 칩(16)의 저면과 가로열리드(18)의 후단면이 외부로 노출된 상태로서, 칩(16)에서 발생된 열을 외부로 용이하게 방출시킬 수 있게 된다.
또한, 상기 일실시예와 다른 실시예의 반도체 패키지(10)는 웨이퍼를 직접 이용하여 제조된 패키지이기 때문에 경박단소화로 제조된 반도체 패키지의 표본이 된다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 및 이것의 제조방법에 의하면, 웨이퍼에 리드프레임을 직접 부착하여, 칩과 리드프레임의 리드가 외부로 노출된 구조로 반도체 패키지가 제조되도록 함으로써, 칩으로부터 발생된 열을 외부로 방출시킬 수 있는 효과를 극대화시킬 수 있고, 웨이퍼를 직접 부착하여 반도체 패키지를 제조함으로써, 보다 경박단소화로 제조된 반도체 패키지를 제공할 수 있는 장점이 있다.

Claims (9)

  1. 하프에칭에 의하여 돌출되게 형성되며 리드의 폭보다 큰폭을 가지면서 서로 엇갈리게 형성된 접지면(30)을 갖는 다수의 가로열 리드(18)와, 이 가로열 리드(18)의 일면 전체에 부착되는 접착수단(28)과; 이 접착수단(28)의 반대쪽면에 부착되어지는 반도체 칩(16)과; 상기 반도체 칩(16)과 다수의 가로열리드(18)의 본딩패드간을 연결하는 와이어(24)와; 상기 반도체 칩(16)의 측면과 저면, 상기 가로열 리드(18)의 상면이 노출되는 동시에 상기 와이어(24)를 내재시키며 몰딩된 수지(34)로 구성된 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 수지(34)로 몰딩되어 외부로 노출된 가로열리드(18)의 접지면(30)에는 인출단자(32)가 부착된 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 웨이퍼(14)와 같은 면적으로 리드프레임이 될 전도체의 원판을 구비하는 단계와;
    프레임(36)과, 접지면(30)을 갖는 다수의 가로열 리드(18)와, 이 가로열 리드(18)의 중앙부에 일체로 교차된 2열의 세로열 리드(20)로 구성된 다수의 반도체 패키지 영역으로 구성된 리드프레임(12)이 되도록 상기 전도체 원판을 펀칭하되, 반도체 패키지 영역간의 상하방향 연결은 반도체 패키지 영역의 상하끝에 위치한 가로열리드(18)간에 일체 성형된 연결단(22)에 의하여 이루어지고, 좌우방향 연결은 반도체 패키지 영역간에 가로열리드(18)가 일체로 연장되어 이루어지며, 반도체 패키지 영역간의 상하방향 연결은 상기 세로열리드(20)를 서로 일체가 되게 연장시켜 이루어지는 리드프레임 제작 단계와;
    상기 리드프레임(12)의 일면 전체에 접착수단(28)을 부착하는 단계와;
    펀칭영역(38)으로 성형된 상기 2열의 세로열리드(20) 부위를 펀칭하는 단계와; 상기 리드프레임(12)이 부착된 접착수단(28)의 반대면에 웨이퍼(14)를 부착하는 단계와; 상기 리드프레임(12)의 펀칭 처리된 펀칭영역(38)으로 노출된 웨이퍼(14)상의 칩(16)의 본딩패드와 가로열 리드(18)의 상면간에 와이어(24)를 연결하는 단계와; 상기 펀칭 처리된 펀칭영역(38)으로 노출된 반도체 칩(16)과 와이어(24)와 가로열 리드(18)의 와이어 본딩된 영역을 수지(34)로 몰딩하는 단계와; 몰딩된 수지의 경화후에 상기 리드프레임의 반도체 패키지 영역간에 형성된 펀칭라인(26)을 따라 소잉하여 낱개의 반도체 패키지가 되도록 하는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 삭제
  7. 삭제
  8. 제 5 항에 있어서, 상기 리드프레임(12)의 펀칭 제작전에 가로열 리드(18)의 접지면(30)이 돌출된 형상이 되도록 하프에칭 단계가 더 진행시킬 수 있는 것을 특징으로 하는 반도체 패키지 제조방법.
  9. 제 5 항 또는 제 8 항에 있어서, 상기 리드프레임(12)의 다수의 가로열 리드(18)에 하프에칭으로 돌출성형된 접지면(30)에는 인출단자(32)를 부착하는 단계가 더 진행되는 것을 특징으로 하는 반도체 패키지 제조방법.
KR10-1999-0066152A 1999-12-30 1999-12-30 반도체 패키지와 이것의 제조방법 KR100440789B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0066152A KR100440789B1 (ko) 1999-12-30 1999-12-30 반도체 패키지와 이것의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0066152A KR100440789B1 (ko) 1999-12-30 1999-12-30 반도체 패키지와 이것의 제조방법

Publications (2)

Publication Number Publication Date
KR20010058789A KR20010058789A (ko) 2001-07-06
KR100440789B1 true KR100440789B1 (ko) 2004-07-19

Family

ID=19633301

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0066152A KR100440789B1 (ko) 1999-12-30 1999-12-30 반도체 패키지와 이것의 제조방법

Country Status (1)

Country Link
KR (1) KR100440789B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452819B1 (ko) * 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306853A (ja) * 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JPH1050920A (ja) * 1996-05-17 1998-02-20 Lg Semicon Co Ltd チップサイズ半導体パッケージの製造方法およびそれに 用いるリードフレーム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306853A (ja) * 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JPH1050920A (ja) * 1996-05-17 1998-02-20 Lg Semicon Co Ltd チップサイズ半導体パッケージの製造方法およびそれに 用いるリードフレーム

Also Published As

Publication number Publication date
KR20010058789A (ko) 2001-07-06

Similar Documents

Publication Publication Date Title
US6630729B2 (en) Low-profile semiconductor package with strengthening structure
US6740961B1 (en) Lead frame design for chip scale package
US6117710A (en) Plastic package with exposed die and method of making same
US7008824B2 (en) Method of fabricating mounted multiple semiconductor dies in a package
US7274088B2 (en) Flip-chip semiconductor package with lead frame as chip carrier and fabrication method thereof
US6855575B2 (en) Semiconductor chip package having a semiconductor chip with center and edge bonding pads and manufacturing method thereof
US7808084B1 (en) Semiconductor package with half-etched locking features
US6975038B1 (en) Chip scale pin array
US20060105501A1 (en) Electronic device with high lead density
US8659146B2 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
US20070087480A1 (en) Chip package method
US20050121756A1 (en) Dual gauge leadframe
US11842948B2 (en) SMDs integration on QFN by 3D stacked solution
US20050051877A1 (en) Semiconductor package having high quantity of I/O connections and method for fabricating the same
US20220084913A1 (en) Compact leadframe package
US20200343168A1 (en) Lead stabilization in semiconductor packages
US20040084757A1 (en) Micro leadframe package having oblique etching
US7294911B2 (en) Ultrathin leadframe BGA circuit package
US8508032B2 (en) Chip packaging
KR100440789B1 (ko) 반도체 패키지와 이것의 제조방법
KR200159861Y1 (ko) 반도체 패키지
KR0152902B1 (ko) 버텀리드형 반도체 패키지의 구조 및 그 제조방법
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
KR100321149B1 (ko) 칩사이즈 패키지
KR100651801B1 (ko) 투피스형 반도체 패키지의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130702

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140704

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150702

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160705

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190703

Year of fee payment: 16