KR100651801B1 - 투피스형 반도체 패키지의 제조방법 - Google Patents

Abstract

투피스형 반도체 패키지의 제조방법을 개시한다. 본 발명은 스티프너와, 방열판이 형성된 프레임을 준비하는 단계;와, 스티프너와 방열판상에 반도체 패키지가 장착되는 영역의 외곽에 해당되는 부분에 적어도 하나 이상의 슬롯을 형성시키는 단계;와, 스티프너와 방열판을 접착테이프를 매개로 하여 부착시키는 단계;와, 스티프너의 윗면에 회로테이프를 부착시키는 단계;와, 테이프를 이용하여 반도체 패키지를 형성하는 단계;와, 반도체 패키지의 외곽부분에 형성된 슬롯에 대하여 펀칭하는 단계;와, 단위 반도체 패키지로 절단하여 완성하는 단계를 포함한다.

Description

투피스형 반도체 패키지의 제조방법{Fabrication method of two-piece type semiconductor package}

도 1은 종래의 프레임을 도시한 평면도,

도 2a는 도 1의 프레임을 중첩하여 반도체 패키지를 제조한 이후의 상태를 도시한 평면도,

도 2b는 도 2a의 반도체 패키지를 개별적으로 절단한 이후의 상태를 도시한 평면도,

도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도,

도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 패키지를 제조공정별로 도시한 것으로서,

도 4a는 프레임을 도시한 평면도,

도 4b는 도 4a의 프레임에 슬롯이 형성된 이후의 상태를 도시한 평면도,

도 4c는 도 4a의 프레임을 중첩한 이후의 상태를 도시한 평면도,

도 4d는 도 4c의 프레임에 회로테이프가 부착된 이후의 상태를 도시한 평면도,

도 4e는 도 4d의 단면도,

도 4f는 도 4d의 프레임에 반도체 패키지를 제조한 이후의 상태를 도시한 평 면도,

도 4g는 도 4f의 반도체 패키지를 개별적으로 절단한 이후의 상태를 도시한 평면도,

도 5는 본 발명에 따른 반도체 패키지를 제조하는 과정을 도시한 순서도.

<도면의 주요 부분에 대한 간단한 설명>

11,41...프레임 12,33,42...스티프너

13,35,43...방열판 14,44...캐비티

15,45...가이드 홀 30...티비지에 반도체 패키지

31,47...회로테이프 37...반도체 칩

46...슬롯 47...노치부

48...제1 접착제 49...제2 접착제

100,400...반도체 패키지

본 발명은 반도체 패키지의 제조방법에 관한 것으로서, 보다 상세하게는 다수개의 반도체 패키지가 형성된 프레임으로부터 단위 반도체 패키지로 분리가 용이하도록 방법이 개선된 투피스형 반도체 패키지의 제조방법에 관한 것이다.

통상적으로, 티비지에이(TBGA, tape ball grid array) 반도체패키지는 회로패턴이 형성된 테이프가 열을 방출하는 방열판상에 직접적으로 부착되는 원피스형(one-piece type)과, 지지역할을 하는 스티프너(stiffener)와 방열판로 된 복수개의 프레임상에 부착되는 투피스형(two-piece type)으로 분류할 수 있다.

티비지에이 반도체패키지는 스티프너 또는 방열판에 형성된 캐비티(cavity)를 통하여 반도체 칩이 실장되고, 반도체 칩과 회로테이프의 회로패턴이 와이어본딩에 의하여 전기적으로 접속되고, 회로패턴에 연결된 솔더볼 랜드부에 솔더볼이 부착되어 외부기판의 단자와 연결되어 있다.

도 1은 종래의 투피스형 반도체 패키지의 프레임을 도시한 것이고, 도 2a는 도 1의 프레임상에 반도체 패키지가 형성된 이후의 상태를 도시한 것이고, 도 2b는 단위 반도체 패키지로 절단한 이후의 상태를 도시한 것이다.

도 1, 도 2a 및 도 2b를 참조하여, 종래의 투피스형 반도체 패키지를 제조하는 과정을 간략하게 설명하면 다음과 같다.

우선, 프레임(11)이 마련되고, 상기 프레임(11)상에는 반도체 패키지를 지지하는 스티프너(12)와, 상기 스티프너(12)의 하부에 설치되는 방열판(13)이 형성되어 있다. 상기 스티프너(12)에는 반도체 칩이 장착되는 캐비티(14)가 다수개 형성되어 있다. 상기 스티프너(12)와 방열판(13)의 양 측 가장자리로는 위치를 설정하는 가이드 홀(15)이 등간격으로 형성되어 있다.

상기 스티프너(12)는 접착테이프를 매개로 하여 상기 방열판(13)과 라미네이팅되고, 상기 스티프너(12)의 윗면에는 회로패턴이 형성된 테이프가 부착된다. 이어서, 상기 캐비티(14)에 반도체 칩이 실장되고 회로패턴과 와이어본딩된다. 그리고, 회로패턴과 전기적으로 연결된 솔더볼 랜드부에 솔더볼(21)이 부착되고, 그 나 머지 부분은 몰딩재(22)로 몰딩하여 반도체 패키지(100)를 완성하게 된다.

이렇게 반도체 패키지(100)가 완성되면, 절단수단, 예컨대 소잉 머쉬인 (sawing machine)을 이용하여 개별적인 반도체 패키지로 절단하게 된다.

그런데, 종래의 투피스형 반도체 패키지는 다음과 같은 문제점을 가지고 있다.

반도체 패키지(100)가 소잉 머쉬인으로 단위 반도체 패키지로 절단하게 될 때에는 스트립 형태의 스티프너(12)와 방열판(13)에 열이 발생하게 되고, 이러한 열적팽창으로 인하여 스티프너(12)와 방열판(13)이 변형된다. 이에 따라, 반도체 패키지(10)에는 미세한 크랙이 발생하게 되어 그 신뢰성을 확보할 수 없게 된다.

또한, 각각의 단위 반도체 패키지로 절단해야만 하므로 작업 공정수도 늘어나게 됨에 따라 생산효율이 저하되고, 제조원가도 상승하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로서, 개별적인 반도체 패키지로 제조시 공히 절단이 가능하게 프레임에 슬롯이 형성된 투피스형 반도체 패키지의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일 측면에 따른 투피스형 반도체 패키지의 제조방법은,

다수개의 반도체 패키지가 부착되는 스티프너와, 방열판이 형성된 프레임을 준비하는 단계;

상기 스티프너와 방열판상에 반도체 패키지가 장착되는 영역의 외곽에 해당되는 부분에 적어도 하나 이상의 슬롯을 형성시키는 단계;

상기 스티프너와 방열판을 접착테이프를 매개로 하여 부착시키는 단계;

상기 스티프너의 윗면에 회로패턴이 형성된 테이프를 부착시키는 단계;

상기 테이프내에 반도체 칩을 장착하고, 회로패턴과 상기 반도체 칩을 와이어본딩하고, 솔더볼을 부착하고, 몰딩재를 도포하여 반도체 패키지를 형성하는 단계;

상기 반도체 패키지의 외곽부분에 형성된 슬롯에 대하여 펀칭하는 단계; 및

단위 반도체 패키지로 절단하여 완성하는 단계;를 포함하는 것을 특징으로 한다.

또한, 상기 슬롯을 형성시키는 단계에서는,

슬롯에는 펀칭시 절단이 용이하도록 상기 슬롯의 단부에 노치부를 형성시키는 단계를 더 포함하는 것을 특징으로 한다.

나아가, 회로패턴이 형성된 테이프를 부착시키는 단계에서는,

상기 단위 반도체 패키지에 해당되는 스티프너의 영역에 접착제와 테이프가 각각 부착되는 것을 특징으로 한다.

이하에서 첨부된 도면을 참조하면서 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 상세하게 설명하고자 한다.

도 3은 투피스형 티비지에이 반도체 패키지(30)의 일 예를 도시한 것이다.

도면을 참조하면, 상기 반도체 패키지(30)는 회로패턴이 형성된 테이프(31) 와, 상기 회로테이프(31)와 제1 접착제(32)를 매개로 하여 부착되어 상기 테이프(31)를 지지하는 스티프너(33)와, 상기 스티프너(33)와 제2 접착제(34)를 매개로 하여 부착되어 열을 방출하는 방열판(35)을 포함한다.

상기 스티프너(33)에는 중앙부에 캐비티(36)가 형성되어 있고, 상기 캐비티(36)를 통하여 반도체 칩(37)이 제3 접착제(38)를 매개로 하여 실장되어 있다. 상기 반도체 칩(37)은 와이어(39)에 의하여 상기 회로테이프(31)와 와이어본딩되어 있다. 상기 반도체 칩(37) 및 와이어본딩되는 부분은 몰딩재(300)에 의하여 몰딩되어 있다. 한편, 상기 회로테이프(31)에는 외부기판의 단자와 전기적으로 접속되는 솔더볼(310)이 접합되어 있다.

도 4a 내지 도 4g는 투피스형 티비지에 반도체 패키지를 제조하는 공정을 순차적으로 도시한 것이고, 도 5는 이러한 과정을 도시한 순서도이다.

도면을 참조하면, 우선, 스티프너(42)와 방열판(43)이 형성될 프레임(41)이 마련된다. 상기 스티프너(42)와 방열판(43)은 일련의 스트립형태로 다수개의 반도체 패키지가 장착이 가능하다. 상기 스티프너(42)와, 방열판(43)의 가장자리를 따라서는 다수개의 가이드 홀(45)이 등간격으로 형성되어 있다. 그리고, 상기 스티프너(42)에는 추후 조립시 반도체 칩이 실장가능하도록 캐비티(44)가 형성되어 있다.(도 4a,S10)

이어서, 상기 스티프너(42)와, 방열판(43)에는 적어도 하나 이상의 슬롯(46)이 형성된다. 즉, 상기 스티프너(42)와, 방열판(43)에는 반도체 패키지와 상응한 크기의 영역의 외곽을 따라서 복수개의 슬롯(46)이 형성된다. 상기 슬롯(46)은 개 별적인 반도체 패키지의 각 변을 따라서 대응되는 크기로 형성되고, 이 슬롯(46)은 상호 단속적이다. 상기 슬롯(46)을 형성시키는 방법은 여러가지 방법이 있을 수 있으나, 에칭에 의한 방법이나 스탬핑(stamping)에 의한 방법이 널리 사용될 수 있을 것이다.

또한, 상기 슬롯(46)은 단속적으로 설치되어 있기 때문에 개별적인 반도체 패키지로 절단하기 위하여 펀칭시 슬롯(46)의 양 단부에서 버어나 변형이 발생할 가능성이 있다. 이를 방지하기 위하여, 상기 슬롯(46)의 양 단부에는 상호 마주보는 부분에 노치부(47)를 형성시키는 것이 절단시 유리하다고 할 수 있을 것이다. 상기 노치부(47)는 슬롯(46)의 단부로부터 일체로 형성되고, 인접하는 슬롯이 상호 접촉이 가능한 위치까지 연장되는 것이 바람직하다.(도 4b,S20)

다음으로, 상기 스티프너(42)와, 방열판(43, 도 3b참조)은 접착제를 매개로 하여 상호 이층구조로 라미네이팅된다. 이때, 상기 스티프너(42)와, 방열판(43)에 형성된 슬롯(46)이 대응되는 위치에 설정가능하도록 정렬시켜야 한다.(도 4c,S30)

상기 스티프너(42)와 방열판(43)이 중첩된 다음에는, 상기 스티프너(42)의 윗면에 회로테이프(47)를 개별적으로 라미네이팅시킨다. 상기 회로테이프(47)는 회로패턴(47a)과, 솔더볼이 접합되는 영역인 솔더볼 랜드부(47b)가 형성되어 있다. 그리고, 상기 회로테이프(47)의 중앙에는 추후 반도체 칩이 장착가능하도록 상기 스티프너(42)의 캐비티(44)와 상응한 부분이 캐비티(47c)로 형성된다. 또한, 상기 회로테이프(47)는 상기 스티프너(42)의 윗면에 제1 접착제(48)를 매개로 하여 부착가능하고, 상기 제1 접착제(48)는 개별적인 반도체 패키지가 형성되는 영역별로 라 미네이팅 되는 것이 바람직하다. 그리고, 상기 방열판(43)은 제2 접착제(49)를 매개로 하여 상기 스티프너(42)와 상호 부착된다. (도 4d,4e,S40)

이어서, 상기 캐비티(47c) 내에 반도체 칩을 실장하고, 상기 회로테이프(47)와 반도체 칩을 상호 와이어본딩하고, 상기 솔더볼 랜드부(47b)에 솔더볼(48)을 접합하고, 몰딩재(49)를 몰딩하여 단위 반도체 패키지를 완성하게 된다.(도 4f,S50)

반도체 패키지가 완성되면, 상기 스티프너(42)와 방열판(43)에 형성된 가이드 홀(45)을 기준으로 하여 상부에서 별도의 펀칭수단으로 상기 슬롯(46)에 대하여 펀칭을 하게 되면, 각각의 단위 반도체 패키지(400)가 완성된다. 이때, 상기 슬롯(46)의 양 단부에는 노치부(47,도 4b참조)가 소정길이 슬롯(46)의 단부로부터 연장되어 형성되어 있으므로, 슬롯(46)의 양 단부로부터 발생할 수 있는 버어나, 변형을 방지할 수가 있다.(도 4g,S60)

상기와 같은 공정을 통하여 완성된 각각의 반도체 패키지(400)는 외부기판의 단자에 상기 솔더볼(48)이 열융착되어 전기적 신호를 상호 전달하는 체계를 완성하게 된다.(S70)

이상의 설명에서와 같이 본 발명의 투피스형 반도체 패키지의 제조방법은 다음과 같은 효과를 얻을 수 있다.

첫째, 다수개의 반도체 패키지가 형성되는 프레임에 슬롯을 형성시켜 펀칭수단으로 펀칭하여 각각의 단위 반도체 패키지를 완성하는 것이 가능하게 됨으로써, 동시에 다수개의 단위 반도체 패키지를 제조할 수가 있다. 이에 따라, 작업공정수 도 줄어들고, 제조원가도 저렴하다고 할 수 있다.

둘째, 펀칭에 의하여 반도체 패키지를 제조하게 되어서, 제조공정시 발생할 수 있는 열적 팽창에 따른 반도체 패키지의 크랙과 같은 현상을 미연에 방지할 수가 있어서 반도체 패키지의 신뢰성을 크게 향상시킬 수가 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (3)

1. 다수개의 반도체 패키지가 부착되는 스티프너와, 방열판이 형성된 프레임을 준비하는 단계;

   상기 스티프너와 방열판상에 반도체 패키지가 장착되는 영역의 외곽에 해당되는 부분에 적어도 하나 이상의 슬롯을 형성시키는 단계;

   상기 스티프너와 방열판을 접착테이프를 매개로 하여 부착시키는 단계;

   상기 스티프너의 윗면에 회로패턴이 형성된 테이프를 부착시키는 단계;

   상기 테이프내에 반도체 칩을 장착하고, 회로패턴과 상기 반도체 칩을 와이어본딩하고, 솔더볼을 부착하고, 몰딩재를 도포하여 반도체 패키지를 형성하는 단계;

   상기 반도체 패키지의 외곽부분에 형성된 슬롯에 대하여 펀칭하는 단계; 및

   단위 반도체 패키지로 절단하여 완성하는 단계;를 포함하는 것을 특징으로 하는 투피스형 반도체 패키지의 제조방법.
2. 제1항에 있어서,

   상기 슬롯을 형성시키는 단계에서는,

   슬롯에는 펀칭시 절단이 용이하도록 상기 슬롯의 단부에 노치부를 형성시키는 단계를 더 포함하는 것을 특징으로 하는 투피스형 반도체 패키지의 제조방법.
3. 제1항에 있어서,

   회로패턴이 형성된 테이프를 부착시키는 단계에서는,

   상기 단위 반도체 패키지에 해당되는 스티프너의 영역에 접착제와 테이프가 각각 부착되는 것을 특징으로 하는 투피스형 반도체 패키지의 제조방법.

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