JP2002280493A

JP2002280493A - 半導体装置および装置の製造方法並びに実装構造体

Info

Publication number: JP2002280493A
Application number: JP2001078595A
Authority: JP
Inventors: Masakuni Shibamoto; 正訓柴本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-19
Filing date: 2001-03-19
Publication date: 2002-09-27

Abstract

(57)【要約】【課題】製造コストを抑制できる薄形で小形のパッケ
ージを提供する。【解決手段】表面実装形パッケージＩＣの製造方法
は、リードフレーム１２の裏面にテープ１８が貼付され
るテープ貼付工程と、リードフレーム１２に貼付された
テープ１８のリードフレーム側の主面にチップ２０が貼
付されるチップ貼付工程と、チップ２０がリードフレー
ム１２のインナリードにワイヤ２２により電気的に接続
される接続工程と、チップ２０およびインナリード１６
を樹脂封止する樹脂封止体２４が成形される樹脂封止体
成形工程と、テープ１８が剥離されるテープ除去工程
と、アウタリード１７に三角波形形状の位置決め部２６
を形成する工程とを備えている。【効果】樹脂封止体は片面だけに成形されるため、パ
ッケージの厚さは薄くなり、リードフレームとテープを
使用するので、製造コストを低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術、特に、パッケージの薄形化および縮小技術に関
し、例えば、半導体集積回路装置（以下、ＩＣとい
う。）に利用して有効な技術に関する。

【０００２】

【従来の技術】携帯機器向けのＩＣに必要とされるパッ
ケージは、薄形かつ小形で高密度実装が可能なものであ
る。この要求を達成するためのパッケージとして、サイ
ズをチップサイズまで近づけたＣＳＰ（チップ・サイズ
・パッケージ）がある。さらに、高密度実装に関して
は、一つのパッケージ（ワン・パッケージ）の中に半導
体素子を含む集積回路が作り込まれた半導体チップ（以
下、チップという。）を複数個、積層したスタックタイ
プのＣＳＰも提案されている。

【０００３】なお、ＣＳＰを述べてある例としては、株
式会社プレスジャーナル１９９５年５月発行「Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒＷｏｒｌｄ５月号」Ｐ１０４〜Ｐ
１３１、がある。

【０００４】

【発明が解決しようとする課題】しかしながら、一つの
パッケージの中に複数個のチップを搭載すると、一つの
チップの不良が他のチップを見殺すことになるため、製
造コストを増加させてしまうという問題点がある。予
め、チップバーイン方法によって良品チップを選別する
ことにより、不良チップのパッケージングを予防する生
産手法も考えられているが、治具のコストや組立ダメー
ジ検出を考慮すると、製造コストの抑制効果は期待する
程のものではない。

【０００５】また、一般的なＣＳＰはキャリア材にポリ
イミド樹脂等の有機基板が使用されているため、汎用の
リードフレームが使用されるＳＯＰ（スモール・アウト
ライン・パッケージ）やＱＦＰ（クワッド・フラット・
パッケージ）等の従来の表面実装形パッケージに比べて
製造コストが増加する。

【０００６】本発明の目的は、製造コストを抑制するこ
とができる薄形で小形のパッケージを備えた半導体装置
および実装構造体を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【０００９】すなわち、リードフレームの裏面にテープ
が貼付されるテープ貼付工程と、前記リードフレームに
貼付されたテープのリードフレーム側の主面に半導体チ
ップが貼付される半導体チップ貼付工程と、前記半導体
チップが前記リードフレームのインナリードに電気的に
接続される接続工程と、前記半導体チップおよび前記イ
ンナリードを樹脂封止する樹脂封止体が成形される樹脂
封止体成形工程と、前記テープが除去されるテープ除去
工程と、を備えていることを特徴とする。

【００１０】前記した手段によれば、半導体装置の製造
に際して半導体チップをリードフレームに固定するため
のテープは製造後に除去され、かつまた、樹脂封止体は
リードフレームの片面だけに成形されて半導体チップを
樹脂封止しているため、パッケージの厚さを薄くするこ
とができる。他方、半導体装置の製造に際してリードフ
レームを使用し、半導体チップをリードフレームに固定
するために治具を使用せずにテープを使用するので、製
造コストを低減することができる。

【００１１】

【発明の実施の形態】図１は本発明の一実施形態である
半導体装置を示し、図２はそれを使用した実装構造体を
示しており、図３以降はその製造方法を示している。

【００１２】本実施の形態において、本発明に係る半導
体装置は、デュアルライン系の表面実装形樹脂封止パッ
ケージを備えたＩＣ（以下、表面実装形パッケージＩＣ
という。）として構成されている。表面実装形パッケー
ジＩＣ２７は、チップ２０と、チップ２０の各ボンディ
ングパッド２１にボンディングワイヤ２２を介して電気
的に接続された複数本のインナリード１６と、チップ２
０および各インナリード１６を樹脂封止した樹脂封止体
２４とを備えており、チップ２０および各インナリード
１６が樹脂封止体２４の実装側端面から露出されてお
り、各インナリード１６に一体的に連結したアウタリー
ド１７には位置決め部２６が三角波形形状に形成されて
いる。

【００１３】以下、本発明の一実施の形態である表面実
装形パッケージＩＣの製造方法を説明する。この説明に
より、表面実装形パッケージＩＣについての前記した構
成の詳細が共に明らかにされる。

【００１４】表面実装形パッケージＩＣの製造方法に
は、図３に示されている多連リードフレーム１１が使用
される。多連リードフレーム１１は多連リードフレーム
成形工程によって製作されて準備される。多連リードフ
レーム１１は鉄−ニッケル合金や燐青銅等の比較的大き
い機械的強度を有するばね材料からなる薄板が用いられ
て、打ち抜きプレス加工またはエッチング加工により一
体成形されている。多連リードフレーム１１の表面には
銀（Ａｇ）等を用いためっき被膜（図示せず）が、後述
するワイヤボンディングが適正に実施されるように部分
的または全体的に施されている。多連リードフレーム１
１は複数（図３では五つ）の単位リードフレーム１２が
横方向に一列に並設されている。

【００１５】単位リードフレーム１２は位置決め孔１３
ａが開設された外枠１３を一対備えており、両外枠１
３、１３は所定の間隔で平行になるように配されて一連
にそれぞれ延設されている。隣り合う単位リードフレー
ム１２、１２間には一対のセクション枠１４、１４が両
外枠１３、１３間に互いに平行に配されて一体的に架設
されており、これら外枠１３、１３とセクション枠１
４、１４とにより形成された長方形の枠体（フレーム）
内に単位リードフレーム１２が構成されている。

【００１６】両外枠１３、１３間には一対のダム部材１
５、１５が互いに離間されて平行にそれぞれ架設されて
いる。ダム部材１５の内側端辺にはインナリード１６が
複数本、長手方向に等間隔に配されてダム部材１５と直
交するように一体的に突設されており、ダム部材１５の
外側端辺にはインナリード１６と同数本のアウタリード
１７が、インナリード１６と対向するように配されてイ
ンナリード１６と一連になるように一体的に突設されて
いる。各アウタリード１７の外側端部はセクション枠１
４にそれぞれ連結されている。ダム部材１５における隣
り合うアウタリード１７、１７間の部分は、後述する樹
脂封止体成形時にレジンの流れをせき止めるためのダム
１５ａを実質的に構成している。

【００１７】多連リードフレーム１１の一主面（以下、
下面とする。）には多連リードフレーム１１の主面であ
る上面に粘着剤が塗布されたテープ１８が貼付されてお
り、テープ１８の多連リードフレーム１１側の主面であ
る上面における各単位リードフレーム１２の両側のイン
ナリード１６、１６間には、チップ貼付部１９が粘着剤
層によって形成されている。

【００１８】以上の構成に係る多連リードフレーム１１
には、チップ・ボンディング工程およびワイヤ・ボンデ
ィング工程において、チップ・ボンディング作業、続い
て、ワイヤ・ボンディング作業が実施される。これらボ
ンディング作業は従来の多連リードフレームを使用した
ＩＣを製造するための既存のダイボンダやワイヤボンダ
が使用されて実施される。そして、これらのボンディン
グ作業は多連リードフレームが横方向にピッチ送りされ
ることにより、各単位リードフレーム毎に順次実施され
る。

【００１９】まず、図４に示されているように、ＩＣの
製造方法における所謂前工程において集積回路を作り込
まれた半導体集積回路構造物であるチップ２０が、各単
位リードフレーム１２におけるテープ１８のチップ貼付
部１９の上に同心的に配置されて粘着剤層によって貼付
される。この際、チップ２０に形成されたボンディング
パッド２１は上側に向けられる。

【００２０】次いで、図５に示されているように、チッ
プ貼付部１９の上に貼付されたチップ２０の各ボンディ
ングパッド２１と各インナリード１６との間にはボンデ
ィングワイヤ２２が、その両端部をそれぞれボンディン
グされて橋絡される。これにより、チップ２０に作り込
まれた集積回路はボンディングパッド２１、ボンディン
グワイヤ２２、インナリード１６およびアウタリード１
７を介して電気的に外部に引き出されることになる。

【００２１】以上のようにしてチップおよびワイヤ・ボ
ンディングされた図５に示されている組立体２３には、
図６に示されているように、樹脂封止体２４群が従来の
トランスファ成形装置（図示せず）が使用されて、単位
リードフレーム１２群について同時に成形される。

【００２２】そして、本実施の形態においては、樹脂封
止体２４が成形された図６に示されている成形品２５は
テープ除去工程（図示せず）に送られて、テープ１８が
多連リードフレーム１１の下面から剥離されて除去され
た後に、リード切断成形工程（図示せず）において各単
位リードフレーム１２毎に外枠１３およびダム１５ａを
切り落とされ、また、各アウタリード１７には位置決め
部２６が三角波形形状に形成される。これにより、図１
に示されている前記構成に係る表面実装形パッケージＩ
Ｃ２７が製造されたことになる。

【００２３】本実施の形態においては、樹脂封止体成形
工程までは通常の製造工程を使用することができるた
め、画期的な表面実装形パッケージＩＣ２７であるにも
かかわらず、その製造方法における製造工程を変更せず
に済む。したがって、表面実装形パッケージＩＣ２７の
製造コストの増加を抑制することができる。また、製造
された表面実装形パッケージＩＣ２７の電気的特性検査
も既存の検査装置が使用されて実施される。

【００２４】以上のようにして製造されて構成された表
面実装形パッケージＩＣ２７を使用した実装構造体とし
て、メモリーモジュール２８を構築する場合には、図３
（ａ）に示されているように、複数個（図示例では四
個）の表面実装形パッケージＩＣ２７は重ね合わされて
機械的に接続され、また、図３（ｂ）に示されているよ
うに、共通の外部端子（アウタリード）が電気的に互い
に接続される。

【００２５】すなわち、図３（ａ）に示されているメモ
リーモジュール２８において、上下の表面実装形パッケ
ージＩＣ２７、２７は各アウタリード１７の位置決め部
２６、２６同士が整合された状態で重ね合わされて、接
着材層２９によって一体的に接着される。この際、電気
的に互いに導通させたい上下のアウタリード１７、１７
同士の間は導電性接着材層３０によって接着される。な
お、図３に示されたメモリーモジュール２８において
は、ＲＡＳ端子、ＷＥ端子およびＯＥ端子が互いに電気
的に接続されている。

【００２６】前記実施の形態によれば、次の効果が得ら
れる。

【００２７】1) 表面実装形パッケージＩＣの製造に際
してチップをリードフレームに固定するのに使用したテ
ープを製造後に除去し、かつまた、樹脂封止体をリード
フレームの片面だけに成形することにより、表面実装形
パッケージを薄形かつ小形化させることができるため、
表面実装形パッケージＩＣの実装密度を高めることがで
きる。

【００２８】2) 表面実装形パッケージＩＣの製造に際
してリードフレームを使用するとともに、チップをリー
ドフレーム固定するのに治具を使用せずにテープを使用
することにより、製造コストを低減することができる。

【００２９】3) 樹脂封止体成形工程までは通常の製造
工程を使用することにより、表面実装形パッケージＩＣ
の製造方法における製造工程を変更せずに済むため、表
面実装形パッケージＩＣの製造コストの増加を抑制する
ことができる。

【００３０】4) 表面実装形パッケージＩＣの厚さを薄
くすることにより、複数個の表面実装形パッケージＩＣ
を積層してスタックタイプの実装構造体を構成すること
ができる。

【００３１】5) 複数個の表面実装形パッケージＩＣを
積層してスタックタイプの実装構造体を構成することに
より、良品チップを予め選別しなくて済むため、スタッ
クタイプの実装構造体の製造コストを低減することがで
きる。

【００３２】図７は本発明の他の実施の形態である表面
実装形パッケージＩＣを示しており、図８以降はそれを
使用した実装構造体の製造方法を示している。

【００３３】本実施の形態に係る表面実装形パッケージ
ＩＣ２７Ａが前記表面実装形パッケージＩＣ２７と異な
る点は、図７に示されているように、位置決め部がアウ
タリード１７に開設された位置決め孔２６Ａによって構
成されており、実装構造体の製造に際して図８に示され
ているキャリアリードフレーム３１が使用される点であ
る。

【００３４】図８に示されているように、キャリアリー
ドフレーム３１が図３に示されている多連リードフレー
ム１１と異なる点は、各単位キャリアリードフレーム３
２におけるインナリード１６が上方に略直角に屈曲され
ることにより、位置決め孔２６Ａにそれぞれ対応する位
置決めピン３３が形成されている点である。

【００３５】そして、複数個の表面実装形パッケージＩ
Ｃ２７Ａが使用されてスタックタイプの実装構造体の一
例であるメモリーモジュールが製造されるに際しては、
図９に示されているように、複数個の表面実装形パッケ
ージＩＣ２７Ａがキャリアリードフレーム３１の各単位
キャリアリードフレーム３２に、位置決め孔２６Ａに位
置決めピン３３がそれぞれ挿通されて積層される。積層
された複数個の表面実装形パッケージＩＣ２７Ａは位置
決め孔２６Ａと位置決めピン３３との嵌合によって機械
的に接続された状態になる。

【００３６】積層された複数個の表面実装形パッケージ
ＩＣ２７Ａのアウタリード１７、１７同士の電気的接続
は、各単位キャリアリードフレーム３２において接続し
たい所望のアウタリード１７、１７同士をめっき加工や
半田付けすることによって確保することができる。

【００３７】その後、キャリアリードフレーム３１は各
単位キャリアリードフレーム３２毎にアウタリード１７
における位置決めピン３３の外側で切断される。この切
断によって、図１０に示されているように、メモリーモ
ジュール２８Ａが製造されたことになる。

【００３８】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００３９】例えば、表面実装形パッケージＩＣは同方
向に重ね合わせる限らず、アウタリード同士が隣接する
ように（下面同士が隣接するように）反対方向合わせに
重ね合わせてもよい。

【００４０】複数個の表面実装形パッケージＩＣを積層
して構成するスタックタイプの実装構造体はメモリーモ
ジュールに限らず、マイクロコンピュータが構築された
表面実装形パッケージＩＣとＤＲＡＭが構築された表面
実装形パッケージＩＣとの組合せ等であってもよい。

【００４１】また、複数個の表面実装形パッケージＩＣ
は積層してスタックタイプの実装構造体を構成するに限
らず、複数個の表面実装形パッケージＩＣをプリント配
線基板の上に平面的に並べて実装構造体を構成してもよ
い。一個の表面実装形パッケージＩＣをプリント配線基
板にデスクリート部品と共に実装してもよい。

【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるアウタ
リード群が樹脂封止体の二方向に配置されたデュアルラ
イン形パッケージに適用した場合について主に説明した
が、それに限定されるものではなく、アウタリード群が
樹脂封止体の四方向に配置されたクワッド形パッケージ
にも適用することができるし、ＩＣに限らず、トランジ
スタ・アレーやハイブリットＩＣ等の半導体装置全般に
適用することができる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。

【００４４】半導体チップをリードフレームに固定する
のに使用したテープを製造後に除去し、かつまた、樹脂
封止体をリードフレームの片面だけに成形することによ
り、製造コストを低減しつつ、パッケージを薄形かつ小
形化させることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態である表面実装形パッケー
ジＩＣを示しており、（ａ）は上側半分が一部切断平面
図で下側半分が底面図であり、（ｂ）は正面断面図であ
る。

【図２】それを使用したメモリーモジュールを示してお
り、（ａ）は一部切断正面図、（ｂ）はアウタリードの
接続を示す回路図である。

【図３】本発明の一実施の形態である表面実装形パッケ
ージＩＣの製造方法に使用される多連リードフレームを
示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ
線に沿う断面図である。

【図４】チップボンディング工程後を示しており、
（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に
沿う断面図である。

【図５】ワイヤボンディング工程後を示しており、
（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に
沿う断面図である。

【図６】樹脂封止体成形後の組立体を示しており、
（ａ）は上側半分が一部切断平面図で下側半分が一部切
断底面図であり、（ｂ）は一部切断正面図である。

【図７】本発明の他の実施の形態である表面実装形パッ
ケージＩＣを示しており、（ａ）は一部切断平面図、
（ｂ）は一部切断正面図である。

【図８】本発明の他の実施の形態であるメモリーモジュ
ールの製造方法に使用されるキャリアリードフレームを
示しており、（ａ）は一部省略平面図、（ｂ）は（ａ）
のｂ−ｂ線に沿う断面図である。

【図９】その製造途中を示しており、（ａ）は一部省略
平面図、（ｂ）は正面図である。

【図１０】そのメモリーモジュールを示しており、
（ａ）は平面図、（ｂ）は一部切断正面図である。

【符号の説明】

１１…多連リードフレーム、１２…単位リードフレー
ム、１３…外枠、１４…セクション枠、１５…ダム部
材、１５ａ…ダム、１６…インナリード、１７…アウタ
リード、１８…テープ、１９…チップ貼付部、２０…チ
ップ、２１…ボンディングパッド、２２…ワイヤ、２３
…組立体、２４…樹脂封止体、２５…樹脂封止体成形後
の成形品、２６…位置決め部、２７…表面実装形パッケ
ージＩＣ（半導体装置）、２８…メモリーモジュール
（実装構造体）、２９…接着材層、３０…導電性接着材
層、３１…キャリアリードフレーム、３２…単位キャリ
アリードフレーム、３３…位置決めピン、２６Ａ…位置
決め孔、２７Ａ…表面実装形パッケージＩＣ（半導体装
置）、２８Ａ…メモリーモジュール。

Claims

【特許請求の範囲】

【請求項１】一主面およびこれと反対側の他の主面を
有する複数のリードと、前記複数のリードに隣接して配
置された半導体チップと、前記複数のリードの一主面と
前記半導体チップの一主面とを電気的に接続する接続手
段と、前記複数のリードの一主面と前記半導体チップの
一主面とを覆う樹脂封止体とを有し、前記樹脂封止体で
覆われる前記複数のリードの一主面とは反対側の他の主
面および前記半導体チップの一主面とは反対側の他の主
面が前記樹脂封止体から露出していることを特徴とする
半導体装置。
【請求項２】前記複数のリードの前記半導体チップか
ら遠ざかる方向で前記樹脂封止体から突出する部分に位
置合わせ部が形成されていることを特徴とする請求項１
に記載の半導体装置。
【請求項３】パターニングされたリードを有するフレ
ームの裏面にテープの一主面が貼付されるテープ貼付工
程と、前記フレームに貼付されたテープの一主面に半導
体チップが貼付される半導体チップ貼付工程と、前記半
導体チップが前記フレームのインナリードに電気的に接
続される接続工程と、前記半導体チップおよび前記イン
ナリードを樹脂封止する樹脂封止体が成形される樹脂封
止体成形工程と、前記テープが除去されるテープ除去工
程と、を備えていることを特徴とする半導体装置の製造
方法。
【請求項４】前記テープが前記フレームから除去され
た請求項１の半導体装置同士が重ね合わされて機械的か
つ電気的に接続されていることを特徴とする実装構造
体。