JP2000091729A - スタックメモリモジュール - Google Patents
スタックメモリモジュールInfo
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- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】回路基板の両面に複数のメモリが配置されたメ
モリモジュールを小型高密度で配置接続することを可能
にするスタックメモリモジュールを提供する。 【解決手段】回路基板２０のＡ面及びＢ面に夫々配置さ
れた複数のメモリ３０Ａ、３０Ｂに対して夫々分離した
データバスＤＡＴＡを設け、メモリ選択信号ＲＡＳ、Ｃ
ＡＳ、ＡＤＲＳ等をこれらメモリ３０Ａ、３０Ｂに共通
化する。
モリモジュールを小型高密度で配置接続することを可能
にするスタックメモリモジュールを提供する。 【解決手段】回路基板２０のＡ面及びＢ面に夫々配置さ
れた複数のメモリ３０Ａ、３０Ｂに対して夫々分離した
データバスＤＡＴＡを設け、メモリ選択信号ＲＡＳ、Ｃ
ＡＳ、ＡＤＲＳ等をこれらメモリ３０Ａ、３０Ｂに共通
化する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリモジュー
ル、特にスタック（積層）構造のメモリモジュールに関
する。
ル、特にスタック（積層）構造のメモリモジュールに関
する。
【０００２】
【従来の技術】コンピュータ等の情報処理装置には、入
出力データの記憶用として、大容量のメモリが必要であ
る。特に携帯型パーソナルコンピュータ（ＰＣ）等にあ
っては、適正価格とする為に標準機器には必要最低限の
メモリを内蔵し、必要に応じてメモリモジュールとして
別途購入し、付加することが一般化している。
出力データの記憶用として、大容量のメモリが必要であ
る。特に携帯型パーソナルコンピュータ（ＰＣ）等にあ
っては、適正価格とする為に標準機器には必要最低限の
メモリを内蔵し、必要に応じてメモリモジュールとして
別途購入し、付加することが一般化している。
【０００３】斯るメモリモジュールの従来例としては、
例えば、特開平４−３２９６９２号公報に開示された両
面実装置型メモリパッケージがある。このメモリモジュ
ール又はメモリパッケージは、表側メモリＩＣ（集積回
路）と全く対称なピン配置の裏側メモリＩＣを基板の両
面に配置している。この表面メモリＩＣを片面に、これ
と対称なピン配置の裏側メモリＩＣを他面に実装するこ
とにより、メモリＩＣの共通制御信号のピン表裏面同一
にしている。これにより、表面メモリＩＣと裏側メモリ
ＩＣとの同一性能を有するピンを１本の配線パターンに
接続することができる。その結果、メモリＩＣの共通制
御信号パターンの配線性を向上している。
例えば、特開平４−３２９６９２号公報に開示された両
面実装置型メモリパッケージがある。このメモリモジュ
ール又はメモリパッケージは、表側メモリＩＣ（集積回
路）と全く対称なピン配置の裏側メモリＩＣを基板の両
面に配置している。この表面メモリＩＣを片面に、これ
と対称なピン配置の裏側メモリＩＣを他面に実装するこ
とにより、メモリＩＣの共通制御信号のピン表裏面同一
にしている。これにより、表面メモリＩＣと裏側メモリ
ＩＣとの同一性能を有するピンを１本の配線パターンに
接続することができる。その結果、メモリＩＣの共通制
御信号パターンの配線性を向上している。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
モジュール又はメモリパッケージにあっては、ＲＡＳ
（行アドレス選択）信号でチップ選択する必要がある為
に、ＲＡＳ信号数が多いという欠点がある。
モジュール又はメモリパッケージにあっては、ＲＡＳ
（行アドレス選択）信号でチップ選択する必要がある為
に、ＲＡＳ信号数が多いという欠点がある。
【０００５】そこで、本発明の目的は、ＲＡＳ信号数を
減少することが可能なスタックメモリモジュールを提供
することにある。
減少することが可能なスタックメモリモジュールを提供
することにある。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるスタックメモリモジュールは、次のよ
うな特徴的構成を採用している。
め、本発明によるスタックメモリモジュールは、次のよ
うな特徴的構成を採用している。
【０００７】（１）中心に配置した回路基板の両面に対
称配置された複数のスタックメモリを有し、該スタック
メモリに選択信号を印加してデータバスに出力データを
得るよう構成されたスタックメモリモジュールにおい
て、前記回路基板の両面のデータバスを各面毎に個別に
設け、前記回路基板の両面に配置された前記複数のスタ
ックメモリに対する前記選択信号を共通化することを特
徴とするスタックメモリモジュール。
称配置された複数のスタックメモリを有し、該スタック
メモリに選択信号を印加してデータバスに出力データを
得るよう構成されたスタックメモリモジュールにおい
て、前記回路基板の両面のデータバスを各面毎に個別に
設け、前記回路基板の両面に配置された前記複数のスタ
ックメモリに対する前記選択信号を共通化することを特
徴とするスタックメモリモジュール。
【０００８】（２）前記スタックメモリモジュールの前
記回路基板の一辺に沿って接続パッドが設けられている
上記（１）のスタックメモリモジュール。
記回路基板の一辺に沿って接続パッドが設けられている
上記（１）のスタックメモリモジュール。
【０００９】（３）前記各スタックメモリは、夫々ラン
ダムアクセスメモリが配置されたサブ基板を複数重ね合
わせて相互接続して構成される上記（１）又は（２）の
スタックメモリモジュール。
ダムアクセスメモリが配置されたサブ基板を複数重ね合
わせて相互接続して構成される上記（１）又は（２）の
スタックメモリモジュール。
【００１０】（４）前記選択信号としてＲＡＳ、ＣＡＳ
及びＡＤＲＳ信号を含む上記（１）、（２）又は（３）
のスタックメモリモジュール。
及びＡＤＲＳ信号を含む上記（１）、（２）又は（３）
のスタックメモリモジュール。
【００１１】（５）前記スタックメモリは、前記回路基
板の各面に夫々8個1列状に配置される上記（１）、
（２）、（３）又は（４）のスタックメモリモジュー
ル。
板の各面に夫々8個1列状に配置される上記（１）、
（２）、（３）又は（４）のスタックメモリモジュー
ル。
【００１２】
【発明の実施の形態】以下、本発明のメモリモジュール
の好適実施形態例を添付図を参照して詳細に説明する。
の好適実施形態例を添付図を参照して詳細に説明する。
【００１３】図１〜図４は、本発明のメモリモジュール
又はスタックメモリモジュールの好適実施形態例の説明
図である。このスタックメモリモジュール１０は、細長
い回路基板２０の各面に配列された例えば８個（合計１
６個）のスタックメモリ３０ａ〜３０ｈを有する。この
回路基板２０の一縁（図中下縁）には多数のパッド２１
が形成され、各パッド２１は例えば金めっきが施されて
例えばＤＩＭＭ（デュアルインラインメモリモジュー
ル）ソケット（図示せず）を介してマザーボード（親基
板）に接続可能に構成される。また、回路基板２０上の
スペース部分には、多数の付属回路素子２２等が配置さ
れている。このスタックメモリモジュール１０の平面図
及び立体面図を、図２に開示している。
又はスタックメモリモジュールの好適実施形態例の説明
図である。このスタックメモリモジュール１０は、細長
い回路基板２０の各面に配列された例えば８個（合計１
６個）のスタックメモリ３０ａ〜３０ｈを有する。この
回路基板２０の一縁（図中下縁）には多数のパッド２１
が形成され、各パッド２１は例えば金めっきが施されて
例えばＤＩＭＭ（デュアルインラインメモリモジュー
ル）ソケット（図示せず）を介してマザーボード（親基
板）に接続可能に構成される。また、回路基板２０上の
スペース部分には、多数の付属回路素子２２等が配置さ
れている。このスタックメモリモジュール１０の平面図
及び立体面図を、図２に開示している。
【００１４】図４には、各スタックメモリ３０の側面図
を示す。この図から明らかな如く、各スタックメモリ３
０は、例えば相互接続された４板のサブ基板３１ａ−３
１ｄに接続されたＤＲＡＭ（ダイナミックランダムアク
セスメモリ）を有する。これら各サブ基板３１ａ−３１
ｄは、相互接続手段（インタポーザ）を介して相互に電
気的機械的に接続されている。
を示す。この図から明らかな如く、各スタックメモリ３
０は、例えば相互接続された４板のサブ基板３１ａ−３
１ｄに接続されたＤＲＡＭ（ダイナミックランダムアク
セスメモリ）を有する。これら各サブ基板３１ａ−３１
ｄは、相互接続手段（インタポーザ）を介して相互に電
気的機械的に接続されている。
【００１５】このスタックメモリモジュール１０は、図
１に模型で示す如く、ボトム（ＢＯＴＴＯＭ）アドレス
からＴＯＰ（トップ）アドレスまで、４Ｇワードの多数
のメモリ容量を有する。また、図３に示す如く、各スタ
ックメモリ３１ａ−３１ｄは、ＲＡＳ１〜ＲＡＳ４の行
アドレス選択信号ＣＡＳ（列アドレス選択信号）により
選択されたアドレスで、複数のスタックメモリ３０ａ−
３０ｈのうち特定のスタックメモリを選択しアドレッシ
ング可能にしている。
１に模型で示す如く、ボトム（ＢＯＴＴＯＭ）アドレス
からＴＯＰ（トップ）アドレスまで、４Ｇワードの多数
のメモリ容量を有する。また、図３に示す如く、各スタ
ックメモリ３１ａ−３１ｄは、ＲＡＳ１〜ＲＡＳ４の行
アドレス選択信号ＣＡＳ（列アドレス選択信号）により
選択されたアドレスで、複数のスタックメモリ３０ａ−
３０ｈのうち特定のスタックメモリを選択しアドレッシ
ング可能にしている。
【００１６】更に、図５は、図１に示したスタックメモ
リモジュール１０の断面図である。図５から判る如く、
本発明のスタックメモリモジュール１０は、中央に回路
基板２０を有し、その上面（以下Ａ面という）と下面
（以下Ｂ面という）に、夫々４×８＝３２個のＤＲＡＭ
が配置接続されている。ここで注目すべきは、これら回
路基板２０の両面に配置した全てのスタックメモリ３０
に対し、ＲＡＳ、ＣＡＳ、ＡＤＲＳ（アドレス）、Ｏ
Ｅ、ＷＥ信号は共通とすることである。しかし、データ
バス（ＤＡＴＡ）は、夫々Ａ面及びＢ面用を分離する。
リモジュール１０の断面図である。図５から判る如く、
本発明のスタックメモリモジュール１０は、中央に回路
基板２０を有し、その上面（以下Ａ面という）と下面
（以下Ｂ面という）に、夫々４×８＝３２個のＤＲＡＭ
が配置接続されている。ここで注目すべきは、これら回
路基板２０の両面に配置した全てのスタックメモリ３０
に対し、ＲＡＳ、ＣＡＳ、ＡＤＲＳ（アドレス）、Ｏ
Ｅ、ＷＥ信号は共通とすることである。しかし、データ
バス（ＤＡＴＡ）は、夫々Ａ面及びＢ面用を分離する。
【００１７】図６は、図１〜図５に示すスタックメモリ
モジュール１０のＡ面スタックメモリ３０ＡとＢ面スタ
ックメモリ３０Ｂの各信号接続状態を示す回路構成図で
ある。図５で説明した如く、図６からも明らかな如く、
ＲＡＳ、ＣＡＳ、ＡＤＲＳ、ＯＥ及びＷＥ信号は、Ａ面
及びＢ面のスタックメモリ３０Ａ、３０Ｂに共通であ
る。しかし、データバス（ＤＡＴＡ）は、Ａ面及びＢ面
のデータが干渉しないように面単位で分離してインタフ
ェースする必要がある。その為に、８ビットワードのメ
モリの場合には、８本のデータ系信号が増加することと
なる。
モジュール１０のＡ面スタックメモリ３０ＡとＢ面スタ
ックメモリ３０Ｂの各信号接続状態を示す回路構成図で
ある。図５で説明した如く、図６からも明らかな如く、
ＲＡＳ、ＣＡＳ、ＡＤＲＳ、ＯＥ及びＷＥ信号は、Ａ面
及びＢ面のスタックメモリ３０Ａ、３０Ｂに共通であ
る。しかし、データバス（ＤＡＴＡ）は、Ａ面及びＢ面
のデータが干渉しないように面単位で分離してインタフ
ェースする必要がある。その為に、８ビットワードのメ
モリの場合には、８本のデータ系信号が増加することと
なる。
【００１８】以上、本発明のスタックメモリモジュール
の好適実施形態例を説明した。しかし、本発明は、何ら
斯る特定例に限定されるべきでなく、Ａ面及びＢ面のス
タックメモリ数及び各スタックメモリの構成等は任意に
選択し得ること勿論である。従って、これら種々の変形
変更例も本発明に包含されると解するべきである。
の好適実施形態例を説明した。しかし、本発明は、何ら
斯る特定例に限定されるべきでなく、Ａ面及びＢ面のス
タックメモリ数及び各スタックメモリの構成等は任意に
選択し得ること勿論である。従って、これら種々の変形
変更例も本発明に包含されると解するべきである。
【００１９】
【発明の効果】上述の説明から理解される如く、本発明
のスタックメモリモジュールによると、回路基板のＡＢ
両面に配置接続される複数のスタックメモリをＡ面及び
Ｂ面の両方に対してＲＡＳ信号等を共通化することによ
り、ＲＡＳ信号数を減少して回路基板への実装面積を低
減している。換言すると、同数のスタックメモリの使用
に対して必要とする回路基板の面積を小形化することが
可能になる。特に、最近のパーソナルコンピュータ、ラ
ップトップ又はノートブック型パーソナルコンピュータ
にあっては、可能な限り小型高密度化が要求されるの
で、斯るニードに対応可能できる。尚、これを可能にす
る理由は、データバスを回路基板のＡ面、Ｂ面で分離し
た為である。
のスタックメモリモジュールによると、回路基板のＡＢ
両面に配置接続される複数のスタックメモリをＡ面及び
Ｂ面の両方に対してＲＡＳ信号等を共通化することによ
り、ＲＡＳ信号数を減少して回路基板への実装面積を低
減している。換言すると、同数のスタックメモリの使用
に対して必要とする回路基板の面積を小形化することが
可能になる。特に、最近のパーソナルコンピュータ、ラ
ップトップ又はノートブック型パーソナルコンピュータ
にあっては、可能な限り小型高密度化が要求されるの
で、斯るニードに対応可能できる。尚、これを可能にす
る理由は、データバスを回路基板のＡ面、Ｂ面で分離し
た為である。
【図１】本発明のスタックメモリモジュールの模型例を
示す図である。
示す図である。
【図２】本発明のスタックメモリモジュールの平面図及
び立体図である。
び立体図である。
【図３】本発明のスタックメモリモジュールの電気的構
成図である。
成図である。
【図４】本発明のスタックメモリモジュールの各ッスタ
ックメモリの側面図である。
ックメモリの側面図である。
【図５】図１〜図４に示すスタックメモリモジュールの
物理的構成の断面図である。
物理的構成の断面図である。
【図６】図１〜図５に示すスタックメモリモジュールの
各種信号の接続状態を示す図である。
各種信号の接続状態を示す図である。
１０ スタックメモリモジュール ２０ 回路基板 ２１ 接続パッド ３０ スタックメモリ ３１ サブ基板 ３２ 相互接続手段 ＤＡＴＡ データバス ＲＡＳ、ＣＡＳ、ＡＤＲＳ メモリ選択信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４９５
Claims (5)
- 【請求項１】中心に配置した回路基板の両面に対称配置
された複数のスタックメモリを有し、該スタックメモリ
に選択信号を印加してデータバスに出力データを得るよ
う構成されたスタックメモリモジュールにおいて、 前記回路基板の両面のデータバスを各面毎に個別に設
け、前記回路基板の両面に配置された前記複数のスタッ
クメモリに対する前記選択信号を共通化することを特徴
とするスタックメモリモジュール。 - 【請求項２】前記スタックメモリモジュールの前記回路
基板の一辺に沿って接続パッドが設けられていることを
特徴とする請求項１に記載のスタックメモリモジュー
ル。 - 【請求項３】前記各スタックメモリは、夫々ランダムア
クセスメモリが配置されたサブ基板を複数重ね合わせて
相互接続して構成されることを特徴とする請求項１又は
２に記載のスタックメモリモジュール。 - 【請求項４】前記選択信号としてＲＡＳ、ＣＡＳ及びＡ
ＤＲＳ信号を含むことを特徴とする請求項１、２又は３
に記載のスタックメモリモジュール。 - 【請求項５】前記スタックメモリは、前記回路基板の各
面に夫々8個1列状に配置されることを特徴とする請求項
１、２、３又は４に記載のスタックメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10268999A JP2000091729A (ja) | 1998-09-07 | 1998-09-07 | スタックメモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10268999A JP2000091729A (ja) | 1998-09-07 | 1998-09-07 | スタックメモリモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091729A true JP2000091729A (ja) | 2000-03-31 |
Family
ID=17466273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10268999A Pending JP2000091729A (ja) | 1998-09-07 | 1998-09-07 | スタックメモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091729A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507020A (ja) * | 2000-08-14 | 2004-03-04 | マトリックス セミコンダクター インコーポレイテッド | モジュラーメモリデバイス |
| KR100936148B1 (ko) | 2002-03-07 | 2010-01-12 | 삼성전자주식회사 | 메모리 시스템 및 메모리 시스템 제조 방법 |
| US8866829B2 (en) | 2009-08-05 | 2014-10-21 | Seiko Epson Corporation | Integrated circuit device and electronic equipment |
-
1998
- 1998-09-07 JP JP10268999A patent/JP2000091729A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507020A (ja) * | 2000-08-14 | 2004-03-04 | マトリックス セミコンダクター インコーポレイテッド | モジュラーメモリデバイス |
| KR100936148B1 (ko) | 2002-03-07 | 2010-01-12 | 삼성전자주식회사 | 메모리 시스템 및 메모리 시스템 제조 방법 |
| US8866829B2 (en) | 2009-08-05 | 2014-10-21 | Seiko Epson Corporation | Integrated circuit device and electronic equipment |
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