JP2009522782A - 構成可能な入力と出力を有するメモリスタッキングシステムと方法 - Google Patents

構成可能な入力と出力を有するメモリスタッキングシステムと方法 Download PDF

Info

Publication number
JP2009522782A
JP2009522782A JP2008548630A JP2008548630A JP2009522782A JP 2009522782 A JP2009522782 A JP 2009522782A JP 2008548630 A JP2008548630 A JP 2008548630A JP 2008548630 A JP2008548630 A JP 2008548630A JP 2009522782 A JP2009522782 A JP 2009522782A
Authority
JP
Japan
Prior art keywords
memory
signal
path selector
die
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008548630A
Other languages
English (en)
Inventor
ジャンゼン，ジェフリー
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2009522782A publication Critical patent/JP2009522782A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Databases & Information Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)
  • Hardware Redundancy (AREA)

Abstract

本発明の実施形態は、メモリとメモリスタッキングアプリケーションのための構成可能な入力および／または出力に関する。より具体的には、本発明の実施形態は、特定の信号により有効化用に構成された回路と、特定の信号を受信するように構成された入力ピンと、入力ピンから回路への信号パスを選択的に指定するように構成されたパスセレクタとを持つダイを含むメモリデバイスを含む。
【選択図】図７

Description

本発明は一般的に、構成可能な入力と出力（I/O）を持つスタックダイ構造を持つメモリデバイスに関する。具体的な実施形態は、ウェハ間相互接続（through wafer interconnects：TWI）もしくはエッジボンディングを可能にするのにリディストリビューション層（再配線層、redistribution layer：RDL）を必要としないスタックダイ構造に関する。実に本発明の実施形態は、特定のスタッキング要求に対して各ダイの構成を可能にするパスセレクタ（path selector）を組み込むダイに関する。
この項は、下記で記載および／または請求される、本発明の様々な態様に関連し得る技術の様々な態様を読者に紹介することを意図する。この考察は、本発明の様々な態様のよりよい理解を容易にするために、読者に背景情報を提供するのに役立つと考えられる。従って、当然のことながらこれらの記述はこの観点で読まれるべきであり、先行技術の承認として読まれるべきではない。
処理速度、システムの利用に対する柔軟性、サイズ制限は、通常はコンピュータシステムとシステムコンポーネントを開発する任務を負う設計技師によって検討される。コンピュータシステムは、通常は複数のメモリデバイスを含み、このメモリデバイスは、プログラムとデータを保存するために使用されてもよく、またプロセッサや周辺機器などの他のシステムコンポーネントにアクセス可能であってもよい。通常は、メモリデバイスはデュアルインラインメモリモジュール（DIMM）などのメモリモジュールを形成するためにグループ化される。コンピュータシステムは、システムの記憶容量を増すために多数のモジュールを内蔵し得る。
ダイスタッキングは、限られたパッケージ空間内で増加したメモリ記憶容量の要求を満たすための強力なツールとして近年現れた。ダイスタッキングは、一つの半導体パッケージ内で複数のチップを順次上部にのせていく処理過程を含む。一つのパッケージ内にいくつかの垂直に積み重ねられたチップもしくはダイを持つパッケージ（すなわちダイスタッキング）は、ダイスタックが、その上に配置される基板もしくはプリント回路基板上の所定のフットプリント内に配置することができるメモリの量を有利に増加させる。さらに、ダイスタッキングは、チップからチップへのより短いルーティング相互接続を可能にし、それによってチップ間の信号速度の増加、ノイズの減少、クロストークの減少を可能にする。ダイスタッキングの別の利点は、プリント回路基板上に配置される必要があるコンポーネントの数が少なくなるので、プリント回路基板アセンブリへの表面実装が簡略化されることである。
システムサイズが減少し続ける一方で、処理要求と記憶容量は増え続けるので、ダイスタッキングは種々のメモリ構造にとってますます有用になっている。例えば、ダイナミックランダムアクセスメモリ（DRAM）構造の要求としては、密度を増加させるかもしくはI/O幅を増加させるために、ダイを積み重ねることが好ましく、あるいは必要でさえある可能性がある。現在のスタッキング技術は、一般的に、ウェハ間相互接続（TWI）もしくはエッジボンディングを可能にするために、各DRAM上にリディストリビューション層（RDL）を含むことを必要とする。そのようなRDLを含むことはコストを増加させることに注目すべきである。さらに、RDLを含むことは一般的に、特定のスタック要素に対して特殊的に構成されたダイがダイスタック内で使用されることを必要とする。実に、各特定のダイに対してスタッキング要求に適応させるために、ダイスタックの各層は通常、異なるRDL構造を持つことになる。
本発明の実施形態は、上述の問題の一つ以上に対処し得る。
構成可能なI/Oをスタックダイに提供し実装するための技術が提供される。特に本技術の実施形態は、スタックダイの入力信号をパスセレクタを用いて構成可能にすることを含み、これは特定のスタッキング要求として望まれるように構成できる。例えば、パスセレクタはTWIと結合されてもよく、また、スタック内のダイそれぞれが正しい制御信号を受信するように、特定のダイスタックに対するスタッキング要求に適合することができてもよい。パスセレクタは、（例えばマルチプレクサを介して）信号パスを構築するように、複数の信号の一つを指定するパスセレクタ制御回路を使用することができてもよい。I/O信号は、幅広いI/O構成を可能にするバイト間で構成可能であることに注目すべきである。
本発明の一つ以上の特定の実施形態が下記に記載される。これらの実施形態の簡潔な説明を提供するために、実際の実施例の全ての特徴は明細書に記載しない。当然のことながら、そのようないかなる実際の実施例の開発においても、任意の工業技術もしくは設計プロジェクトにおけるように、システム関連およびビジネス関連の制約の順守など、実施例によって異なり得る開発者の特定の目的を実現するために、多くの実施例特有の判断がなされるはずである。さらに、当然のことながらそのような開発努力は複雑で時間のかかるものとなり得るが、それでもなお、この開示の利益を得る当業者にとっては、設計、製造、加工のルーチンワークを行うこととなり得る。
では次に図について見るが、最初に図１を参照すると、参照番号10で大まかに示される例示的なプロセッサベースシステムを描写するブロック図が示される。システム10は、コンピュータ、ポケットベル、携帯電話、電子手帳、制御回路などの様々な種類のいずれであってもよい。典型的なプロセッサベースシステムでは、マイクロプロセッサなどの一つ以上のプロセッサ12が、システム10のシステム機能と要求の処理を制御する。
システム10は通常は電源14を含む。例えば、システム10が携帯用システムの場合、電源14は永久電池、交換式電池、および／または充電式電池を含むと有利である。システム10が例えば壁のコンセントに差し込めるように、電源14はACアダプターも含むことがある。電源14はまた、システム10が例えば自動車のシガレットライターに差し込めるように、DCアダプターを含むこともある。システム10が実行する機能に応じて、様々な他のデバイスがプロセッサ12に結合されてもよい。例えば、ユーザーインターフェース16がプロセッサ12に結合されてもよい。ユーザーインターフェース16は、例えばボタン、スイッチ、キーボード、ライトペン、マウス、および／または音声認識システムを含んでもよい。ディスプレイ18もプロセッサ12に結合され得る。ディスプレイ18は例えばLCDディスプレイ、CRT、LED、および／またはオーディオディスプレイを含んでもよい。さらに、RFサブシステム／ベースバンドプロセッサ20もプロセッサ12に結合され得る。RFサブシステム／ベースバンドプロセッサ20は、RF受信機とRF送信機（図示せず）に結合されるアンテナを含んでもよい。一つ以上の通信ポート22もプロセッサ12に結合され得る。通信ポート22は、例えば、モデム、プリンタ、コンピュータなどの一つ以上の周辺機器24や、ローカルエリアネットワーク、リモートエリアネットワーク、イントラネット、もしくはインターネットなどのネットワークに接続するように適合してもよい。
プロセッサ12は一般的に、メモリに保存されたソフトウェアプログラムを実行することによってシステム10を制御する。メモリは、様々なプログラムを保存し実行を容易にするために、プロセッサ12に動作可能なように結合される。例えば、プロセッサ12は、DRAMお
よび／またはスタティックランダムアクセスメモリ（SRAM）を含み得る揮発性メモリ26に結合されてもよい。揮発性メモリ26は、典型的には動的にロードされるアプリケーションとデータを保存することができるように極めて大きい。下記にさらに述べるように、揮発性メモリ26は本発明の実施形態に従ってスタック方向に構成され得る。
プロセッサ12は不揮発性メモリ28にも結合されてよい。不揮発性メモリ28は、揮発性メモリと併用される、EPROMなどのリードオンリーメモリ（ROM）および／またはフラッシュメモリを含んでもよい。ROMのサイズは、典型的には任意の必要なオペレーティングシステム、アプリケーション、プログラム、固定データを保存するのにちょうど十分な大きさであるように選択される。さらに、不揮発性メモリ28はテープやディスクドライブメモリなどの大容量メモリを含んでもよい。
図２は揮発性メモリ26などのメモリサブシステムの一部のブロック図の概略を図解する。メモリコントローラ30は一般的に揮発性メモリのストレージデバイスへのアクセスを容易にするために提供される。メモリコントローラ30は、プロセッサ12などの一つ以上のプロセッサを介して、周辺機器24などの周辺機器を介して、および／または他のシステムを介して、ストレージデバイスへのアクセス要求を受けることがある。メモリコントローラ30には、一般的に、メモリデバイスへの要求の実行を容易にすること、および構成情報を含むメモリデバイスとやりとりする情報の交換の調整という仕事が課せられる。
メモリサブシステムは複数のスロット32、34、36、38、40、42、44、および46を含んでもよい。各スロット32‐46は、デュアルインラインメモリモジュール（DIMM）などのメモリモジュールを、一つ以上のメモリバスを介してメモリコントローラ30に動作可能に結合するように構成される。各メモリモジュールは一般的にデータを保存可能なDRAMデバイスなどの複数のメモリデバイスを含む。各メモリモジュールは“ランク（rank）”に配置された複数のメモリデバイスを持つ。ランクとは従来、モジュールの両側のメモリデバイスの配列を含む。しかし本実施形態に従えば、複数のランクは（例えばスタック構造において）片側に配置され得る。従って、各スロット32‐46は二つのランクを持つ一つのメモリモジュールを受けるように構成されてもよい。例えば、スロット32はランク32Aと32Bを持つメモリモジュールを受けるように構成され、スロット34はランク34Aと34Bを持つDIMMを受けるように構成されるなど。本発明の例示的な実施形態では、八つのメモリスロット32‐46の各々は、各ランク32A/B‐46A/B上に八つの個々のメモリデバイスを含むモジュールをサポートすることができる。当然のことながら、下記にさらに記載されるように、各メモリモジュールは四つ以上のランクを含んでもよい。
再び図２を参照すると、メモリバスはDIMM上の各メモリデバイスとメモリコントローラ30との間のデータ交換を促進するためにメモリデータバス48を含んでもよい。メモリデータバス48は、メモリコントローラ30からメモリデバイスにそれぞれ結合された複数のシングルビットデータバス（例えばDQ0-DQ63）を含んでもよい。揮発性メモリ26の一実施形態では、メモリデータバス48は64の個々のデータバスを含んでもよい。さらに、メモリデータバス48はECCエラー検出と訂正のために使用され得る各メモリランク32A/B‐46A/Bへの一つ以上の個々のバスを含んでもよい。当業者には理解されることだが、メモリデータバス48の個々のバスは、システム10の構成や性能によって異なる。
揮発性メモリ26は、例えばコマンドアドレス（CA）、行アドレスセレクト（RAS）、列アドレスセレクト（CAS）、ライトイネーブル（WE）、バンクアドレス（BA）、チップセレクト（CS）、クロックイネーブル（CKE）、オン‐ダイターミネーション（ODT）などのアドレス情報が、対応する要求に対して供給され得る、コマンドバス50も含む。さらに、コマンドバス50は起動時に構成情報の交換を促進するためにも使用され得る。メモリデータバス48と同様に、コマンドバス50は複数の個々のコマンドバスを含んでもよい。本実施
形態では、コマンドバス50は20の個々のバスを含み得る。メモリデータバス48を参照して前述したように、様々な実施形態がシステム構成に応じてコマンドバス50に実装されてもよい。
図３は本発明の実施形態に従う二つのランクに配置された二つのメモリデバイス54と56のブロック図である。特に、図３はそれぞれ“x4”（4倍）ビットメモリ幅を持つ二つのDRAMデバイスを図解する。DRAMは本発明の実施形態に従って2ランクのx4メモリとして配置され、下記でさらに詳細に論じる。各DRAMは、データ信号DQ0-3signalなどのデータ信号を受信するように構成された四つのデータ入力／出力ピン（DQ0-3）を含む。さらに、各DRAMは複数の制御入力ピンを含む。図解された実施形態では、制御入力ピンはチップセレクトピン（CS）、クロックイネーブルピン（CKE）、オン‐ダイターミネーションピン（ODT）、キャリブレーション入力ピン（ZQ）を含む。制御入力ピンの各々は、制御信号CSsignal、CKEsignal、ODTsignal、ZQsignal、sCSsignal、sCKEsignal、sODTsignal、sZQsignalなどの制御信号を受信するように構成され、ここで接頭語“s”はスタック信号をあらわす。各DRAMは下位データストローブ（LDQS）と下位データマスク（LDM）を含むことに注目すべきである。また、Vssは電源をあらわすことにも注意すべきである。制御入力ピン、データ入力／出力ピン、制御信号の各々は、当業者によって認められる。
上述のように、図３の二つのx4DRAMは、2ランクのx4メモリとして配置される。一実施形態では、これらの二つのx4DRAMは、メモリモジュールの片側に、スタック方向に配置される。当業者には理解されることだが、ストレージ、利用可能なデータピンの数などを増すために、異なるメモリ配置が利用されてもよい。実に、図４‐６はそのような実施形態を例証する。例えば、図４は2ランクのx16ビット幅に配置された四つのx8メモリデバイス（例えばDRAM）を図解する。図４に図解されたメモリ構造は、図３のものよりも大きな幅を持ち、さらなるデータ入力／出力ピン（DQ0-7およびDQ8-15）を含む。図５は4ランクのx4ビット幅メモリに配置された四つのx4デバイスを図解し、ここでは追加のチップセレクト信号sCS1、sCS2、sCS3が追加のランクに対して使用されている。図６は二つのx16メモリデバイスから構築されたシングルランクのx32メモリを図解する。図６に図解されたメモリ構成は図３のものよりも大きな幅を持ち、従って追加のデータ入力／出力ピン（DQ0-15およびDQ16-31）を含む。
図７は本発明の実施形態によって取り組まれる課題の例証となる四つのダイを持つダイスタック60の概略図である。特に、ダイスタック60は四つのx8デバイスから構築された2ランクのx16を含む。さらに、ダイスタック60は四つのダイのうちの三つに配置されたRDLを含む。実に、図７は第一のRDL64をその上に配置した第一のダイ62、第二のRDL68をその上に配置した第二のダイ66、RDLを持たない第三のダイ70、第三のRDL76をその上に配置した第四のダイ74を図解する。各ダイ62、66、70、74は、各ダイの上に配置された関連するRDL64、68、76もしくはRDLがない（ダイ70）という異なる構成のために、互いに異なる。図７はデータフローをあらわす矢印78と80と共に下位DQと上位DQも図解する。
外部制御信号（例えばCKEsignal、CSsignal、sCSsignal、ODTsignal、ZQsignal、sZQsignal）はダイスタック60の外側を起源として、ボトムダイ62を通って下にある基板もしくはPCB（図示せず）からダイスタック60に入るので、所望の信号が各ダイの制御入力に到達できるようにするダイスタック60を通るルーティングを提供することが好ましい。RDL64、68、76は信号を各ダイ上の適切なピン（例えばCKE、Dum0、CS、Dum1、ODT、Dum2、ZQ、もしくはDum3）に方向付けるように機能する。例えば、CSsignal制御信号は第一のダイ62と第四のダイ74の上のCS制御入力ピンを有効にする。しかしながら、第二のダイ66と第三のダイ70の上のCSピンは、CSsignal制御信号というよりもむしろsCSsignal制御信号によって有効化される。従って、RDLはCSsignalおよびsCSsignal信号を適切なピンに送るために利用される。特に、例えば第一のRDL64は、第一のダイ62上のCSピンから第一のダイ6
2上のDum0などの利用可能なピンにCSsignal信号を送る。当然のことながら、Dum0-Dum3は各ダイ62、66、70、74の上の割り当てられていないもしくは未使用のピンをあらわす。第一のダイ62上のDum0ピンはダイ66と70上の他のDum0ピンに結合され、それによって第二のダイ66と第三のダイ70の両方を通る、第四のダイ74上のRDL76への通信ルートが確立される。第四のダイ74上のRDL76は、CSsignal信号を第四のダイ74上のCSピンに送り、それによってピンが有効になる。これは簡単な例であるが、当業者は、RDLが対応する所要信号と共に他の制御入力信号ピンを有効にするダイスタック60を通る同様のルーティングも提供することがわかるだろう。
上述のように、ダイスタック（例えば60）内にRDL（例えば64、68、76）を提供することは、ダイスタック内の適切なピンへの外部信号の通信を可能にするので、有益となり得る。しかしながら、RDLの使用は高価で非能率的になる可能性がある。例えば上述のように、それぞれがダイスタック60全体を通しての適切なピンを有効にするためには、異なるRDL構成を必要とするので、ダイ62、66、70、74の各々は異なる。従って、ダイ構成の各々を提供するために別々のプロセス、設備、材料、手順が必要になる。このことは、望ましいものではない。従って本発明の実施形態は、互いに等しく製造されるが、特定のダイスタック要素の要求を満たすように構成されることができるダイの提供を容易にする。
図８は本発明の実施形態に従って四つのダイから形成された構成可能なダイスタックの概略図である。特に、ダイスタック90は四つのx8デバイスから構築された2ランクx16メモリを含み、第一の構成可能ダイ92、第二の構成可能ダイ94、第三の構成可能ダイ96、第四の構成可能ダイ98を含む。ダイスタック90は、図７のように信号ルーティングを可能にするためにRDLがダイのいずれかの上に配置されることを必要としない。有利なことに、本発明の実施形態に従って、構成可能ダイ（すなわち92、94、96、98）はダイのカスタマイズを容易にするパスセレクタ100（例えばマルチプレクサデバイス）を組み込む。各構成可能ダイ92、94、96、98は最初は互いに区別がはっきりとしなくてもよいことに注目すべきである（例えばダイにおいてパス選択が全く起動されていない）。従って、各ダイ92、94、96、98の製造は基本的に同一である。しかしながら、図８によって図解された実施形態では、ダイ92、94、96、98はパスセレクタ100を起動することによってカスタマイズされている。特に、ダイ92、94、96、98は、RDLを用いることなく、図７によって図解されたダイのように作動するようにカスタマイズされている。すなわち、図７でのRDLと同様に機能するように、パスセレクタ100が起動されている。パスセレクタ100は図９‐１１に関してより詳細に記載される。コンテキスト（context）を提供するために、図８は下位DQと上位DQもダイの各々に図解していることに注目すべきである。
外部信号（例えばCKEsignal、CSsignal、sCSsignal、ODTsignal、ZQsignal、sZQsignal）は構成可能ダイスタック90の外側を起源として、ボトムダイ92を通ってダイスタック90に入るので、所望の信号が各ダイに対する制御入力に到達することができるようにダイスタック90を通るルーティングを提供することが好ましい。RDLを用いることなく、また各ダイが独自に製造される必要なく、これが実現されることも好ましい。従って、図解された実施形態は信号を適切なピン（例えばCKE、Dum0、CS、Dum1、ODT、Dum2、ZQもしくはDum3）に方向付けるように構成可能なパスセレクタ100を含む。例えば、CSsignal制御信号は第一のダイ92と第四のダイ98上のCS制御入力ピンを有効にする。しかしながら、第二のダイ94と第三のダイ96上のCSピンはCSsignal制御信号ではなくsCSsignal制御信号によって有効化される。従ってパスセレクタ100は、それらがCSsignalおよびsCSsignal信号を不適切なピンを回避しながら適切なピンに送るために利用できるように有効化される。
図８によって図解された実施形態では、第一のダイ92と第四のダイ98のCSピンとDum1ピンの間に結合されたパスセレクタ100は、第一と第四のダイ92および98上のCSピンから各ダイ上の関連回路102および104にCSsignal信号を送るように構成される。それに対応して
、第二のダイ94と第三のダイ96のCSピンとDum1ピンの間に結合されたパスセレクタ100は、CSsignal信号を各ダイ上の関連回路106および108にバイパスさせる。回路106および108は、CSsignal信号ではなくsCSsignal信号によって有効化されるので、CSsignal信号によってバイパスされることが好ましい。sCSsignal信号ルートには反対のパスセレクタ構成が実装される。例えば図解するように、第二のダイ94のCSおよびDum1ピンの間のヒューズ100は、対応する回路がCSsignal信号よりもむしろsCSsignal信号を受信するようにヒューズがとぶ。これは簡単な例だが、当業者は、図８に図解されたように、また下記でより明白に記載するように、パスセレクタ100が対応する信号と共に他の制御入力ピンを有効にするためにダイスタック90を通して同様のルーティングも提供し得ることがわかるだろう。
図９は本発明の実施形態に従う四つのパスセレクタ100のブロック図である。特に、図９はCKEパスセレクタ120、CSパスセレクタ122、ZQパスセレクタ124、ODTパスセレクタ126を図解する。パスセレクタ120、122、124、126の各々は、信号パス選択を容易にするためにマルチプレクサを組み込む。例えば、CKEパスセレクタ120とZQパスセレクタ124は2対1マルチプレクサ128を組み込み、ODTパスセレクタ126は3対1マルチプレクサ130を組み込み、CSパスセレクタ122は4対1マルチプレクサ132を組み込む。CSパスセレクタ122上のsCS1およびsCS2信号入力は、ダイが4ランクをサポートしない場合は利用され得ないことに注目すべきである。
作動中、パスセレクタ100は、バッファ134（ZQパスセレクタ124を除く）を通って、信号パスを指定するマルチプレクサ（例えば128、130、132）に入る信号（例えばCKEsignalおよびsCKEsignal）を受信する。選択された信号はその後対応する回路136を有効にする。当然のことながら、各回路136は各制御信号の各々によって有効化される関連するアクティブなICSを単にあらわすのみである。パスセレクタ100は（例えばヒューズもしくはアンチヒューズを用いて）ヒューズ制御されてもよく、あるいはパス選択を実装するためにモードレジスタ選択（MRS）を利用してもよい。例えば、図１０はヒューズ制御されたパスセレクタ制御回路140を持つCKEパスセレクタ120を図解するブロック図である。パスセレクタ制御回路140はヒューズ144の状態に応じてマルチプレクサ128の選択入力142に信号を供給する。ヒューズ144は、どの信号（すなわちCKEsignalもしくはsCKEsignal）がマルチプレクサ128を通って関連回路136に入るかを選択するために、ヒューズがとぶ（オープン）かあるいはとばないか（ショート）のいずれかとなる。ヒューズ144がとぶ時は、選択入力への信号はウィーク（weak）プルアップトランジスタ146によってhighに引き上げられる（例えば1の値）。もしヒューズ144がとばない場合は、選択入力142への信号は接地148へlowに引き下げられる（例えば0の値）。当業者には理解されることだが、同じもしくは同様の機能を実現するために他の実施形態でアンチヒューズが利用されてもよい。さらに、図１０によって単一の実施例が図解されたが、他の実施形態は図１１に図解されるように同様のパス選択スキームとパスセレクタ制御回路を利用し得る。
図１１‐１４は、図８に関連して上述された四つのダイの各々におけるパスセレクタ100と選択されたパス160のブロック図である。特に、図１１‐１４のパスセレクタ100の列は、それぞれ図８のダイ92、94、96、98をあらわす。例えば図１１の第一のダイのCKEパスセレクタ120は、上述のようにそのパスセレクタ制御回路140などに基づいて、CKEsignal信号がマルチプレクサ128を通って対応する回路136に入ることを示す。さらに、図１１‐１４は、パスセレクタ100と、データ入力／出力ピン（DQ0-7およびDQ8-15）に対する選択されたパス160を図解する。図解された実施形態では、データ入力／出力ピンに対するパスセレクタ100は、2対1デマルチプレクサを含むことに注目すべきである。
本発明は様々な変形例と代替形態が容認され得るが、特定の実施形態が図面の実施例を用いて示され、本明細書で詳細に記載された。しかしながら、当然のことながら本発明は
開示された特定の形態に限定されることを意図しない。むしろ、本発明は以下の添付の請求項によって定義される本発明の精神と範囲内にある全ての変形例、均等物、代替物を包含するものである。
本発明の利点は、以下の詳細な記述を読み、図面を参照することによって明らかとなり得る。
例示的なプロセッサベースシステムのブロック図を示す。 本発明の実施形態に従う例示的なメモリサブシステムを示す。 本発明の実施形態に従って構成され得る2ランクx4デバイスで配置された二つのx4メモリデバイスのブロック図である。 本発明の実施形態に従って構成され得る2ランクx16デバイスで配置された四つのx8メモリデバイスを示す。 本発明の実施形態に従って構成され得る4ランクx4デバイスで配置された四つのx4メモリデバイスを示す。 本発明の実施形態に従って構成され得るシングルランクの二つのx16メモリデバイスを示す。 複数のリディストリビューション層を使用する、図５に関連するダイスタックの概略図である。 本発明の実施形態に従って四つのダイから形成される図５に関連する構成可能ダイスタックの概略図である。 本発明の実施形態に従う四つのパスセレクタのブロック図である。 本発明の実施形態に従う、ヒューズ制御されたパスセレクタ制御回路を持つCKEパスセレクタを図解するブロック図である。 本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。 本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。 本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。 本発明の実施形態に従う図８に関連するダイスタックの四つのダイのそれぞれにおけるパスセレクタと選択されたパスのブロック図である。

Claims (25)

  1. 制御信号によって有効化されるように構成された回路を持つダイと、
    前記制御信号を受信するように構成された入力ピンと、
    前記入力ピンと前記回路との間に配置され、前記入力ピンから前記回路への信号パスを選択するように構成されたパスセレクタと、
    を含むメモリデバイス。
  2. 前記制御信号がチップセレクト信号であることを特徴とする、請求項１のメモリデバイス。
  3. 前記パスセレクタがマルチプレクサを含むことを特徴とする、請求項１のメモリデバイス。
  4. ヒューズを含むパスセレクタ制御回路を含み、ここで前記パスセレクタ制御回路は前記パスセレクタを制御するように構成されることを特徴とする、請求項１のメモリデバイス。
  5. 前記パスセレクタ制御回路が、ヒューズがとぶ時にhigh信号を供給するように構成されることを特徴とする、請求項４のメモリデバイス。
  6. 前記パスセレクタ制御回路が、アンチヒューズがとぶ時にlow信号を供給するように構成されることを特徴とする、請求項４のメモリデバイス。
  7. 複数のダイを含むメモリを含む請求項１のメモリデバイス。
  8. 複数のメモリデバイスを含むダイスタックと、
    前記複数のメモリデバイス内に配置された複数のピンであって、前記複数のピンの各々は複数の信号のうちの少なくとも一つを受信するように構成されることを特徴とするピンと、
    前記複数のメモリデバイスの各々の中に配置された複数の回路であって、前記複数の回路の各々が前記複数の信号の制御信号によって有効化されるように構成されることを特徴とする回路と、
    前記複数の回路の各々を有効にする前記制御信号に基づいて、前記複数のピンと前記複数の回路との間の通信結合を選択的に提供するように構成された複数のパスセレクタと、を含むメモリモジュール。
  9. 前記メモリモジュールがデュアルインラインメモリモジュール（DIMM）を含むことを特徴とする、請求項８のメモリモジュール。
  10. 前記複数のメモリデバイスの各々が、ダイナミックランダムアクセスメモリ（DRAM）デバイスを含むことを特徴とする、請求項８のメモリモジュール。
  11. 前記複数の信号がチップセレクト信号、クロックイネーブル信号、オン‐ダイターミネーション信号、キャリブレーション信号を含むことを特徴とする、請求項８のメモリモジュール。
  12. 前記複数のパスセレクタが少なくとも一つのマルチプレクサを含むことを特徴とする、請求項８のメモリモジュール。
  13. 前記複数のパスセレクタが、ヒューズもしくはアンチヒューズを含む少なくとも一つのパスセレクタ制御回路を含み、前記パスセレクタ制御回路は前記パスセレクタを制御するように構成されることを特徴とする、請求項８のメモリモジュール。
  14. 前記パスセレクタ制御回路は前記ヒューズがとぶ時にhigh信号を供給するように構成されることを特徴とする、請求項１３のメモリモジュール。
  15. 前記パスセレクタ制御回路は前記アンチヒューズがとぶ時にlow信号を供給するように構成されることを特徴とする、請求項１３のメモリモジュール。
  16. プロセッサと、
    前記プロセッサに結合されたメモリシステムであって、
    メモリコントローラ、
    制御信号によって有効化されるように構成される回路を持つメモリデバイス、
    前記メモリデバイス内に配置され、前記制御信号を受信するように構成された入力ピン、
    前記入力ピンと前記回路との間に配置され、前記入力ピンから前記回路への信号パスを選択するように構成されるパスセレクタ、
    を含むメモリシステムと、
    を含むコンピュータシステム。
  17. 前記メモリデバイスがダイナミックランダムアクセスメモリ（DRAM）デバイスを含むことを特徴とする、請求項１６のメモリシステム。
  18. 前記制御信号がチップセレクト信号を含むことを特徴とする、請求項１６のメモリシステム。
  19. 前記制御信号がインバースチップセレクト信号を含むことを特徴とする、請求項１６のメモリシステム。
  20. 前記パスセレクタがヒューズ制御パスセレクタを含むことを特徴とする、請求項１６のメモリシステム。
  21. 前記ヒューズ制御パスセレクタがアンチヒューズを含むことを特徴とする、請求項２０のメモリシステム。
  22. メモリダイの各々の中にパスセレクタを持つ複数のメモリダイを提供するステップと、
    回路への通信パスを、各メモリダイベースの前記回路の有効化要件内において有効にするステップと、
    を含むメモリの製造方法。
  23. リディストリビューション層を提供することなく前記ダイをスタッキングするステップを含む、請求項２２の方法。
  24. 前記パスセレクタがヒューズ制御パスセレクタを含むことを特徴とする、請求項２３の方法。
  25. ダイスタックを形成するために前記複数のダイの各々をスタッキングするステップを含む、請求項２３の方法。
JP2008548630A 2005-12-30 2006-12-21 構成可能な入力と出力を有するメモリスタッキングシステムと方法 Pending JP2009522782A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/323,530 US7352602B2 (en) 2005-12-30 2005-12-30 Configurable inputs and outputs for memory stacking system and method
PCT/US2006/048812 WO2007078994A2 (en) 2005-12-30 2006-12-21 Configurable inputs and outputs for memory stacking system and method

Publications (1)

Publication Number Publication Date
JP2009522782A true JP2009522782A (ja) 2009-06-11

Family

ID=38180679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008548630A Pending JP2009522782A (ja) 2005-12-30 2006-12-21 構成可能な入力と出力を有するメモリスタッキングシステムと方法

Country Status (6)

Country Link
US (4) US7352602B2 (ja)
EP (1) EP1969600A2 (ja)
JP (1) JP2009522782A (ja)
KR (1) KR20080092395A (ja)
CN (1) CN101461007A (ja)
WO (1) WO2007078994A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014523601A (ja) * 2011-07-05 2014-09-11 インテル・コーポレーション セルフディセーブルチップイネーブル入力

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417883B2 (en) * 2004-12-30 2008-08-26 Intel Corporation I/O data interconnect reuse as repeater
US7826243B2 (en) * 2005-12-29 2010-11-02 Bitmicro Networks, Inc. Multiple chip module and package stacking for storage devices
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP2008010070A (ja) * 2006-06-29 2008-01-17 Toshiba Corp 半導体記憶装置
US7644250B2 (en) * 2006-06-30 2010-01-05 Intel Corporation Defining pin functionality at device power on
US7769942B2 (en) 2006-07-27 2010-08-03 Rambus, Inc. Cross-threaded memory system
US7539034B2 (en) * 2007-02-01 2009-05-26 Qimonda North America Corp. Memory configured on a common substrate
TWI379569B (en) 2007-03-08 2012-12-11 Sandisk Il Ltd Bias and random delay cancellation
US7847626B2 (en) * 2008-03-04 2010-12-07 Micron Technology, Inc. Structure and method for coupling signals to and/or from stacked semiconductor dies
US20090283916A1 (en) * 2008-05-13 2009-11-19 United Microelectronics Corp. Chip structure and method of reworking chip
US8914589B2 (en) * 2008-09-22 2014-12-16 Infineon Technologies Ag Multi-port DRAM architecture for accessing different memory partitions
US8495310B2 (en) * 2008-09-22 2013-07-23 Qimonda Ag Method and system including plural memory controllers and a memory access control bus for accessing a memory device
US8415519B2 (en) * 2008-12-17 2013-04-09 Exxonmobil Chemical Patents Inc. Methods for determining efficacy of metal oxide co-catalysts for oxygenates-to-olefins reactions
US8683164B2 (en) * 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
JP5632584B2 (ja) 2009-02-05 2014-11-26 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
CN202758883U (zh) 2009-05-26 2013-02-27 拉姆伯斯公司 堆叠的半导体器件组件
JP2011029535A (ja) * 2009-07-29 2011-02-10 Elpida Memory Inc 半導体装置
CN101930391B (zh) * 2009-08-07 2013-03-27 威盛电子股份有限公司 微处理器及其所适用的测试方法
US8604593B2 (en) * 2009-10-19 2013-12-10 Mosaid Technologies Incorporated Reconfiguring through silicon vias in stacked multi-die packages
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
US8943224B2 (en) 2010-03-15 2015-01-27 Rambus Inc. Chip selection in a symmetric interconnection topology
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR101179268B1 (ko) 2010-08-05 2012-09-03 에스케이하이닉스 주식회사 관통 비아들을 통한 칩선택이 가능한 반도체 패키지
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
CN104254889A (zh) * 2012-05-01 2014-12-31 惠普发展公司，有限责任合伙企业 共享芯片选择线的封装存储器管芯
US9006907B2 (en) 2012-05-29 2015-04-14 Rambus Inc. Distributed on-chip decoupling apparatus and method using package interconnect
US9448947B2 (en) * 2012-06-01 2016-09-20 Qualcomm Incorporated Inter-chip memory interface structure
KR102032887B1 (ko) 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US8803306B1 (en) * 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9129944B2 (en) 2013-01-18 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
KR102034155B1 (ko) 2013-08-09 2019-10-18 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용하는 반도체 시스템
US9524174B2 (en) * 2013-09-16 2016-12-20 Axis Ab Configuration assistant for a control system within an operational environment
US9218861B2 (en) * 2013-10-09 2015-12-22 Micron Technology, Inc. Apparatuses and methods including selectively providing a single or separate chip select signals
TWI556247B (zh) 2014-11-12 2016-11-01 財團法人工業技術研究院 錯誤容忍穿矽孔介面及其控制方法
KR102226370B1 (ko) 2015-01-13 2021-03-15 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
US10606651B2 (en) 2015-04-17 2020-03-31 Microsoft Technology Licensing, Llc Free form expression accelerator with thread length-based thread assignment to clustered soft processor cores that share a functional circuit
US10452995B2 (en) 2015-06-29 2019-10-22 Microsoft Technology Licensing, Llc Machine learning classification on hardware accelerators with stacked memory
US10540588B2 (en) 2015-06-29 2020-01-21 Microsoft Technology Licensing, Llc Deep neural network processing on hardware accelerators with stacked memory
US10381055B2 (en) 2015-12-26 2019-08-13 Intel Corporation Flexible DLL (delay locked loop) calibration
KR20180006229A (ko) 2016-07-08 2018-01-17 삼성전자주식회사 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템
US10277400B1 (en) 2016-10-20 2019-04-30 Wells Fargo Bank, N.A. Biometric electronic signature tokens
JP6370953B1 (ja) * 2017-03-23 2018-08-08 ファナック株式会社 マルチランクｓｄｒａｍ制御方法及びｓｄｒａｍコントローラ
US11436597B1 (en) 2017-05-01 2022-09-06 Wells Fargo Bank, N.A. Biometrics-based e-signatures for pre-authorization and acceptance transfer
US10446198B2 (en) * 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10490245B2 (en) 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
KR102605637B1 (ko) * 2018-07-27 2023-11-24 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리 시스템
CN112489715B (zh) * 2020-12-01 2023-01-24 西安紫光国芯半导体有限公司 Zq校准方法、装置、存储器芯片及存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001307057A (ja) * 2000-04-20 2001-11-02 Toshiba Corp マルチチップ半導体装置及びメモリカード
JP2005122823A (ja) * 2003-10-16 2005-05-12 Elpida Memory Inc 半導体装置および半導体チップ制御方法

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4686691A (en) * 1984-12-04 1987-08-11 Burroughs Corporation Multi-purpose register for data and control paths having different path widths
US5225719A (en) 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US4771285A (en) 1985-11-05 1988-09-13 Advanced Micro Devices, Inc. Programmable logic cell with flexible clocking and flexible feedback
US4779229A (en) 1986-07-02 1988-10-18 Advanced Micro Devices, Inc. Prom with programmable output structures
EP0254479A3 (en) 1986-07-23 1989-03-29 Advanced Micro Devices, Inc. Integrated circuit programmable sequencing element apparatus and associated method
US4862249A (en) * 1987-04-17 1989-08-29 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US5233539A (en) * 1989-08-15 1993-08-03 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure, input/output structure and configurable logic block
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US5468681A (en) * 1989-08-28 1995-11-21 Lsi Logic Corporation Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias
EP0454447A3 (en) * 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
US5204559A (en) 1991-01-23 1993-04-20 Vitesse Semiconductor Corporation Method and apparatus for controlling clock skew
US5148504A (en) * 1991-10-16 1992-09-15 At&T Bell Laboratories Optical integrated circuit designed to operate by use of photons
US5363038A (en) * 1992-08-12 1994-11-08 Fujitsu Limited Method and apparatus for testing an unpopulated chip carrier using a module test card
US5477160A (en) * 1992-08-12 1995-12-19 Fujitsu Limited Module test card
US5444637A (en) * 1993-09-28 1995-08-22 Advanced Micro Devices, Inc. Programmable semiconductor wafer for sensing, recording and retrieving fabrication process conditions to which the wafer is exposed
US5398898A (en) * 1993-11-01 1995-03-21 Bever; Damon S. Holding device
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5847561A (en) * 1994-12-16 1998-12-08 Texas Instruments Incorporated Low overhead input and output boundary scan cells
US5572148A (en) * 1995-03-22 1996-11-05 Altera Corporation Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory
US6049223A (en) * 1995-03-22 2000-04-11 Altera Corporation Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory
GB9508931D0 (en) * 1995-05-02 1995-06-21 Xilinx Inc Programmable switch for FPGA input/output signals
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US5894565A (en) * 1996-05-20 1999-04-13 Atmel Corporation Field programmable gate array with distributed RAM and increased cell utilization
US6429029B1 (en) * 1997-01-15 2002-08-06 Formfactor, Inc. Concurrent design and subsequent partitioning of product and test die
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6180881B1 (en) * 1998-05-05 2001-01-30 Harlan Ruben Isaak Chip stack and method of making same
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6281696B1 (en) * 1998-08-24 2001-08-28 Xilinx, Inc. Method and test circuit for developing integrated circuit fabrication processes
US6381141B2 (en) * 1998-10-15 2002-04-30 Micron Technology, Inc. Integrated device and method for routing a signal through the device
US6542259B1 (en) * 1999-02-23 2003-04-01 Hewlett-Packard Company Imaging system with color corrected light source
US6675469B1 (en) * 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
JP4569912B2 (ja) * 2000-03-10 2010-10-27 エルピーダメモリ株式会社 メモリシステム
DE20004368U1 (de) 2000-03-10 2000-10-19 Heraeus Noblelight Gmbh Elektrodenlose Entladungslampe
DE10044148A1 (de) 2000-09-06 2002-03-21 Infineon Technologies Ag Elektronisches Bauteil mit gestapelten Bausteinen und Verfahren zu seiner Herstellung
US6417695B1 (en) * 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
US6542376B1 (en) * 2001-03-30 2003-04-01 L-3 Communications Corporation High density packaging of electronic components
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
US6711027B2 (en) * 2001-07-23 2004-03-23 Intel Corporation Modules having paths of different impedances
US6771515B2 (en) * 2001-07-23 2004-08-03 Intel Corporation Systems having modules with on die terminations
JP2003060053A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
JP2003185710A (ja) * 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
US6717222B2 (en) * 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
KR100454123B1 (ko) * 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
US6844218B2 (en) * 2001-12-27 2005-01-18 Texas Instruments Incorporated Semiconductor wafer with grouped integrated circuit die having inter-die connections for group testing
US6957352B2 (en) 2002-03-15 2005-10-18 Intel Corporation Processor temperature control interface
US6930381B1 (en) * 2002-04-12 2005-08-16 Apple Computer, Inc. Wire bonding method and apparatus for integrated circuit
JP2003309183A (ja) * 2002-04-17 2003-10-31 Toshiba Corp 半導体システム、半導体システムの接続テスト方法及び半導体システムの製造方法
US6965244B2 (en) * 2002-05-08 2005-11-15 Formfactor, Inc. High performance probe system
US6971045B1 (en) * 2002-05-20 2005-11-29 Cyress Semiconductor Corp. Reducing tester channels for high pinout integrated circuits
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
US6967348B2 (en) * 2002-06-20 2005-11-22 Micron Technology, Inc. Signal sharing circuit with microelectric die isolation features
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US7064579B2 (en) * 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
JP2004069798A (ja) * 2002-08-02 2004-03-04 Canon Inc 光電融合ビアをもつ光電融合配線基板
US6876562B2 (en) * 2002-10-17 2005-04-05 Micron Technology, Inc. Apparatus and method for mounting microelectronic devices on a mirrored board assembly
US6917219B2 (en) * 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
KR100543449B1 (ko) * 2003-04-11 2006-01-23 삼성전자주식회사 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US6940158B2 (en) * 2003-05-30 2005-09-06 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7046071B1 (en) * 2003-08-04 2006-05-16 Xilinx, Inc. Series capacitor coupling multiplexer for programmable logic devices
US6952573B2 (en) * 2003-09-17 2005-10-04 Motorola, Inc. Wireless receiver with stacked, single chip architecture
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
JP4399777B2 (ja) * 2004-01-21 2010-01-20 セイコーエプソン株式会社 半導体記憶装置、半導体装置、及び電子機器
JP2005243132A (ja) * 2004-02-26 2005-09-08 Renesas Technology Corp 半導体装置
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
US7230450B2 (en) 2004-05-18 2007-06-12 Intel Corporation Programming semiconductor dies for pin map compatibility
US7129567B2 (en) * 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
JP4588033B2 (ja) * 2004-11-12 2010-11-24 パナソニック株式会社 デジタルテレビジョン受信機用回路モジュール
US7224182B1 (en) * 2005-03-15 2007-05-29 Brad Hutchings Hybrid configurable circuit for a configurable IC
JP4577688B2 (ja) * 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7345366B2 (en) * 2005-05-18 2008-03-18 Industrial Technology Research Institute Apparatus and method for testing component built in circuit board
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
US7826243B2 (en) * 2005-12-29 2010-11-02 Bitmicro Networks, Inc. Multiple chip module and package stacking for storage devices
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
US7486111B2 (en) * 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
US7701045B2 (en) * 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
US7477535B2 (en) * 2006-10-05 2009-01-13 Nokia Corporation 3D chip arrangement including memory manager
US7633785B2 (en) * 2007-07-10 2009-12-15 Samsung Electronics Co., Ltd. Semiconductor memory device and method of generating chip enable signal thereof
KR101519440B1 (ko) * 2007-10-04 2015-05-13 삼성전자주식회사 구성 가능한 수직 입출력 라인을 가지는 적층된 반도체 장치 및 그 방법
US7816934B2 (en) * 2007-10-16 2010-10-19 Micron Technology, Inc. Reconfigurable connections for stacked semiconductor devices
KR101176187B1 (ko) * 2007-11-21 2012-08-22 삼성전자주식회사 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
JP5416200B2 (ja) * 2009-02-27 2014-02-12 株式会社日立製作所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001307057A (ja) * 2000-04-20 2001-11-02 Toshiba Corp マルチチップ半導体装置及びメモリカード
JP2005122823A (ja) * 2003-10-16 2005-05-12 Elpida Memory Inc 半導体装置および半導体チップ制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014523601A (ja) * 2011-07-05 2014-09-11 インテル・コーポレーション セルフディセーブルチップイネーブル入力

Also Published As

Publication number Publication date
US20120113705A1 (en) 2012-05-10
US20070153588A1 (en) 2007-07-05
WO2007078994A3 (en) 2007-08-30
EP1969600A2 (en) 2008-09-17
US7352602B2 (en) 2008-04-01
US7602630B2 (en) 2009-10-13
CN101461007A (zh) 2009-06-17
WO2007078994A2 (en) 2007-07-12
KR20080092395A (ko) 2008-10-15
US8098508B2 (en) 2012-01-17
US8559238B2 (en) 2013-10-15
US20100002485A1 (en) 2010-01-07
US20080137439A1 (en) 2008-06-12

Similar Documents

Publication Publication Date Title
US8098508B2 (en) Configurable inputs and outputs for memory stacking system and method
JP7169387B2 (ja) 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム
JP4662740B2 (ja) 積層型半導体メモリ装置
US7200021B2 (en) Stacked DRAM memory chip for a dual inline memory module (DIMM)
US7872936B2 (en) System and method for packaged memory
US9251863B2 (en) Multi channel semiconductor memory device and semiconductor device including the same
US7698470B2 (en) Integrated circuit, chip stack and data processing system
US8400807B2 (en) Semiconductor system
US8593899B2 (en) Semiconductor device, information processing system including same, and controller for controlling semiconductor device
US9047979B2 (en) Semiconductor device including plural chips stacked to each other
US20130227229A1 (en) Semiconductor device that burst-outputs read data
TW202145492A (zh) 包括堆疊在控制器晶粒上方的核心晶粒的堆疊封裝件

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101130

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110225

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110225

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110308

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110523

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111228

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111228

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120112

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120626

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120626

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120919