KR20080092395A - 메모리 적층 시스템 및 방법을 위한 구성가능한 입력 및출력 - Google Patents

메모리 적층 시스템 및 방법을 위한 구성가능한 입력 및출력 Download PDF

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Abstract

본 발명의 실시예들은 메모리 및 메모리 적층 애플리케이션을 위한 구성가능한 입력들 및/또는 출력들에 관한 것이다. 더 구체적으로, 본 발명의 실시예들은 특정한 신호에 의해 인에이블되도록 구성된 회로, 특정한 신호를 수신하도록 구성된 입력 핀 및 입력 핀으로부터 회로로 신호 경로를 선택적으로 지정하도록 구성된 경로 선택기를 갖는 다이를 포함하는 메모리 장치들을 포함한다.
Figure P1020087018727
메모리 적층, 다이, 경로 선택기, RDL, 신호 경로

Description

메모리 적층 시스템 및 방법을 위한 구성가능한 입력 및 출력{CONFIGURABLE INPUTS AND OUTPUTS FOR MEMORY STACKING SYSTEM AND METHOD}
본 발명은 일반적으로 구성가능한 입력들 및 출력들(I/O)을 구비한 적층된 다이(die) 구성들을 갖는 메모리 장치들에 관한 것이다. 특정한 실시예들은 TWIs(through wafer interconnects) 또는 에지 본딩(edge bonding)을 가능하게 하는 RDLs(redistribution layers)가 필요없는 적층된 다이 구성들에 관한 것이다. 실제로, 본 발명의 실시예들은 특정한 적층 요건에 대해 각 다이의 구성을 가능하게 하는, 경로 선택기들을 포함하는 다이에 관한 것이다.
본 단락은, 이하에 설명되고 및/또는 청구되는, 본 발명의 다양한 양태들에 관련될 수 있는 기술의 다양한 양태들을 독자에게 소개하도록 의도된다. 이 논의는 독자에게 본 발명의 다양한 양태들에 대한 이해를 보다 용이하게 하는 배경 정보를 제공하여 도움이 될 것이라고 여겨진다. 따라서, 이 설명들은 종래 기술의 허용들로서가 아닌, 이 관점에서 읽어지도록 이해되어야 한다.
처리 속도들, 시스템 유연성 및 크기 제한들은 일반적으로 컴퓨터 시스템들 및 시스템 컴포넌트들을 개발하는 설계 엔지니어들에 의해 고려된다. 컴퓨터 시스템들은, 프로그램들 및 데이터를 저장하는데 사용될 수 있고 프로세서들 또는 주변 장치들과 같은 다른 시스템 컴포넌트들에 액세스할 수 있는 복수의 메모리 장치들을 일반적으로 포함한다. 일반적으로, 메모리 장치들은 DIMMs(dual-inline memory modules)와 같은 메모리 모듈들을 형성하기 위해 함께 그룹화된다. 컴퓨터 시스템들은 시스템의 저장 용량을 증가시키기 위해 다수의 모듈들을 포함할 수 있다.
다이 적층은 제한된 패키징 공간 내에 증가된 메모리 저장 용량에 대한 요건들을 만족하기 위한 강력한 도구로서 최근에 부상해 왔다. 다이 적층은 단일 반도체 패키지 내에 복수의 칩들을 서로 위아래로 쌓는 처리를 포함한다. 단일 패키지(즉, 다이 적층)에 수직으로 적층된 다수의 칩들 또는 다이를 갖는 패키지들은 다이 스택이 정렬된 기판 또는 인쇄 회로 기판(printed circuit board)의 주어진 면적 내에 배치될 수 있는 메모리 용량을 유리하게 증가시킨다. 또한, 다이 적층은 칩과 칩 사이의 라우팅 상호접속들을 더 짧게 가능케할 수 있으며, 따라서 칩들 사이의 신호 속도들을 증가시키고, 노이즈를 감소시키며, 크로스토크(cross-talk)를 감소시킨다. 다이 적층의 다른 이점은, 인쇄 회로 기판 위에 배치되는데 필요한 컴포넌트들이 더 적기 때문에 표면실장형 인쇄 회로 기판 어셈블리(surface-mount to printed circuit board assembly)가 단순화된다는 것이다.
시스템 크기가 계속 감소하는 반면, 처리 요구들 및 저장 용량이 계속 증가함에 따라, 다이 적층은 상이한 메모리 구성들에 더욱 유용하게 된다. 예를 들어, DRAM(dynamic random access memory) 구성들을 위한 요건들은 집적도 또는 I/O 폭들을 증가시키기 위해 다이를 적층하는 것을 원하게 할 수 있거나 심지어 필요하게 할 수 있다. TWI(through wafer interconnect) 또는 에지 본딩을 가능하게 하기 위해 현재의 적층 기술들은 일반적으로 각각의 DRAM 위에 RDL이 포함되는 것을 필요로 한다. 그 RDL의 포함에는 비용이 추가됨을 유의해야 한다. 또한, RDL의 포함은 특정한 스택 요소들을 위한 다이 스택 내에 사용될 고유하게 구성된 다이를 일반적으로 필요로 한다. 실제로, 각각의 특정한 다이에 대한 적층 요건들을 수용하기 위해, 다이 스택의 각 층은 일반적으로 상이한 RDL 구성을 가질 것이다.
본 발명의 실시예들은 전술된 하나 또는 그 이상의 문제들을 다룰 수 있다.
<본 발명의 요약>
적층된 다이에서 구성가능한 I/O를 제공하고 구현하기 위한 기술들이 제공된다. 구체적으로, 본 기술의 실시예들은 특정한 적층 요건에 대해 원하는 대로 설정될 수 있는 경로 선택기를 사용하여, 적층된 다이의 입력 신호들을 구성가능하게 하는 것을 포함한다. 예를 들어, 경로 선택기들은 TWI들과 연결될 수 있으며 스택 내의 각각의 다이가 올바른 제어 신호들을 수신하도록 특정한 다이 스택에 대한 적층 요건을 수용하는 것을 가능하게 할 수 있다. 경로 선택기들은 복수의 신호들 중 하나를 지정하는 경로 선택기 제어 회로를 사용하여 신호 경로(예를 들어, 멀티플렉서를 통해)를 설정하는 것을 가능하게 할 수 있다. I/O 신호들은 폭넓은 I/O 구성들을 가능하게 하도록 바이트들 사이에서 구성가능하게 될 수 있다.
본 발명의 장점들은 이하의 상세한 설명 및 도면들에 대한 참조로 명확해질 수 있다.
도 1은 예시적인 프로세서 기반 시스템의 블록도를 예시한다.
도 2는 본 발명의 실시예들에 따른 예시적인 메모리 서브-시스템을 예시한다.
도 3은 본 발명의 실시예들에 따라 구성될 수 있는 x4 장치들의 두개의 랭크들로 정렬된 두개의 x4 메모리 장치들의 블록도이다.
도 4는 본 발명의 실시예들에 따라 구성될 수 있는 두개의 랭크들의 x16 장치들로 정렬된 네개의 x8 메모리 장치들을 예시한다.
도 5는 본 발명의 실시예들에 따라 구성될 수 있는 네개의 랭크들의 x4 장치들로 정렬된 네개의 x4 메모리 장치들을 예시한다.
도 6은 본 발명의 실시예들에 따라 구성될 수 있는 단일 랭크의 두개의 x16 메모리 장치들을 예시한다.
도 7은 도 5와 관련된 다이 스택의 도식도이며 다수의 RDL들을 포함하고 있다.
도 8은 본 발명의 실시예들에 따른, 도 5와 관련되어 있고 네개의 다이로부터 형성된 구성가능한 다이 스택의 도식도이다.
도 9는 본 발명의 실시예들에 따른 네개의 경로 선택기들의 블록도이다.
도 10은 본 발명의 실시예들에 따른, 퓨즈로 제어되는 경로 선택기 제어 회로를 갖는 CKE 경로 선택기를 예시하는 블록도이다.
도 11~도 14는 본 발명의 실시예들에 따른, 경로 선택기들 및 도 8과 관련된 다이 스택에서의 네개의 다이 각각의 선택된 경로들의 블록도이다.
본 발명의 하나 또는 그 이상의 특정한 실시예들은 이하에 설명될 것이다. 이 실시예들에 대한 간략한 설명을 제공하기 위해, 실제 구현의 모든 특징들이 명세서에 설명되어 있는 것은 아니다. 임의의 그 실제 구현의 개발에서, 임의의 엔지니어링 또는 설계 프로젝트에서와 같이, 다수의 구현-특이적 결정들은 구현마다 서로 변경될 수 있는, 시스템 관련 및 사업 관련 제약들의 준수와 같은, 개발자들의 특정한 목표들을 달성하도록 이루어져야 한다는 것이 이해되어야 한다. 또한, 그 개발 노력은 복잡하고 시간이 소요될 수 있지만, 그럼에도 불구하고 본 개시의 이익을 갖는 당업자의 설계, 제작 및 제조에 대한 일상적인 일이 될 수 있다는 것이 이해되어야 한다.
도면들에서 도 1을 먼저 참조하면, 일반적으로 참조 번호(10)로 지정된, 예시적인 프로세서 기반 시스템을 묘사하는 블록도가 예시된다. 시스템(10)은 컴퓨터, 페이저(pager), 휴대 전화기(cellular phone), 개인용 오거나이저(personal organizer), 제어 회로 등과 같은 임의의 다양한 형태들이 될 수 있다. 일반적인 프로세서 기반 시스템에서, 마이크로프로세서와 같은, 하나 또는 그 이상의 프로세서들(12)은 시스템(10)에서 시스템 기능들 및 요구들의 처리를 제어한다.
시스템(10)은 일반적으로 전원 공급장치(14)를 포함한다. 예를 들어, 시스템(10)이 휴대용 시스템인 경우, 전원 공급장치(14)는 영구 배터리들, 교체식 배터리들 및/또는 충전식 배터리들을 유리하게 포함할 수 있다. 전원 공급장치(14)는 또한, 예를 들어 시스템(10)이 벽 아웃렛(wall outlet)에 꽂아질 수 있도록, AC 어댑터를 포함할 수 있다. 전원 공급장치(14)는 또한, 예를 들어 시스템(10)이 차량 용 담배 라이터(vehicle cigarette lighter)에 꽂아질 수 있도록 DC 어댑터를 포함할 수 있다. 다양한 다른 장치들은 시스템(10)이 수행하는 기능들에 의존하는 프로세서(12)에 연결될 수 있다. 예를 들어, 사용자 인터페이스(16)는 프로세서(12)에 연결될 수 있다. 사용자 인터페이스(16)는, 예를 들어 버튼들, 스위치들, 키보드, 라이트 펜, 마우스 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이(18)는 또한 프로세서에 연결될 수 있다. 디스플레이(18)는, 예를 들어 LCD 디스플레이, CRT, LED들 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브 시스템/기저대역 프로세서(20)가 프로세서(12)에 연결될 수도 있다. RF 서브 시스템/기저대역 프로세서(20)는 RF 수신기 및 RF 송신기(도시되어 있지 않음)에 연결되는 안테나를 포함할 수 있다. 하나 또는 그 이상의 통신 포트들(22) 또한 프로세서(12)에 연결될 수 있다. 통신 포트(22)는 모뎀, 프린터, 컴퓨터와 같은 하나 또는 그 이상의 주변 장치들(24)에 연결될 수 있거나, 예를 들어 로컬 영역 네트워크(local area network), 원격 영역 네트워크(remote area network), 인트라넷(intranet) 또는 인터넷(Internet)과 같은 네트워크에 연결될 수 있다.
프로세서(12)는 메모리에 저장된 소프트웨어 프로그램들을 구현함으로써 일반적으로 시스템(10)을 제어한다. 메모리는 다양한 프로그램들의 실행을 저장하고 용이하게 하는 프로세서(12)에 동작가능하게 연결된다. 예를 들어, 프로세서(12)는 DRAM 및/또는 SRAM(static random access memory)을 포함할 수 있는 휘발성 메모리(26)에 연결될 수 있다. 휘발성 메모리(26)는 로드된 애플리케이션들 및 데이터를 동적으로 저장할 수 있도록 일반적으로 매우 크다. 이하에 더 설명되는 바와 같이, 휘발성 메모리(26)는 본 발명의 실시예들에 따른 적층된 방향으로 구성될 수 있다.
프로세서(12)는 또한 비휘발성 메모리(28)에 연결될 수 있다. 비휘발성 메모리(28)는, EPROM과 같은, 읽기전용 메모리(ROM) 및/또는 휘발성 메모리와 함께 사용되는 플래쉬 메모리를 포함할 수 있다. ROM의 크기는 임의의 필요한 운영 체제, 애플리케이션 프로그램들 및 고정된 데이터를 저장하기에 충분하도록 일반적으로 크게 선택된다. 또한, 비휘발성 메모리(28)는 테이프 또는 디스크 드라이브 메모리와 같은 고용량 메모리를 포함할 수 있다.
도 2는 일반적으로 휘발성 메모리(26)와 같은, 메모리 서브 시스템 일부의 블록도를 예시한다. 메모리 제어기(30)는 일반적으로 휘발성 메모리의 저장 장치들에 대한 액세스를 용이하게 하도록 제공된다. 메모리 제어기(30)는 프로세서(12)와 같은 하나 또는 그 이상의 프로세서들, 주변 장치(24)와 같은 주변 장치들 및/또는 다른 시스템들을 통해 저장 장치들을 액세스하는 요청들을 수신할 수 있다. 메모리 제어기(30)는 메모리 장치들에 대해, 메모리 장치들에 대한 요청들의 실행을 용이하게 하고, 구성 정보를 포함하는 정보의 교환을 조정하는 작업을 한다.
메모리 서브-시스템은 복수의 슬롯들(32, 34, 36, 38, 40, 42, 44 및 46)을 포함할 수 있다. 각각의 슬롯(32~46)은 하나 또는 그 이상의 메모리 버스들을 통해, DIMM(dual-inline memory module)과 같은, 메모리 모듈을 메모리 제어기(30)에 동작가능하게 연결하도록 구성된다. 각각의 메모리 모듈은 데이터를 저장할 수 있 는 DRAM 장치들과 같은 복수의 메모리 장치들을 일반적으로 포함한다. 각각의 메모리 모듈은 "랭크들(ranks)"로 정렬된 다수의 메모리 장치들을 갖는다. 랭크들은 대개 각각의 모듈의 반대측에 메모리 장치들을 정렬하는 것을 포함한다. 그러나, 본 실시예들에 따르면, 복수의 랭크들은 단일면에 (예를 들어, 적층된 구성으로) 배치될 수 있다. 따라서, 각각의 슬롯(32~46)은 두개의 랭크들을 갖는 단일 메모리 모듈을 수용하도록 구성될 수 있다. 예를 들어, 슬롯(32)은 랭크(32A) 및 랭크(32B)를 갖는 메모리 모듈을 수용하도록 구성되고, 슬롯(34)은 랭크(34A) 및 랭크(34B)를 갖는 DIMM을 수용하도록 구성되며, 나머지도 마찬가지이다. 예시적인 본 실시예에서, 여덟개의 메모리 슬롯들(32~46) 각각은 각각의 랭크(32A/B~46A/B)에 여덟개의 개별 메모리 장치들을 포함하는 모듈을 지원할 수 있다. 이하에 더 설명되는 바와 같이, 각각의 메모리 모듈은 네개 또는 그 이상의 랭크들을 포함할 수 있다.
도 2를 다시 참조하면, 메모리 버스들은 DIMM들 위의 각각의 메모리 장치와 메모리 제어기(30) 사이의 데이터 교환을 용이하게 하기 위한 메모리 데이터 버스(48)를 포함할 수 있다. 메모리 데이터 버스(48)는 메모리 제어기(30)로부터 메모리 장치까지 각각 연결된 복수의 단일 비트 데이터 버스들(예를 들어, DQ0~DQ63)을 포함할 수 있다. 휘발성 메모리(26)의 일 실시예에서, 메모리 데이터 버스(48)는 64개의 개별 데이터 버스들을 포함할 수 있다. 또한, 메모리 데이터 버스(48)는 ECC 에러 검출 및 수정을 위해 사용될 수 있는 각각의 메모리 랭크(32A/B~48A/B)에 대해 하나 또는 그 이상의 개별 버스들을 포함할 수 있다. 본 기술 분야의 당업자들에게 이해될 수 있는 바와 같이, 메모리 데이터 버스(48)의 개별 버스들은 시스템(10)의 구성 및 성능들에 따라 변경될 것이다.
휘발성 메모리(26)는 또한, 예를 들어, 명령 어드레스(command address)(CA), 로우 어드레스 선택(row address select)(RAS), 컬럼 어드레스 선택(column address select)(CAS), 기입 인에이블(write enable)(WE), 뱅크 어드레스(bank address)(BA), 칩 선택(chip select)(CS), 클럭 인에이블(clock enable)(CKE) 및 온-다이 터미네이션(on-die termination)(ODT)과 같은 어드레스 정보가 대응하는 요청에 대해 전달될 수 있는 명령 버스(50)을 포함한다. 또한, 명령 버스(50)는 부트-업(boot-up)에서 구성 정보의 교환을 용이하게 하도록 사용될 수 있다. 메모리 데이터 버스(48)에서와 같이, 명령 버스(50)는 복수의 개별 명령 버스들을 포함할 수 있다. 본 실시예에서, 명령 버스(50)는 20개의 개별 버스들을 포함할 수 있다. 메모리 데이터 버스(48)를 참조하여 전술된 바와 같이, 시스템 구성에 따라 명령 버스(50)에 대해 다양한 실시예들이 구현될 수 있다.
도 3은 본 발명의 실시예들에 따른 두개의 랭크들로 정렬된 두개의 메모리 장치들(54 및 56)의 블록도이다. 구체적으로, 도 3은 각각이 "x4"(4배) 비트 메모리 폭을 갖는 두개의 DRAM 장치들을 예시한다. DRAM들은 이하에 더 자세하게 기술되는 본 실시예들에 따른 x4 메모리의 두개의 랭크들로 정렬된다. 각각의 DRAM은, 데이터 신호들(DQ0signal~DQ3signal)과 같은 데이터 신호들을 수신하도록 구성된, 네개의 데이터 입력/출력 핀들(DQ0~DQ3)을 포함한다. 또한, 각각의 DRAM은 다수의 제 어 입력 핀들을 포함한다. 예시된 실시예에서, 제어 입력 핀들은 칩 선택 핀(CS), 클럭 인에이블 핀(CKE), 온-다이 터미네이션 핀(ODT) 및 교정 입력 핀(ZQ)을 포함한다. 제어 입력 핀들 각각은 제어 신호들 CSsignal, CKEsignal, ODTsignal. ZQsignal, sCSsignal, sCKEsignal, sODTsignal 및 sZQsignal과 같은 제어 신호를 수신하도록 구성되며, 접두사 "s"는 적층된 신호를 지칭한다. 각각의 DRAM은 하위 데이터 스트로브(lower data strobe)(LDQS) 및 하위 데이터 마스크(lower data mask)(LDM)를 포함하는 것에 유의한다. 또한, VSS는 전원을 나타냄에 유의해야 한다. 제어 입력 핀들, 데이터 입력/출력 핀들 및 제어 신호들 각각은 본 기술 분야의 당업자에 의해 인식될 것이다.
전술된 바와 같이, 도 3에서 두개의 x4 DRAM들은 x4 메모리의 두개의 랭크들로 정렬된다. 일 실시예에서, 이 두개의 x4 DRAM들은 메모리 모듈의 단일면 위에 적층된 방향으로 배치된다. 메모리의 상이한 정렬들은 저장 용량, 이용가능한 데이터 핀들의 개수 등을 증가시키도록 사용될 수 있음을 본 기술 분야의 당업자라면 인식할 것이다. 실제로, 도 4~도 6은 그 실시예들을 예시한다. 예를 들어, 도 4는 x16 비트 폭의 두개의 랭크들로 정렬된 네개의 x8 메모리 장치들(예를 들어, DRAM들)을 예시한다. 도 4에 예시된 메모리 구성은 도 3의 메모리 구성보다 더 큰 폭들을 가지며 추가의 데이터 입력/출력 핀들(DQ0~DQ7 및 DQ8~DQ15)을 포함한다. 도 5는 추가 랭크들을 위해 추가의 칩 선택 신호들 sCS1, sCS2 및 sCS3가 포함된, x4 비트 폭 메모리의 네개의 랭크들로 정렬된 네개의 x4 장치들을 예시한다. 도 6 은 두개의 x16 메모리 장치들로부터 형성된 x32 메모리 단일 랭크를 예시한다. 도 6에 예시된 메모리 구성은 도 3의 메모리 구성보다 더 큰 폭을 가지며 따라서 추가의 데이터 입력/출력 핀들(DQ0~DQ15 및 DQ16~DQ31)을 포함한다.
도 7은 본 발명의 실시예들에 의해 다루어지는 이슈들을 예시하는 네개의 다이를 갖는 다이 스택(60)의 도식도이다. 구체적으로, 다이 스택(60)은 네개의 x8 장치들로부터 형성된 x16의 두개의 랭크들을 포함한다. 또한, 다이 스택(60)은 네개의 다이 중 세개의 다이에 배치되는 RDL들을 포함한다. 실제로, 도 7은 제1 RDL(64)을 갖는 제1 다이(62), 제2 RDL(68)을 갖는 제2 다이(66), RDL이 없는 제3 다이(70), 제3 RDL(76)을 갖는 제4 다이(74)를 예시한다. 각각의 다이(62, 66, 70 및 74)는 관련된 RDL들(64, 68 및 76)의 상이한 구성들 또는 각각의 다이 위에 배치된 RDL의 부족(다이 70) 때문에 서로 구분됨에 유의해야 한다. 도 7은 또한 데이터 흐름을 나타내는 화살표(78) 및 화살표(80)에 따른 하위 DQ들 및 상위 DQ들을 예시한다.
외부 제어 신호들(예를 들어, CKEsignal, CSsignal, sCSsignal, ODTsignal, ZQsignal 및 sZQsignal)은 다이 스택(60)의 외부로부터 발생하여 다이(62)의 하부를 통해 하부 기판 또는 PCB(도시되어 있지 않음)로부터 다이 스택(60)으로 들어오기 때문에, 원하는 신호들이 각각의 다이의 제어 입력들에 도달하는 것을 가능하게 하도록 다이 스택(60)을 통해 라우팅을 제공하는 것이 바람직하다. RDL들(64, 68 및 76)은 신호들을 각각의 다이 상의 적절한 핀들(예를 들어, CKE, Dum0, CS, Dum1, ODT, Dum2, ZQ 또는 Dum3)에 지향하도록 동작한다. 예를 들어, CSsignal 제어 신호는 제1 다이(62) 및 제4 다이(74) 위의 CS 제어 입력 핀들을 인에이블한다. 그러나, 제2 다이(66) 및 제3 다이(70) 위의 CS 핀들은 CSsignal 제어 신호보다 sCSsignal 제어 신호에 의해 인에이블된다. 따라서, RDL들은 CSsignal 및 sCSsignal 신호들을 적절한 핀들에 라우팅하도록 사용된다. 구체적으로, 예를 들어, 제1 RDL(64)은 CSsignal 신호를 제1 다이(62)의 CS 핀으로부터, Dum0와 같은, 제1 다이(62) 위의 이용가능한 핀들로 라우팅한다. 이해되는 바와 같이, Dum0~Dum3은 각각의 다이(62, 66, 70 및 74) 위의 미할당되거나 미사용된 핀들을 나타낸다. 제1 다이(64) 위의 Dum0 핀은 다이(66) 및 다이(70) 위의 다른 Dum0 핀들로 연결되며, 따라서 제2 다이(66) 및 제3 다이(70) 모두를 통해 제4 다이(74) 위의 RDL(76)로 통과하는 통신 경로를 만든다. 제4 다이(74) 위의 RDL(76)은 CSsignal 신호를 제4 다이(74) 위의 CS 핀으로 라우팅하며, 따라서 그 핀을 인에이블시킨다. 이는 단순한 예시이지만, 상응하는 필요 신호들을 갖는 다른 제어 입력 핀들을 인에이블하기 위해 RDL들은 또한 다이 스택(60)을 통해 유사한 라우팅을 제공할 것임을 본 기술 분야의 당업자라면 인식할 것이다.
전술된 바와 같이, 다이 스택(예를 들어, 60) 내에 RDL들(예를 들어, 64, 68 및 76)을 제공하는 것은 다이 스택 내의 적절한 핀들에 외부 신호들을 전달할 수 있기 때문에 유리할 수 있다. 그러나, RDL들의 사용은 고가일 수 있으며 비효율적 일 수 있다. 예를 들어, 전술된 바와 같이, 각각의 다이(62, 66, 70 및 74)는 다이 스택(60)을 통해 적절한 핀들을 인에이블하기 위해 상이한 RDL 구성을 필요로 하기 때문에 각각의 다이(62, 66, 70 및 74)는 서로 상이하다. 따라서, 각각의 다이 구성들을 제공하기 위해 분할 프로세스들, 설비, 물질 및 절차들이 필요하다. 이는 바람직하지 않을 수 있다. 따라서, 본 발명의 실시예들은 서로 등가적으로 제조되지만 특정한 다이 스택 요소의 요건들을 만족하도록 구성될 수 있는 다이의 제공을 용이하게 한다.
도 8은 본 발명의 실시예들에 따른 네개의 다이로부터 형성된 구성가능한 다이 스택(90)의 도식도이다. 구체적으로, 다이 스택(90)은 제1 구성가능한 다이(92), 제2 구성가능한 다이(94), 제3 구성가능한 다이(96) 및 제4 구성가능한 다이(98)를 포함하는, 네개의 x8 장치들로부터 형성된 x16 메모리의 두개의 랭크들을 포함한다. 다이 스택(90)은 도 7과 같이, 신호의 라우팅을 가능하게 하기 위해 RDL들이 임의의 다이 위에 배치될 필요가 없다. 본 발명의 실시예에 따르면, 구성가능한 다이(즉, 92, 94, 96 및 98)는 다이 맞춤화를 용이하게 하는 경로 선택기들(100)(예를 들어, 멀티플렉서 장치들)을 유리하게 포함한다. 각각의 구성가능한 다이(92, 94, 96 및 98)는 초기에 서로 구분되지 않을 수 있음에 유의해야 한다(예를 들어, 다이에서의 경로 선택이 활성화되지 않음). 따라서, 다이(92, 94, 96 및 98) 각각의 제조는 본질적으로 동일하다. 그러나, 도 8에 예시된 실시예에서, 다이(92, 94, 96 및 98)는 경로 선택기들(100)을 활성화함으로써 맞춤화된다. 구체적으로, 다이(92, 94, 96 및 98)는 RDL들을 사용하지 않고 도 7에 예시된 다이와 유사하게 동작하도록 맞춤화된다. 달리 말하면, 경로 선택기들(100)은 도 7의 RDL들과 유사하게 동작하도록 활성화된다. 경로 선택기들(100)은 도 9~도 11과 함께 더 자세하게 설명될 것이다. 전후관계(context)를 제공하기 위해, 도 8 또한 각각의 다이 위에 하위 DQ들 및 상위 DQ들을 예시함에 유의해야 한다.
외부 신호들(예를 들어, CKEsignal, CSsignal, sCSsignal, ODTsignal, ZQsignal 및 sZQsignal)은 구성가능한 다이 스택(90)의 외부로부터 발생하여 하부 다이(92)를 통해 다이 스택(90)으로 들어오기 때문에, 원하는 신호들이 각각의 다이에 대한 제어 입력들에 도달하는 것을 가능하게 하도록 다이 스택(90)을 통해 라우팅을 제공하는 것이 바람직하다. RDL들을 사용하지 않고 각 다이가 고유하게 제조될 필요 없이 이를 달성하는 것이 또한 바람직하다. 따라서, 예시된 실시예는 신호들을 적절한 핀들(예를 들어, CKE, Dum0, CS, Dum1, ODT, Dum2, ZQ 또는 Dum3)에 지향하도록 구성될 수 있는, 경로 선택기들(100)을 포함한다. 예를 들어, CSsignal 제어 신호는 제1 다이(92) 및 제4 다이(98) 위의 CS 제어 입력 핀을 인에이블한다. 그러나, 제2 다이(94) 및 제3 다이(96) 위의 CS 핀들은 CSsignal 제어 신호가 아닌 sCSsignal 제어 신호에 의해 인에이블된다. 따라서, 경로 선택기들(100)은 CSsignal 및 sCSsignal 신호를 부적절한 핀들을 피해, 적절한 핀들로 라우팅하는데 사용될 수 있도록 인에이블된다.
도 8에 예시된 실시예에서, 제1 다이(92) 및 제4 다이(98)의 CS 핀들과 Dum 1 핀들 사이에 연결된 경로 선택기들(100)은 CSsignal 신호를 제1 다이 및 제4 다이(92 및 98) 위의 CS 핀들로부터 각 다이 위의 관련된 회로들(102 및 104)로 라우팅하도록 구성된다. 대응하여, 제2 다이(94) 및 제3 다이(96)의 CS 핀들과 Dum1 핀들 사이에 연결된 경로 선택기들(100)은 CSsignal 신호를 각 다이 위의 관련된 회로들(106 및 108)로 바이패스한다. 회로(106) 및 회로(108)는 CSsignal 신호가 아닌 sCSsignal 신호에 의해 인에이블되므로 CSsignal 신호에 의해 바이패스되는 것이 바람직하다. 반대의 경로 선택기 구성이 sCSsignal 신호 경로에 대하여 구현되어 있다. 예를 들어, 제2 다이(94)의 CS 및 Dum1 핀들 사이의 퓨즈(100)는 예시된 바와 같이, 대응하는 회로가 CSsignal 신호보다 sCSsignal 신호를 수신하도록 버닝(burn)된다. 이것은 단순한 예시이지만, 도 8에서 예시되고 이하에 더 명확하게 설명된 바와 같이, 대응하는 신호들을 이용하여 다른 제어 입력 핀들을 인에이블하기 위해 경로 선택기들(100)이 다이 스택(90)을 통해 유사한 라우팅을 제공할 수도 있다는 것을 본 기술 분야의 당업자라면 인식할 것이다.
도 9는 본 발명의 실시예들에 따른 네개의 경로 선택기들(100)의 블록도이다. 구체적으로, 도 9는 CKE 경로 선택기(120), CS 경로 선택기(122), ZQ 경로 선택기(124) 및 ODT 경로 선택기(126)를 예시한다. 각각의 경로 선택기들(120, 122, 124 및 126)은 신호 경로 선택을 용이하게 하기 위해 멀티플렉서를 포함한다. 예를 들어, CKE 경로 선택기(120) 및 ZQ 경로 선택기(124)는 2대1 멀티플렉서들(128) 을 포함하고, ODT 경로 선택기(126)는 3대1 멀티플렉서(130)를 포함하며, CS 경로 선택기(122)는 4대1 경로 선택기(132)를 포함한다. 다이가 쿼드랭크(quadrank)를 지원하지 않는 경우, CS 경로 선택기(122) 위의 sCS1 및 sCS2 신호 입력들은 사용되지 않을 수 있음에 유의해야 한다.
동작에서, 경로 선택기들(100)은 버퍼들(134)(ZQ 경로 선택기(124)를 제외하고)을 통과하여 신호 경로를 지정하는 멀티플렉서(예를 들어, 128, 130 및 132)로 들어가는 신호들(예를 들어, CKEsignal 및 sCKEsignal)을 수신한다. 그 후, 선택된 신호는 대응하는 회로(136)를 인에이블한다. 이해되는 바와 같이, 각각의 회로(136)는 각각의 제어 신호들에 의해 연결되고 인에이블되는 액티브 ICS를 단순하게 나타낸다. 경로 선택기들(100)은 경로 선택을 구현하기 위해 퓨즈로 제어(예를 들어, 퓨즈 또는 안티퓨즈(antifuse)를 사용하여)될 수 있거나 모드 레지스터 선택(mode register select)(MRS)를 사용할 수 있다. 예를 들어, 도 10은 퓨즈로 제어되는 경로 선택기 제어 회로(140)를 갖는 CKE 경로 선택기(120)를 예시하는 블록도이다. 경로 선택기 제어 회로(140)는 퓨즈(144)의 조건에 따라 멀티플렉서(128)의 선택 입력(142)에 신호를 제공한다. 퓨즈(144)는 어떤 신호(즉, CKEsignal 또는 sCKEsignal)가 멀티플렉서(128)를 통과하여 관련된 회로(136)로 들어가는지를 선택하기 위해 끊어지거나(blown)(오픈(open)) 또는 끊어지지 않는다(쇼트(short)). 퓨즈(144)가 끊어진 경우, 선택 입력에 대한 신호는 약한 풀업 트랜지스터(weak pullup transistor)(146)에 의해 하이(high)(예를 들어, 1의 값)로 풀업된다. 퓨즈(144) 가 끊어지지 않은 경우, 선택 입력(142)에 대한 신호는 접지(148)로 로우(low)(예를 들어, 0의 값)의 값이 된다. 본 기술 분야의 당업자가 인식하는 바와 같이 안티퓨즈는 다른 실시예들에서 동일한 또는 유사한 기능을 달성할 수 있도록 사용될 수 있다. 또한, 도 10에 일례가 예시되어 있지만, 다른 실시예들은 도 11에 예시된 바와 같이, 유사한 경로 선택 방식들 및 경로 선택기 제어 회로들을 사용할 수 있다.
도 11~도 14는 경로 선택기들(100) 및 도 8에 대해 전술된 네개의 다이 각각의 선택된 경로들(160)의 블록도들이다. 구체적으로, 도 11~도 14에서 경로 선택기들(100)의 컬럼들은 도 8에서 다이(92, 94, 96 및 98)를 각각 나타낸다. 예를 들어, 도 11에서 제1 다이의 CKE 경로 선택기(120)는 CKEsignal 신호가 멀티플렉서(128)를 통해, 전술된 바와 같이, 경로 선택기 제어 회로(140) 등에 기초한 대응하는 회로(136)로 들어가는 것을 나타낸다. 또한, 도 11~도 14는 경로 선택기들(100) 및 데이터 입력/출력 핀들(DQ0~DQ7 및 DQ8~DQ15)에 대한 선택된 경로들(160)을 예시한다. 예시된 실시예에서, 데이터 입력/출력 핀들에 대한 경로 선택기들(100)은 2대1 디멀티플렉서들을 포함한다.
본 발명이 다양한 수정들 및 대안적인 형태들을 허용할 수 있지만, 특정한 실시예들은 도면들에서 예시로 도시되어 있으며 본 명세서에 상세하게 설명되어 있다. 그러나, 본 발명은 개시된 특정한 형식들에 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 오히려, 본 발명은 이하의 첨부된 청구항들에 의해 정의된 본 발명의 정신 및 범위 내에 존재하는 모든 수정들, 등가물들 및 대안들을 포함한다.

Claims (25)

  1. 메모리 장치로서,
    제어 신호에 의해 인에이블되도록 구성된 회로를 갖는 다이;
    상기 제어 신호를 수신하도록 구성된 입력 핀; 및
    상기 입력 핀과 상기 회로 사이에 정렬되고 상기 입력 핀으로부터 상기 회로에 대한 신호 경로를 선택하도록 구성된 경로 선택기
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 신호는 칩 선택 신호인 메모리 장치.
  3. 제1항에 있어서,
    상기 경로 선택기는 멀티플렉서를 포함하는 메모리 장치.
  4. 제1항에 있어서,
    퓨즈를 포함하는 경로 선택기 제어 회로를 포함하며, 상기 경로 선택기 제어 회로는 상기 경로 선택기를 제어하도록 구성되는 메모리 장치.
  5. 제4항에 있어서,
    퓨즈가 끊어진(blown) 경우, 상기 경로 선택기 제어 회로는 하이(high) 신호를 제공하도록 구성된 메모리 장치.
  6. 제4항에 있어서,
    안티퓨즈(antifuse)가 끊어진 경우, 상기 경로 선택기 제어 회로는 로우(low) 신호를 제공하도록 구성된 메모리 장치.
  7. 제1항에 있어서,
    다수의 다이를 포함하는 메모리를 포함하는 메모리 장치.
  8. 메모리 모듈로서,
    복수의 메모리 장치들을 포함하는 다이 스택(die stack);
    상기 복수의 메모리 장치들 내에 배치된 복수의 핀들 - 상기 복수의 핀들 각각은 복수의 신호들 중 적어도 하나를 수신하도록 구성됨 - ;
    상기 복수의 메모리 장치들 각각 내에 배치된 복수의 회로들 - 상기 복수의 회로들 각각은 상기 복수의 신호들 중 제어 신호들에 의해 인에이블되도록 구성됨 - ; 및
    상기 복수의 회로들 각각을 인에이블하는 상기 제어 신호들에 기초하여 상기 복수의 회로들과 상기 복수의 핀들 사이에 통신 연결(communicative coupling)을 선택적으로 제공하도록 구성된 복수의 경로 선택기들
    을 포함하는 메모리 모듈.
  9. 제8항에 있어서,
    상기 메모리 모듈은 DIMM(dual-inline memory module)을 포함하는 메모리 모듈.
  10. 제8항에 있어서,
    상기 복수의 메모리 장치들 각각은 DRAM(dynamic random access memory) 장치를 포함하는 메모리 모듈.
  11. 제8항에 있어서,
    상기 복수의 신호들은 칩 선택 신호, 클럭 인에이블 신호, 온-다이 터미네이션(on-die termination) 신호 및 교정 신호를 포함하는 메모리 모듈.
  12. 제8항에 있어서,
    상기 복수의 경로 선택기들은 적어도 하나의 멀티플렉서를 포함하는 메모리 모듈.
  13. 제8항에 있어서,
    상기 복수의 경로 선택기들은 퓨즈 또는 안티 퓨즈를 포함하는 적어도 하나 의 경로 선택기 제어 회로를 포함하고, 상기 경로 선택기 제어 회로는 상기 경로 선택기를 제어하도록 구성되는 메모리 모듈.
  14. 제13항에 있어서,
    상기 퓨즈가 끊어진 경우, 상기 경로 선택기 제어 회로는 하이 신호를 제공하도록 구성되는 메모리 모듈.
  15. 제13항에 있어서,
    상기 안티퓨즈가 끊어진 경우, 상기 경로 선택기 제어 회로는 로우 신호를 제공하도록 구성되는 메모리 모듈.
  16. 컴퓨터 시스템으로서,
    프로세서; 및
    상기 프로세서에 연결되는 메모리 시스템
    을 포함하고,
    상기 메모리 시스템은,
    메모리 제어기;
    제어 신호에 의해 인에이블되도록 구성되는 회로를 갖는 메모리 장치;
    상기 메모리 장치 내에 배치되고 상기 제어 신호를 수신하도록 구성되는 입력 핀; 및
    상기 입력 핀과 상기 회로 사이에 정렬되고 상기 입력 핀으로부터 상기 회로로 신호 경로를 선택하도록 구성되는 경로 선택기를 포함하는 컴퓨터 시스템.
  17. 제16항에 있어서,
    상기 메모리 장치는 DRAM 장치를 포함하는 컴퓨터 시스템.
  18. 제16항에 있어서,
    상기 제어 신호는 칩 선택 신호를 포함하는 컴퓨터 시스템.
  19. 제16항에 있어서,
    상기 제어 신호는 역(inverse) 칩 선택 신호를 포함하는 컴퓨터 시스템.
  20. 제16항에 있어서,
    상기 경로 선택기는 퓨즈로 제어되는 경로 선택기를 포함하는 컴퓨터 시스템.
  21. 제20항에 있어서,
    상기 퓨즈로 제어되는 경로 선택기는 안티퓨즈를 포함하는 컴퓨터 시스템.
  22. 메모리 제조 방법으로서,
    각각의 메모리 다이 내에 경로 선택기들을 갖는 복수의 메모리 다이를 제공하는 단계; 및
    회로들에 대한 통신 경로들을 상기 회로들의 인에이블 요건들에 기초하여 인에이블하는 단계
    를 포함하는 메모리 제조 방법.
  23. 제22항에 있어서,
    RDL(redistribution layer)을 제공하지 않고 상기 다이를 적층하는 단계를 포함하는 메모리 제조 방법.
  24. 제23항에 있어서,
    상기 경로 선택기는 퓨즈로 제어되는 경로 선택기를 포함하는 메모리 제조 방법.
  25. 제23항에 있어서,
    다이 스택을 형성하기 위해 상기 복수의 다이 각각을 적층하는 단계를 포함하는 메모리 제조 방법.
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